CN111324003B - 光掩模图案修正的方法 - Google Patents

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Abstract

本发明提供一种用于制造一半导体器件的一光掩模的一设计图案的修正方法。所述修正方法包含提供所述光掩模的一基板，构建出被设计以在所述基板上形成一第一接触图案的所述光掩模的一第一掩模图案，所述第一掩模图案包含具有一孔尺寸的多个掩模孔，沿着一水平方向扩大所述多个掩模孔的所述孔尺寸，并旋转所述多个掩模孔，来调整所述第一掩模图案，以构建出被设计以形成具有多个接触孔的一第二接触图案的所述光掩模的一第二掩模图案；确认所述多个接触孔之间的多个器件间隙；以及确认所述第二接触图案与所述半导体器件中的一邻近图案之间的一套刻余量，以确定所述光掩模的所述设计图案。

Description

光掩模图案修正的方法
技术领域
本发明涉及一种用于制造一半导体器件的光掩模图案的修正。更进一步地，本发明涉及为了使用一修正后光掩模图案来制造一半导体器件的光掩模图案修正方法。
背景技术
在半导体制造中的光刻流程期间，套刻控制(Overlay Contrl)在形成接触孔上是非常重要的。特别来说，晶圆是通过一系列的多个流程来制造。每个所述多个流程可在所述晶圆上形成一个图案，以产生含有晶体管或接触点等不同的电路。为了确保所有电路的运转，所述晶圆上的多个图案是必须要正确的对齐。换句话说，接触点、线路以及晶体管须要精确的排列或互相重叠。套刻控制可视为图案与图案间的对齐的控制，在监控多层半导体结构的层与层间排列起着至关重要的作用。图案间的未对齐可导致短路或连接错误，继而影响到制造的产量与利润率。
由于在晶圆上的图案密度的增加与图案尺寸的降低，套刻控制已经变得越来越具有的挑战性。举例来说：所述图案上的小接触面积会增加(例如:图案未正确的对齐)的套刻错误(Overlay Error)而导致产量下降。因此，需要高层级的套刻控制来降低套刻错误。换句话说，两个相邻图案间的套刻是需要被精确控制的。
发明内容
有鉴于此，本发明提供一种用于制造一半导体器件的一光掩模的一设计图案的修正方法，以及一种使用一光掩模的一设计图案来制造一半导体器件的方法。
在本发明的一第一方面提供了一种用于制造一半导体器件的一光掩模的一设计图案的修正方法。所述方法包含提供所述光掩模的一基板；构建出所述光掩模的一第一掩模图案，其中所述第一掩模图案被设计以在所述基板上形成一第一接触图案，所述第一掩模图案包含多个掩模孔，且每个所述多个掩模孔含有一孔尺寸；以沿着一水平方向扩大所述多个掩模孔的所述孔尺寸，并旋转所述多个掩模孔，来调整所述第一掩模图案，以构建出所述光掩模的一第二掩模图案，其中所述第二掩模图案被设计以形成具有多个接触孔的一第二接触图案；确认所述多个接触孔之间的多个器件间隙；以及确认所述第二接触图案与所述半导体器件中的一邻近图案之间的一套刻余量(overlay margin)，以确定所述光掩模的所述设计图案。
在本发明的一第二方面提供了一种使用一光掩模的一设计图案来制造一半导体器件的方法。所述方法包含提供所述光掩模的一基板；构建出所述光掩模的一第一掩模图案，其中所述第一掩模图案被设计以在所述基板上形成一第一接触图案，所述第一掩模图案包含多个掩模孔，且每个所述多个掩模孔含有一孔尺寸；以沿着一水平方向扩大所述多个掩模孔的所述孔尺寸，并旋转所述多个掩模孔，来调整所述第一掩模图案，以构建出所述光掩模的一第二掩模图案，其中所述第二掩模图案被设计以形成具有多个接触孔的一第二接触图案；确认所述多个第二接触图案的所述多个接触孔；以及通过使用所述光掩模的所述第二掩模图案来进行光刻，以产生所述基板上的一第三接触图案。
附图说明
图1为根据本发明一示例性实施例之一种用于修正制造一半导体器件的一光掩模的一设计图案的示例性修正方法的流程图。
图2A、图2B与图2C为根据本发明的示例性实施例之一光掩模的一掩模图案与一晶圆的一对应接触图案的示意图。
图3A、图3B、图3C与图3D为根据本发明的示例性实施例之一光掩模的一掩模图案与一晶圆的一对应接触图案以及所述晶圆的两种不适合图案的示意图。
图4A与图4B为根据本发明的示例性实施例之一光掩模的一掩模图案与一晶圆的一对应接触图案的示意图。
图5A、图5B与图5C为根据本发明示例性实施例之多个旋转孔与一垂直倾斜孔的横截面示意图。
图6为根据本发明一示例性实施例之一种使用一光掩模的一设计图案来制造一半导体器件的示例性制造方法的流程图。
主要元件符号说明
步骤 S11～S15、S61～S65
光掩模 210、310、410
第一掩模图案 211
掩模孔 2110
掩模半径 2111
晶圆 220、320、330、340、420
第一接触图案 221
图案化接触 2210
通道 222、322、332、342、422
邻近图案 223
第二掩模图案 311、411
旋转孔 3110、4110、5110、5120
原始长度 3111
延长长度 3112、4132
第二接触图案 321、421
第二图案化接触 3210、4210
水平宽度 3211
第一不合适图案 331
第一扩大接触 3310
第二不合适图案 341
第二扩大接触 3410
垂直倾斜孔 4130、5130
缩短长度 4131
第三图案化接触 4230
中间孔 5121
旋转角 5122
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。
下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
图1为根据本发明一示例性实施例之一种用于修正制造一半导体器件的一光掩模的一设计图案的示例性修正方法的流程图。所述示例方法仅以示例的方式提供，因为执行该方法的方式多种多样。图1中的每一个步骤可代表执行该方法的至少一个流程、方法或子程序。此外，步骤的顺序仅为说明性的而可以改变。在不脱离本发明的情况下，可添加额外的步骤或使用较少的步骤。
在步骤S11中，提供一基板。在至少一实施例中，所述基板是被提供以在所述基板上形成多个电路来制造一半导体器件。
在步骤S12中，构建出一光掩模的一第一掩模图案。在至少一实施例中，所述第一掩模图案包含多个掩模孔，且被设计来在所述基板上形成一第一接触图案。在至少一实施例中，每个所述多个掩模孔具有一孔尺寸。
图2A、图2B与图2C为根据本发明的示例性实施例之一光掩模的一掩模图案与一晶圆的一对应接触图案的示意图。在图2A中，一光掩模210的一第一掩模图案211可包含多个掩模孔2110。在至少一实施例中，所述多个掩模孔2110可为多个圆孔，而所述孔尺寸可基于所述多个圆孔的一掩模半径2111来确定。在图2B中，一晶圆220可通过使用所述光掩模210来图案化，以形成具有多个第一图案化接触2210的一第一接触图案221。在至少一实施例中，所述多个第一图案化接触2210可为多个圆形接触，而当所述多个掩模孔2110为所述多个圆孔时，每个所述多个圆形接触可具有一接触半径。在至少一实施例中，所述多个图案化接触2210可沿着多个孔直线进行排列，而每个所述多个孔直线可被多个通道222中的一个分开。在至少一实施例中，所述多个通道222可为多个埋沟道阵列晶体管(Buried ChannelArray Transistors，BCATs)。在至少一实施例中，每个所述第一图案化接触2210不予所述多个通道222接触。在图2C中，所述第一接触图案221的所述多个第一图案化接触2210可与一邻近图案223重叠。当所述多个第一图案化接触2210的一接触尺寸变小，所述第一接触图案221与所述邻近图案223的一套刻余量(overlay margin)会减少。因此，当所述多个第一图案化接触2210的所述接触尺寸变小，则会产生所述第一接触图案221与所述邻近图案223之间的一未对准。在至少一实施例中，所述光掩模210的所述第一掩模图案211会被调整以避免所述未对准。
请参照图1，在步骤S13中，以沿着一水平方向扩大所述多个掩模孔的所述孔尺寸，并旋转所述多个掩模孔，来调整所述第一掩模图案，以构建出所述光掩模的一第二掩模图案。在至少一实施例中，所述第二接触图案包含多个接触孔。
图3A、图3B、图3C与图3D为根据本发明的示例性实施例之一光掩模的一掩模图案与一晶圆的一对应接触图案以及所述晶圆的两种不适合图案的示意图。在图3A中，一光掩模310的一第二掩模图案311可包含多个旋转孔3110。在至少一实施例中，所述多个旋转孔3110可通过执行一光学邻近校正(Optical Proximity Correction，OPC)，以沿着一水平方向扩大图2的所述多个掩模孔2110以及水平旋转所述多个扩大掩模孔而产生。在至少一实施例中，所述光学邻近校正可为一种用于补偿由衍射或过程效应所引起的图像误差的光刻增强方法。在至少一实施例中，所述光学邻近校正可通过调整所述光掩模上的所述图案来修正图像误差。所述过程可以根据基于特征之间的宽度和空间所计算出的一预先计算的查找表来执行，或者通过使用多个仿真模型来识别最终图案的最优解来执行。
在至少一实施例中，所述多个旋转孔3110可为多个椭圆孔。每个所述多个旋转孔3110具有一原始长度3111以及一延长长度3112。在至少一实施例中，所述延长长度3112可基于所述多个椭圆孔的一个半长轴来确定。在至少一实施例中，所述多个旋转孔3110可视为多个水平倾斜孔，而用于水平旋转所述多个扩大掩模孔的一第一旋转角度可在30度与60度的一范围内。在至少一实施例中，所述水平旋转的一旋转轴的一方向与所述光掩模310的一法向量相近。在至少一实施例中，所述水平旋转的所述旋转轴的所述方向与所述光掩模310的所述法向量相同。
请参照图3B，一晶圆320通过使用所述光掩模310被进行图案化，而产生包含多个第二图案化接触3210的一第二接触图案321。在至少一实施例中，所述多个第二图案化接触3210可沿着多个孔直线进行排列，而所述多个孔直线可被多个通道322分开。在至少一实施例中，每个所述多个第二图案化接触3210不与所述多个通道322接触。在至少一实施例中，虽然所述多个第二图案化接触3210只沿着所述多个椭圆孔的多个半长轴来扩大，但是所述多个第二图案化接触3210的一水平宽度3211仍然可比图2B的所述多个第一图案化接触2210来的宽。因此，由于所述多个第二图案化接触3210的所述水平宽度3211比所述多个第一图案化接触2210的一接触直径宽，所述第二接触图案321与图2C的所述邻近图案223的所述套刻余量可以增加。
请参照图3C，当一第一不合适光掩模包含多个扩大圆孔时，则一晶圆330通过使用所述第一不合适光掩模被进行图案化后，会产生包含多个第一扩大接触3310的一第一不合适图案331。在至少一实施例中，所述多个第一扩大接触3310可互相接触在一起。因此，所述多个第一扩大接触3310之间的一短路会因为套刻错误(Overlay Error)而发生。在至少一实施例中，所述多个第一扩大接触3310会与多个通道332接触。因此，所述多个第一扩大接触3310与所述多个通道332之间的一短路会因为套刻错误而发生。请参照图3D，当一第二不合适光掩模包含多个未旋转椭圆孔时，则一晶圆340通过使用所述第二不合适光掩模被进行图案化后，会产生包含多个第二扩大接触3410的一第二不合适图案341。在至少一实施例中，所述多个第二扩大接触3410会与多个通道342接触，而导致产生一短路(如：因为套刻错误)。在至少一实施例中，所述光掩模310的所述多个旋转孔3110的尺寸可与所述第二不合适光掩模的所述多个未旋转椭圆孔的尺寸相同。然而，由于所述光掩模310的所述多个旋转孔3110是经过水平旋转的，所以所述光掩模310的所述旋转孔3110会与所述多个通道332分开来避免套刻错误。
图4A与图4B为根据本发明的示例性实施例之一光掩模的一掩模图案与一晶圆的一对应接触图案的示意图。在图4A中，一光掩模410的一第二掩模图案411可包含多个旋转孔4110以及至少一垂直倾斜孔4130。在至少一实施例中，所述多个旋转孔4110可通过执行所述光学邻近校正，以沿着一水平方向扩大图2A的所述多个掩模孔2110以及水平旋转所述多个扩大掩模孔而产生。在至少一实施例中，所述多个旋转孔4110中至少一个可通过执行所述光学邻近校正，进一步垂直旋转来产生所述至少一垂直倾斜孔4130。在至少一实施例中，剩余的所述旋转孔4110可维持不变。在至少一实施例中，所述至少一个垂直倾斜孔4130可具有一缩短长度4131以及一延长长度4132。在至少一实施例中，所述缩短长度4131会比图3A的所述原始长度3111来的短，而所述延长长度4132可比图3A的所述延长长度3112来的短或是等长。在至少一实施例中，用于垂直旋转至少一个所述多个旋转孔4110的一第二旋转角度可在30度与60度的一范围内。在至少一实施例中，所述垂直旋转的一旋转轴的一方向与所述光掩模410的一法向量垂直。在至少一实施例中，所述至少一垂直倾斜孔4130的每一个可被夹在所述剩余旋转孔4110中的两个之间。
请参照图4B，一晶圆420通过使用所述光掩模410被进行图案化，而产生包含多个第二图案化接触4210以及至少一第三图案化接触4230的一第二接触图案421。在至少一实施例中，所述至少一第三图案化接触4230的一水平宽度可比图3B的所述第二图案化接触3210的所述水平宽度3211来的短，以避免所述第二图案化接触4210与所述至少一第三图案化接触4230互相重叠。在至少一实施例中，由于所述多个第二图案化接触4210与所述至少一第三图案化接触4310的所述水平宽度比图2B的所述多个第一图案化接触2210的所述接触直径来的宽，所以所述第二接触图案421与图2C的所述邻近图案223之间的所述套刻余量可以增加。
图5A、图5B与图5C为根据本发明示例性实施例之多个旋转孔与一垂直倾斜孔的横截面示意图。在图5A中，当图2A的所述掩模孔2110沿着所述水平方向扩大并水平旋转时，相邻的两个旋转孔5110与5120会产生。在至少一实施例中，所述旋转孔5120可通过执行所述光学邻近校正来进行垂直旋转，以构建出具有图5C中的一垂直倾斜孔5130的所述第二掩模图案。在至少一实施例中，所述旋转孔5120可通过一旋转角5122进行垂直旋转以产生图5B中的一中间孔5121。因此，所述垂直倾斜孔5130可基于所述中间孔5121以及所述旋转孔5120被决定出来。在至少一实施例中，所述旋转孔5110与所述垂直倾斜孔5130之间的距离比所述两个旋转孔5110与5120之间的距离宽。
请参照图1，在步骤S14中，所述多个接触孔之间的多个器件间隙被验证。在至少一实施例中，当所述多个接触孔通过所述光掩模的所述掩模图案在所述基板上形成时，所述多个器件间隙被验证以避免所述多个接触孔之间重叠在一起。在至少一实施例中，所述多个器件间隙可通过一观测设备来验证，以确认所述多个接触孔中的两个是否互相重叠。在至少一实施例中，所述观测设备可为一扫描电子显微镜(Scanning Electron Microsope，SEM)。在至少一实施例中，请参照图4A，所述第三图案化接触4230以及所述多个第二图案化接触4210中与所述第三图案化接触4230相邻的其中一个第二图案化接触之间的一第一器件间隙，会比所述多个第二图案化接触4210中相邻两个之间的一第二器件间隙来的宽。
在步骤S15中，在所述半导体器件中的所述第二接触图案321与所述邻近图案223之间的所述套刻余量被验证，以确定所述光掩模的所述设计图案。在至少一实施例中，所述套刻余量是被验证以控制所述第二接触图案以及所述邻近图案之间的重叠。在至少一实施例中，请参照图2C与图3B，所述套刻余量是被验证以确认所述第二接触图案321与所述邻近图案223是否准确的对齐或互相重叠。
在至少一实施例中，所述半导体器件为一存储器。在至少一实施例中，所述半导体器件为一动态随机存取存储器(Dynamic Random Access Memory，DRAM)。在至少一实施例中，图3B的所述多个第二图案化接触3210为多个数据线接触，所述邻近图案为一数据线图案，而所述多个通道322可为多个埋沟道阵列晶体管(Buried Channel ArrayTransistors，BCATs)。在至少一实施例中，所述多个数据线接触可被互相分隔开来，并被所述多个埋沟道阵列晶体管所分开，而所述多个数据线接触可与所述数据线图案准确的对齐或互相重叠。
图6为根据本发明一示例性实施例之一种使用一光掩模的一设计图案来制造一半导体器件的示例性制造方法的流程图。所述示例方法仅以示例的方式提供，因为执行该方法的方式多种多样。图6中的每一个步骤可代表执行该方法的至少一个流程、方法或子程序。此外，步骤的顺序仅为说明性的而可以改变。在不脱离本发明的情况下，可添加额外的步骤或使用较少的步骤。
在步骤S61中，提供一基板。在至少一实施例中，所述基板是被提供以在所述基板上形成多个电路来制造一半导体器件。
在步骤S62中，构建出一光掩模的一第一掩模图案。在至少一实施例中，所述第一掩模图案包含多个掩模孔，且被设计来在所述半导体器件的所述基板上形成一第一接触图案。在至少一实施例中，每个所述多个掩模孔具有一孔尺寸。
在步骤S63中，以沿着一水平方向扩大所述多个掩模孔的所述孔尺寸，并旋转所述多个掩模孔，来调整所述第一掩模图案，以构建出所述光掩模的一第二掩模图案。在至少一实施例中，所述第二掩模图案被设计来在所述基板上形成一第二接触图案。在至少一实施例中，所述第二接触图案包含多个接触孔。
在至少一实施例中，在所述多个掩模孔被沿着所述水平方向扩大并水平旋转后，所述多个掩模孔中的至少一个可进一步垂直旋转，构建出具有至少一个垂直倾斜孔的所述第二掩模图案。
在步骤S64中，所述第二接触图案的所述多个接触孔被验证。在至少一实施例中，所述多个接触孔之间的多个器件间隙被验证。在至少一实施例中，所述多个器件间隙被验证以避免所述多个接触孔之间重叠在一起。在至少一实施例中，在所述半导体器件中的所述第二接触图案与一邻近图案之间的一套刻余量(overlay margin)被验证，以确定所述光掩模的所述设计图案。在至少一实施例中，所述套刻余量是被验证以确认所述第二接触图案与所述邻近图案是否准确的对齐或互相重叠。
在步骤S65中，一第三接触图案通过所述光掩模的所述第二掩模图案进行光刻而在所述基板上形成。在至少一实施例中，所述邻近图案在所述基板的所述第三接触图案上形成，以产生所述半导体器件。
在至少一实施例中，所述半导体器件为一存储器。在至少一实施例中，所述半导体器件为一动态随机存取存储器。在至少一实施例中，所述多个第二图案化接触为多个数据线接触，所述邻近图案为一数据线图案，而所述多个通道可为多个埋沟道阵列晶体管。在至少一实施例中，所述多个数据线接触可被互相分隔开来，并被所述多个埋沟道阵列晶体管所分开，而所述多个数据线接触可与所述数据线图案准确的对齐或互相重叠。
以上所述，仅是本发明的较佳实施方式而已，并非对本发明任何形式上的限制，虽然本发明已是较佳实施方式揭露如上，并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施方式，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施方式所做的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种用于制造一半导体器件的一光掩模的一设计图案的修正方法，其特征在于，其包含：
提供所述光掩模的一基板；
构建出所述光掩模的一第一掩模图案，其中所述第一掩模图案被设计以在所述基板上形成一第一接触图案，所述第一掩模图案包含多个掩模孔，且每个所述多个掩模孔含有一孔尺寸；
以沿着一水平方向扩大所述多个掩模孔的所述孔尺寸，并水平旋转所述多个掩模孔，以及垂直旋转至少一经水平旋转的所述掩模孔，产生至少一垂直倾斜孔，来调整所述第一掩模图案，以构建出所述光掩模的一第二掩模图案，其中所述第二掩模图案被设计以形成具有多个接触孔的一第二接触图案；
确认所述多个接触孔之间的多个器件间隙；以及
确认所述第二接触图案与所述半导体器件中的一邻近图案之间的一套刻余量(overlay margin)，以确定所述光掩模的所述设计图案。
2.如权利要求1所述的方法，其特征在于，每个所述多个掩模孔是一圆孔，以及所述孔尺寸为所述多个圆孔的一半径。
3.如权利要求1所述的方法，其特征在于，当所述多个掩模孔的所述孔尺寸通过执行一光学邻近校正(optical proximity correction)被沿着所述水平方向扩大，以产生每个所述多个掩模孔的一半长轴时，所述多个掩模孔被调整成多个椭圆孔。
4.如权利要求3所述的方法，其特征在于：
通过执行所述光学邻近校正来水平旋转所述多个椭圆孔，以产生为了构建出所述第二掩模图案来增加所述套刻余量的多个水平倾斜孔。
5.如权利要求4所述的方法，其特征在于：
通过执行所述光学邻近校正来垂直旋转所述多个水平倾斜孔中的至少一个，以产生至少一个所述垂直倾斜孔，其中剩余的所述水平倾斜孔维持不变。
6.如权利要求5所述的方法，其特征在于，在所述至少一个垂直倾斜孔中的一特定垂直倾斜孔以及与所述特定垂直倾斜孔相邻的一特定水平倾斜孔之间为所述多个器件间隙中的一第一器件间隙，所述剩余的水平倾斜孔中相邻的两个之间为所述多个器件间隙中的一第二器件间隙，所述第一器件间隙比所述第二器件间隙宽。
7.如权利要求5所述的方法，其特征在于，所述至少一个垂直倾斜孔会被夹在所述剩余的水平倾斜孔中的两个之间。
8.如权利要求1所述的方法，其特征在于，所述多个器件间隙被确认以避免所述多个接触孔之间互相重叠。
9.如权利要求1所述的方法，其特征在于，所述套刻余量被确认以控制所述第二接触图案与所述邻近图案之间的重叠。
10.一种使用一光掩模的一设计图案来制造一半导体器件的方法，其特征在于，其包含：
提供所述光掩模的一基板；
构建出所述光掩模的一第一掩模图案，其中所述第一掩模图案被设计以在所述基板上形成一第一接触图案，所述第一掩模图案包含多个掩模孔，且每个所述多个掩模孔含有一孔尺寸；
以沿着一水平方向扩大所述多个掩模孔的所述孔尺寸，并水平旋转所述多个掩模孔，以及垂直旋转至少一经水平旋转的所述掩模孔，产生至少一垂直倾斜孔，来调整所述第一掩模图案，以构建出所述光掩模的一第二掩模图案，其中所述第二掩模图案被设计以形成具有多个接触孔的一第二接触图案；
确认所述多个第二接触图案的所述多个接触孔；以及
通过使用所述光掩模的所述第二掩模图案来进行光刻，以产生所述基板上的一第三接触图案。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114002909A (zh) * 2020-07-28 2022-02-01 中国科学院微电子研究所 接触孔图案掩模、其制作方法及半导体器件
CN113009773A (zh) * 2021-03-15 2021-06-22 长江存储科技有限责任公司 掩模图案的设计方法、光掩模的设计方法与光掩模

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1540445A (zh) * 2003-04-24 2004-10-27 Asml荷兰有限公司 光刻处理方法，和由此制造的器件
CN1688933A (zh) * 2003-02-28 2005-10-26 富士通株式会社 光掩模和其制造方法及图形形成方法
CN105988300A (zh) * 2015-02-04 2016-10-05 中芯国际集成电路制造(上海)有限公司 用于光学邻近修正的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6420077B1 (en) * 2001-01-23 2002-07-16 United Microelectronic Corp. Contact hole model-based optical proximity correction method
US6660436B1 (en) * 2001-09-17 2003-12-09 Taiwan Semiconductor Manufacturing Company OPC-like repair method for attenuated phase shift masks
TW548710B (en) * 2002-06-06 2003-08-21 Macronix Int Co Ltd Method for forming semiconductor hole and contact hole and implantation process
DE10230532B4 (de) * 2002-07-05 2007-03-08 Infineon Technologies Ag Verfahren zum Bestimmen des Aufbaus einer Maske zum Mikrostrukturieren von Halbleitersubstraten mittels Fotolithographie
JP5380703B2 (ja) * 2009-03-06 2014-01-08 ルネサスエレクトロニクス株式会社 マスクの製造方法および半導体装置の製造方法
US20120237858A1 (en) * 2011-03-18 2012-09-20 Nanya Technology Corporation Photomask and a method for determining a pattern of a photomask

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1688933A (zh) * 2003-02-28 2005-10-26 富士通株式会社 光掩模和其制造方法及图形形成方法
CN1540445A (zh) * 2003-04-24 2004-10-27 Asml荷兰有限公司 光刻处理方法，和由此制造的器件
CN105988300A (zh) * 2015-02-04 2016-10-05 中芯国际集成电路制造(上海)有限公司 用于光学邻近修正的方法

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