JPH10223508A - 部分一括露光マスク及び部分一括露光パターンの形成方 法 - Google Patents
部分一括露光マスク及び部分一括露光パターンの形成方 法Info
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- JPH10223508A JPH10223508A JP9023591A JP2359197A JPH10223508A JP H10223508 A JPH10223508 A JP H10223508A JP 9023591 A JP9023591 A JP 9023591A JP 2359197 A JP2359197 A JP 2359197A JP H10223508 A JPH10223508 A JP H10223508A
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- H01J37/317—Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- B82Y40/00—Manufacture or treatment of nanostructures
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/20—Masks or mask blanks for imaging by charged particle beam [CPB] radiation, e.g. by electron beam; Preparation thereof
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- G—PHYSICS
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- G03F7/20—Exposure; Apparatus therefor
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Abstract
(57)【要約】
【課題】部分一括を用いた電子線露光において、位置ず
れにより接続部でワード線の寸法変動が発生してもトラ
ンジスタ特性を変動させない部分一括露光マスク及び部
分一括露光パターンの形成方法を提供する。 【解決手段】電子線露光において、少なくとも素子領域
１上では部分一括露光により形成されたパターンどうし
の接続部が存在しない。
れにより接続部でワード線の寸法変動が発生してもトラ
ンジスタ特性を変動させない部分一括露光マスク及び部
分一括露光パターンの形成方法を提供する。 【解決手段】電子線露光において、少なくとも素子領域
１上では部分一括露光により形成されたパターンどうし
の接続部が存在しない。
Description
【０００１】
【発明の属する技術分野】本発明は電子線露光技術にお
ける部分一括露光マスク及び部分一括露光パターンの形
成方法に関するものである。
ける部分一括露光マスク及び部分一括露光パターンの形
成方法に関するものである。
【０００２】
【従来の技術】近年半導体集積回路は、高集積化を推し
進めている。ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）を例にとると、１６メガ→６４メガ→２５６メ
ガと４倍の集積化を約３年毎に行っている。この高集積
化に伴い設計寸法も０．５μｍ→０．３５μｍ→０．２
５μｍと移り変わっている。
進めている。ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）を例にとると、１６メガ→６４メガ→２５６メ
ガと４倍の集積化を約３年毎に行っている。この高集積
化に伴い設計寸法も０．５μｍ→０．３５μｍ→０．２
５μｍと移り変わっている。
【０００３】さて２５６メガＤＲＡＭの次世代にあたる
１ギガＤＲＡＭでは、設計寸法が０．１６μｍ程度であ
り２５６メガで用いられた光露光技術ではパターン解像
度の限界を超えている。このためより微細なパターン形
成が可能である電子線露光技術が注目されている。
１ギガＤＲＡＭでは、設計寸法が０．１６μｍ程度であ
り２５６メガで用いられた光露光技術ではパターン解像
度の限界を超えている。このためより微細なパターン形
成が可能である電子線露光技術が注目されている。
【０００４】電子線露光技術はパターンを一つ一つ形成
していく可変矩形露光方式と、繰り返しパターンを複数
個切り出した露光用遮蔽板（マスク）を作製しそのマス
クに直接電子線を当てて複数個の繰り返しパターンを一
括して形成していく部分一括露光方式が検討されてい
る。
していく可変矩形露光方式と、繰り返しパターンを複数
個切り出した露光用遮蔽板（マスク）を作製しそのマス
クに直接電子線を当てて複数個の繰り返しパターンを一
括して形成していく部分一括露光方式が検討されてい
る。
【０００５】ここで部分一括露光について簡単に説明す
る。例えば図２５に示すような部分一括用マスク９０を
作成する。図２５中の斜線部がマスクの開口部９１、す
なわちパターン９１であり、この開口部を通り抜けた電
子線が半導体基板（ウエハ）上に塗布されているフォト
レジスト膜を感光させることにより所望のパターンを形
成する。
る。例えば図２５に示すような部分一括用マスク９０を
作成する。図２５中の斜線部がマスクの開口部９１、す
なわちパターン９１であり、この開口部を通り抜けた電
子線が半導体基板（ウエハ）上に塗布されているフォト
レジスト膜を感光させることにより所望のパターンを形
成する。
【０００６】そして図２６に示すように図２５の部分一
括マスクを用いて横方向及び縦方向に連続的に繰り返し
露光を行ってフォトレジスト膜に、マスクの開口部９１
に対応する、所望のパターン９２（現像前の潜像パター
ン）を形成していく。
括マスクを用いて横方向及び縦方向に連続的に繰り返し
露光を行ってフォトレジスト膜に、マスクの開口部９１
に対応する、所望のパターン９２（現像前の潜像パター
ン）を形成していく。
【０００７】この場合、繰り返しのピッチは図２７に示
してある点線で囲まれた範囲で定められ、横方向（図で
横方向）の接続部９４および縦方向（図で縦方向）の接
続部９５を有して図２７の斜線部に示すような線幅の、
部分一括による繰り返し露光により形成されたパターン
９３が得られる。
してある点線で囲まれた範囲で定められ、横方向（図で
横方向）の接続部９４および縦方向（図で縦方向）の接
続部９５を有して図２７の斜線部に示すような線幅の、
部分一括による繰り返し露光により形成されたパターン
９３が得られる。
【０００８】しかしながら、繰り返し露光での位置合わ
せ精度に限界があるために部分一括露光単位パターンど
うしの接続部において位置ずれが起こる。図２８にその
ようすを示す。
せ精度に限界があるために部分一括露光単位パターンど
うしの接続部において位置ずれが起こる。図２８にその
ようすを示す。
【０００９】図２８（Ａ）は、フォトレジスト膜のパタ
ーンに、位置ずれによりパターン接続不良９６およびパ
ターン重なり不良９７が発生した場合の位置ずれ露光の
模式図である。
ーンに、位置ずれによりパターン接続不良９６およびパ
ターン重なり不良９７が発生した場合の位置ずれ露光の
模式図である。
【００１０】このような位置ずれの発生したフォトレジ
スト膜のパターンを現像後マスクにして例えばワード線
等の配線を形成すると、図２８（Ｂ）に示すように、パ
ターン接続不良９６により線幅の細い箇所９８が形成さ
れさらにこのずれが大きいと断線が発生する。また、パ
ターン重なり不良９７により線幅の太い箇所９９が形成
されてしまう。
スト膜のパターンを現像後マスクにして例えばワード線
等の配線を形成すると、図２８（Ｂ）に示すように、パ
ターン接続不良９６により線幅の細い箇所９８が形成さ
れさらにこのずれが大きいと断線が発生する。また、パ
ターン重なり不良９７により線幅の太い箇所９９が形成
されてしまう。
【００１１】断線に対しては、重なる領域を設けて断線
を防ぐという考えが特開昭６２−２０６８２９号公報に
開示されている。
を防ぐという考えが特開昭６２−２０６８２９号公報に
開示されている。
【００１２】これに対し、隣接する線幅間のこの重なる
領域近傍でショートが発生するのを回避するために重ね
合わせる端部をずらすという考えが特開平２−１７０４
１１号公報に開示されている。
領域近傍でショートが発生するのを回避するために重ね
合わせる端部をずらすという考えが特開平２−１７０４
１１号公報に開示されている。
【００１３】また接続部と接続部でない部分とをほぼ同
じ線幅にするために、接続部において所望の線幅よりも
細い突起部を備える形状にし、突起部で２重露光するこ
とに寸法偏差を抑制するという方法が特開平２−７１５
０９号公報により開示されている。
じ線幅にするために、接続部において所望の線幅よりも
細い突起部を備える形状にし、突起部で２重露光するこ
とに寸法偏差を抑制するという方法が特開平２−７１５
０９号公報により開示されている。
【００１４】上記した様々な方法により、断線をある程
度抑制することは出来る。
度抑制することは出来る。
【００１５】
【発明が解決しようとする課題】しかしながらいずれの
方法においても接続部での寸法偏差はある程度は発生す
ると考えており、完全な解決策はない。
方法においても接続部での寸法偏差はある程度は発生す
ると考えており、完全な解決策はない。
【００１６】例えばＤＲＡＭのメモリセルを例にとって
考察してみる。図２９に、上記特開平２−１７０４１１
号公報に示されている線幅の部分一括用マスクパターン
１０１を有する部分一括マスク１００を示す。
考察してみる。図２９に、上記特開平２−１７０４１１
号公報に示されている線幅の部分一括用マスクパターン
１０１を有する部分一括マスク１００を示す。
【００１７】このマスクパターンをワード線用部分一括
マスクとして下地のフィールドパターンに露光を行った
場合、位置ずれによりトランジスタのゲート長がばらつ
いてしまう。図３０はそのような不都合を示す概略図で
ある。
マスクとして下地のフィールドパターンに露光を行った
場合、位置ずれによりトランジスタのゲート長がばらつ
いてしまう。図３０はそのような不都合を示す概略図で
ある。
【００１８】わかりやすくするために図２８に示したと
同じ方向に位置ずれを起こしたとする。図３０中の点線
（素子領域以外の横方向に描いた点線）は部分一括単位
パターンどうしの接続部１１０を示している。
同じ方向に位置ずれを起こしたとする。図３０中の点線
（素子領域以外の横方向に描いた点線）は部分一括単位
パターンどうしの接続部１１０を示している。
【００１９】また、図３０において、素子領域１とワー
ド線２が交差した部分（斜線で示してある部分）がセル
トランジスタのゲート電極の部分であり、この横方向の
長さ（図で横方向の長さ）がセルトランジスタのゲート
長となる。
ド線２が交差した部分（斜線で示してある部分）がセル
トランジスタのゲート電極の部分であり、この横方向の
長さ（図で横方向の長さ）がセルトランジスタのゲート
長となる。
【００２０】この部分に注目してみると、セルトランジ
スタのゲート長が寸法通りの箇所１０３の他に、細いゲ
ート長の箇所１０２や太いゲート長の箇所１０４の不良
個所が発生してしまう。
スタのゲート長が寸法通りの箇所１０３の他に、細いゲ
ート長の箇所１０２や太いゲート長の箇所１０４の不良
個所が発生してしまう。
【００２１】つまり、素子領域上にワード線層の接続が
あるとトランジスタのゲート長のばらつきが発生する。
あるとトランジスタのゲート長のばらつきが発生する。
【００２２】ＤＲＡＭのメモリセルトランジスタのゲー
ト長が細くなるとトランジスタオフ時のリーク電流が増
加するためにメモリセルのホールド特性が劣化するとい
う問題がある。逆にゲート長が太くなると、トランジス
タのチャネル抵抗が高くなりそれに伴いトランジスタオ
ン時の電流が低下するため、メモリセルへの書き込み能
力が低下するという問題もある。このメモリセルトラン
ジスタの特性ばらつきがチップ良品率の低下を招いてし
まう。
ト長が細くなるとトランジスタオフ時のリーク電流が増
加するためにメモリセルのホールド特性が劣化するとい
う問題がある。逆にゲート長が太くなると、トランジス
タのチャネル抵抗が高くなりそれに伴いトランジスタオ
ン時の電流が低下するため、メモリセルへの書き込み能
力が低下するという問題もある。このメモリセルトラン
ジスタの特性ばらつきがチップ良品率の低下を招いてし
まう。
【００２３】また先に述べた公開公報のほとんどは、断
線を防ぐためにある程度重なる露光領域を設けながら接
続部の隣接する配線間のショートを解決するというもの
であるが、ＤＲＡＭ等では配線間隔よりもワード線とビ
ットコンタクト孔との間隔の方がより狭く、この近傍の
接続部で局所的に位置ずれが発生し配線幅が太く形成せ
れると隣接配線どうしよりもビットコンタクト孔とワー
ド線とがショートする可能性が高い。
線を防ぐためにある程度重なる露光領域を設けながら接
続部の隣接する配線間のショートを解決するというもの
であるが、ＤＲＡＭ等では配線間隔よりもワード線とビ
ットコンタクト孔との間隔の方がより狭く、この近傍の
接続部で局所的に位置ずれが発生し配線幅が太く形成せ
れると隣接配線どうしよりもビットコンタクト孔とワー
ド線とがショートする可能性が高い。
【００２４】図３１は、ビットコンタクト孔に注目した
平面図であり、位置ずれによりワード線とコンタクト孔
とがショートすることを説明する概略図であり、同図で
斜線で示した丸がビットコンタクト孔７である。また図
３０と同様に、図３１において点線（素子領域以外の横
方向に描いた点線）は部分一括単位パターン同士の接続
部１１０を示している。
平面図であり、位置ずれによりワード線とコンタクト孔
とがショートすることを説明する概略図であり、同図で
斜線で示した丸がビットコンタクト孔７である。また図
３０と同様に、図３１において点線（素子領域以外の横
方向に描いた点線）は部分一括単位パターン同士の接続
部１１０を示している。
【００２５】この図３１からワード線が太く形成された
部分の近傍にコンタクト孔があるとコンタクト孔とワー
ド線とがショートしていることがわかる。
部分の近傍にコンタクト孔があるとコンタクト孔とワー
ド線とがショートしていることがわかる。
【００２６】すなわち同図において、部分１０５はマス
ク寸法通りだあるからコンタクト孔７とワード線２とが
ショートしていないが、部分１０６は不都合な２重露光
によりワード線２が太く形成されているからコンタクト
孔７とワード線２とのショート事故が発生する。
ク寸法通りだあるからコンタクト孔７とワード線２とが
ショートしていないが、部分１０６は不都合な２重露光
によりワード線２が太く形成されているからコンタクト
孔７とワード線２とのショート事故が発生する。
【００２７】図３２は、図３１を切断線Ａ−Ａで切断し
矢印の方向を視た拡大断面図である。ウエハ状態の半導
体基板１００の素子分離領域１１３の主面に選択的に厚
いフイールド絶縁膜１１４が設けられ、この素子分離領
域１１３に区画された素子領域１に拡散層１１１が形成
され、拡散層１１１に達するビットコンタクト孔７が層
間絶縁膜１１２に形成されている。
矢印の方向を視た拡大断面図である。ウエハ状態の半導
体基板１００の素子分離領域１１３の主面に選択的に厚
いフイールド絶縁膜１１４が設けられ、この素子分離領
域１１３に区画された素子領域１に拡散層１１１が形成
され、拡散層１１１に達するビットコンタクト孔７が層
間絶縁膜１１２に形成されている。
【００２８】そして多数のワード線２が部分１０６にお
いて太く形成されてしまっているからビットコンタクト
孔７にその側面が露出しショート、すなわちビットコン
タクト孔７を充填するビット線とワード線とがショート
してしまう。これが原因でワード線とビットコンタクト
孔とのショートが起こる。このこともチップ良品率の低
下を招く原因となる。
いて太く形成されてしまっているからビットコンタクト
孔７にその側面が露出しショート、すなわちビットコン
タクト孔７を充填するビット線とワード線とがショート
してしまう。これが原因でワード線とビットコンタクト
孔とのショートが起こる。このこともチップ良品率の低
下を招く原因となる。
【００２９】つまり部分一括露光をＤＲＡＭ等の集積回
路に適用する場合、接続部の線幅と接続部でないところ
の線幅との寸法偏差を抑制することが重要である上に、
ある層とそれ以外の層との関係、例えばゲート層とフィ
ールド層との関係或いは配線層とコンタクト層との関係
についても考慮しなければならない。先に示した幾つか
の公開公報においては、この異なる層どうしの関係につ
いては何の配慮もされていない。
路に適用する場合、接続部の線幅と接続部でないところ
の線幅との寸法偏差を抑制することが重要である上に、
ある層とそれ以外の層との関係、例えばゲート層とフィ
ールド層との関係或いは配線層とコンタクト層との関係
についても考慮しなければならない。先に示した幾つか
の公開公報においては、この異なる層どうしの関係につ
いては何の配慮もされていない。
【００３０】以上の点に鑑みて本発明は、接続部での位
置合わせずれにより寸法偏差が生じたとしてもトランジ
スタのゲート寸法偏差が生じないレイアウトを有する部
分一括マスク、及び接続部での位置合わせずれにより配
線幅が太く形成されてもコンタクト層とのショートが起
こらないレイアウトを有する部分一括露光マスク及び部
分一括露光パターンの形成方法を提供することを目的と
する。
置合わせずれにより寸法偏差が生じたとしてもトランジ
スタのゲート寸法偏差が生じないレイアウトを有する部
分一括マスク、及び接続部での位置合わせずれにより配
線幅が太く形成されてもコンタクト層とのショートが起
こらないレイアウトを有する部分一括露光マスク及び部
分一括露光パターンの形成方法を提供することを目的と
する。
【００３１】
【課題を解決するための手段】本発明の特徴は、繰り返
しパターンを露光する部分一括露光用マスクパターンの
境界が素子分離領域上のみにある部分一括露光マスクに
ある。ここでこの露光用マスクパターンがワード線用パ
ターンであることができる。この場合、ワード線に垂直
にパターン境界を形成することができる。あるいは、素
子領域に平行にパターン境界を形成することができる。
しパターンを露光する部分一括露光用マスクパターンの
境界が素子分離領域上のみにある部分一括露光マスクに
ある。ここでこの露光用マスクパターンがワード線用パ
ターンであることができる。この場合、ワード線に垂直
にパターン境界を形成することができる。あるいは、素
子領域に平行にパターン境界を形成することができる。
【００３２】あるいは本発明の特徴は、複数のパターン
からなる繰り返しパターンを露光する部分一括露光用マ
スクパターンであり、次工程で形成する接続孔が、この
複数のパターンの境界を結ぶ位置の内側にある部分一括
露光マスクにある。
からなる繰り返しパターンを露光する部分一括露光用マ
スクパターンであり、次工程で形成する接続孔が、この
複数のパターンの境界を結ぶ位置の内側にある部分一括
露光マスクにある。
【００３３】本発明の他の特徴は、半導体素子パターン
中から、単位パターンの繰り返しからなるパターンを抽
出する工程と、このパターンの境界が素子領域上にある
場合、繰り返しパターンを維持しながら該境界を素子分
離領域に移動する工程とを有する部分一括露光パターン
の形成方法にある。
中から、単位パターンの繰り返しからなるパターンを抽
出する工程と、このパターンの境界が素子領域上にある
場合、繰り返しパターンを維持しながら該境界を素子分
離領域に移動する工程とを有する部分一括露光パターン
の形成方法にある。
【００３４】あるいは本発明の他の特徴は、半導体素子
パターン中から、単位パターンの繰り返しからなるパタ
ーンを抽出する工程と、このパターンの境界が次工程で
形成する接続孔を横切る場合、繰り返しパターンを維持
しながらこの境界を接続孔を横切らない位置に移動する
工程とを有する部分一括露光パターンの形成方法にあ
る。
パターン中から、単位パターンの繰り返しからなるパタ
ーンを抽出する工程と、このパターンの境界が次工程で
形成する接続孔を横切る場合、繰り返しパターンを維持
しながらこの境界を接続孔を横切らない位置に移動する
工程とを有する部分一括露光パターンの形成方法にあ
る。
【００３５】このような本発明によれば、部分一括ショ
ットどうしの接続部で位置ずれが生じ接続部での線幅寸
法が変化しても、素子領域上に接続部がないのでトラン
ジスタのゲート長が変化することがない。
ットどうしの接続部で位置ずれが生じ接続部での線幅寸
法が変化しても、素子領域上に接続部がないのでトラン
ジスタのゲート長が変化することがない。
【００３６】また本発明によれば、部分一括ショットど
うしの接続部で位置ずれが生じ接続部での線幅寸法が太
く形成されたとしても、接続面延在方向最小寸法半分以
内にコンタクト孔が存在しないので配線とのコンタクト
孔のとのショートが発生しない。
うしの接続部で位置ずれが生じ接続部での線幅寸法が太
く形成されたとしても、接続面延在方向最小寸法半分以
内にコンタクト孔が存在しないので配線とのコンタクト
孔のとのショートが発生しない。
【００３７】
【発明の実施の形態】以下図面を参照して本発明を説明
する。
する。
【００３８】図１〜図７は本発明の第１の実施の形態に
おいて、どのようにワード線用部分一括マスクのレイア
ウトをするかを示すための図面である。また図８は本実
施の形態の手順を示すためのフローチャート図である。
おいて、どのようにワード線用部分一括マスクのレイア
ウトをするかを示すための図面である。また図８は本実
施の形態の手順を示すためのフローチャート図である。
【００３９】図１は１／４ピッチ最密充填折り返しビッ
トセルレイアウト及び最大露光領域を示す説明図であ
り、素子領域１のパターンは、１／４ピッチ最密充填
（ＣＰＦ）折り返しビット線セルレイアウト３５であ
り、ワード線２のパターンを重ねている。この１／４ピ
ッチセルレイアウト３５は、４本のワード線と４本のビ
ット線とで繰り返しの単位が構成されているレイアウト
である。そして図１で点線で示す素子領域１は、厚いフ
ィールド絶縁膜を有する素子分離領域２０により区画さ
れて囲まれている。
トセルレイアウト及び最大露光領域を示す説明図であ
り、素子領域１のパターンは、１／４ピッチ最密充填
（ＣＰＦ）折り返しビット線セルレイアウト３５であ
り、ワード線２のパターンを重ねている。この１／４ピ
ッチセルレイアウト３５は、４本のワード線と４本のビ
ット線とで繰り返しの単位が構成されているレイアウト
である。そして図１で点線で示す素子領域１は、厚いフ
ィールド絶縁膜を有する素子分離領域２０により区画さ
れて囲まれている。
【００４０】また図１中の枠は電子線強度の均一性が保
てる最大の領域（最大露光領域３）を示している。つま
りこの枠が部分一括マスクで一回に露光可能な最大サイ
ズとなる。
てる最大の領域（最大露光領域３）を示している。つま
りこの枠が部分一括マスクで一回に露光可能な最大サイ
ズとなる。
【００４１】この図１が図８に示すフローチャート図の
ステップ１１に相当する。
ステップ１１に相当する。
【００４２】次に、１／４ピッチ最密充填折り返しビッ
トセルレイアウトでのワード線最小繰り返し単位を示す
ための説明図である図２に示すように、本セルレイアウ
トで最小となる繰り返しの単位（最小繰り返し単位４）
を選択する。この大きさはセルサイズ及びセルレイアウ
トにより決まるものである。
トセルレイアウトでのワード線最小繰り返し単位を示す
ための説明図である図２に示すように、本セルレイアウ
トで最小となる繰り返しの単位（最小繰り返し単位４）
を選択する。この大きさはセルサイズ及びセルレイアウ
トにより決まるものである。
【００４３】この図２が図８に示すフローチャート図の
ステップ１２に相当する。
ステップ１２に相当する。
【００４４】次に、１／４ピッチ最密充填折り返しビッ
トセルレイアウトでのワード線繰り返し露光ピッチ枠を
示すための図３に示すように、最大露光領域３の中に収
まるように最小繰り返し単位４を縦横に並べる。この図
３に示したように、最大露光領域３内にはワード線繰り
返し露光ピッチ枠に囲まれた４個の最小繰り返し単位４
を配列することができる。この個数は最大露光領域の面
積と最小繰り返し単位の面積との関係により決まり、例
えば最大露光領域面積を一定と考えると最小繰り返し単
位４を４個配列したものが繰り返し露光ピッチ５であ
る。
トセルレイアウトでのワード線繰り返し露光ピッチ枠を
示すための図３に示すように、最大露光領域３の中に収
まるように最小繰り返し単位４を縦横に並べる。この図
３に示したように、最大露光領域３内にはワード線繰り
返し露光ピッチ枠に囲まれた４個の最小繰り返し単位４
を配列することができる。この個数は最大露光領域の面
積と最小繰り返し単位の面積との関係により決まり、例
えば最大露光領域面積を一定と考えると最小繰り返し単
位４を４個配列したものが繰り返し露光ピッチ５であ
る。
【００４５】この図３が図８に示すフローチャート図の
ステップ１３に相当する。
ステップ１３に相当する。
【００４６】また繰り返し露光ピッチ５内に８本あるワ
ード線部分（斜線部）を分割ワード線パターン６とす
る。
ード線部分（斜線部）を分割ワード線パターン６とす
る。
【００４７】次に、１／４ピッチ最密充填折り返しビッ
トセルレイアウトで素子領域と繰り返し露光ピッチ枠の
関係を示すための説明図である図４に示すように、繰り
返し露光ピッチ５内のワード線部、つまり分割ワード線
パターン６と下地となる素子領域１のパターンとを重ね
る。図４から８本中×印のついている４本の分割ワード
線パターン６の長手方向端部６Ａが素子領域１のパター
ン上に存在することがわかる。
トセルレイアウトで素子領域と繰り返し露光ピッチ枠の
関係を示すための説明図である図４に示すように、繰り
返し露光ピッチ５内のワード線部、つまり分割ワード線
パターン６と下地となる素子領域１のパターンとを重ね
る。図４から８本中×印のついている４本の分割ワード
線パターン６の長手方向端部６Ａが素子領域１のパター
ン上に存在することがわかる。
【００４８】次に分割ワード線パターン６の長手方向端
部６Ａが素子領域１のパターンと重ならないように配列
し直す。図５に配列し直したものを示す。
部６Ａが素子領域１のパターンと重ならないように配列
し直す。図５に配列し直したものを示す。
【００４９】すなわち図５は素子領域上に分割ワード線
パターンの長辺方向端部が配置されないようにレイアウ
トを変更したことを示す説明図であり、同図において、
８本の分割ワード線パターン６の長手方向端部６Ａの全
てが素子分離領域２０上に位置している。
パターンの長辺方向端部が配置されないようにレイアウ
トを変更したことを示す説明図であり、同図において、
８本の分割ワード線パターン６の長手方向端部６Ａの全
てが素子分離領域２０上に位置している。
【００５０】図５は図８に示すフローチャート図のステ
ップ１４を行った結果である。図５の外側の枠が最大露
光領域３であり、内側の枠が繰り返し露光ピッチ５であ
る。この内側の枠が繰り返し露光を行う際の繰り返しピ
ッチにあたる。
ップ１４を行った結果である。図５の外側の枠が最大露
光領域３であり、内側の枠が繰り返し露光ピッチ５であ
る。この内側の枠が繰り返し露光を行う際の繰り返しピ
ッチにあたる。
【００５１】また図５では、移動した分割ワード線パタ
ーンが最大露光領域内に収まっているが、最大露光領域
を越えてしまった場合は、図８に示すフローチャート図
のステップ１５→ステップ１６の工程を行ってステップ
１４に戻ることになる。
ーンが最大露光領域内に収まっているが、最大露光領域
を越えてしまった場合は、図８に示すフローチャート図
のステップ１５→ステップ１６の工程を行ってステップ
１４に戻ることになる。
【００５２】図６に本実施の形態を用いた、分割ワード
線形成用マスクパターン３１（斜線部分）を有する部分
一括マスク３０のレイアウトを示す。この部分一括マス
クを形成する工程が図８に示すフローチャート図のステ
ップ１７である。
線形成用マスクパターン３１（斜線部分）を有する部分
一括マスク３０のレイアウトを示す。この部分一括マス
クを形成する工程が図８に示すフローチャート図のステ
ップ１７である。
【００５３】尚、図５において、分割ワード線パターン
６の長手方向端部６Ａが隣接する素子領域パターン１ど
うしのほぼ中央部に配置されているが、素子領域１のパ
ターン上でなければ問題はない。また端部の断面形状が
分割ワード線パターンの長手方向に対して垂直になって
いるが、これも素子領域１のパターン上でなければ問題
なく、例えば素子領域長辺に対し平行でもよい。
６の長手方向端部６Ａが隣接する素子領域パターン１ど
うしのほぼ中央部に配置されているが、素子領域１のパ
ターン上でなければ問題はない。また端部の断面形状が
分割ワード線パターンの長手方向に対して垂直になって
いるが、これも素子領域１のパターン上でなければ問題
なく、例えば素子領域長辺に対し平行でもよい。
【００５４】また接続部で線幅が太くなったとしてもセ
ルトランジスタのゲート長に影響を与えないで断線を防
ぐために、例えば図７（Ａ）〜（Ｄ）に示すように接続
部においてパターンの微少な重なりを持つレイアウトに
してもよい。
ルトランジスタのゲート長に影響を与えないで断線を防
ぐために、例えば図７（Ａ）〜（Ｄ）に示すように接続
部においてパターンの微少な重なりを持つレイアウトに
してもよい。
【００５５】すなわち図７では配線パターン６どうしの
オーバーラップ（重なり部分）を斜線で示しおり、図７
（Ａ）は単純オーバーラップ１９ａを例示し、図７
（Ｂ）は素子領域１に平行な単純オーバーラップ１９ｂ
を例示し、図７（Ｃ）は突起部オーバーラップ１９ｃを
例示し、図７（Ｄ）は素子領域１に平行な突起部オーバ
ーラップ１９ｄを例示している。
オーバーラップ（重なり部分）を斜線で示しおり、図７
（Ａ）は単純オーバーラップ１９ａを例示し、図７
（Ｂ）は素子領域１に平行な単純オーバーラップ１９ｂ
を例示し、図７（Ｃ）は突起部オーバーラップ１９ｃを
例示し、図７（Ｄ）は素子領域１に平行な突起部オーバ
ーラップ１９ｄを例示している。
【００５６】次に図９および図１０を参照して本発明の
第２の実施の形態を説明する。尚、図９および図１０に
おいて図１乃至図７と同一もしくは類似の箇所は同じ符
号を伏してあるから重複する説明は省略する。
第２の実施の形態を説明する。尚、図９および図１０に
おいて図１乃至図７と同一もしくは類似の箇所は同じ符
号を伏してあるから重複する説明は省略する。
【００５７】先の第１の実施の形態では１／４ピッチＣ
ＰＦセルレイアウトを用いて説明したが、この第２の実
施の形態のようにダッシュ型と呼ばれる素子領域を有す
る１／２ピッチセルレイアウト等でも同様の方法により
部分一括マスクのレイアウトが可能である。
ＰＦセルレイアウトを用いて説明したが、この第２の実
施の形態のようにダッシュ型と呼ばれる素子領域を有す
る１／２ピッチセルレイアウト等でも同様の方法により
部分一括マスクのレイアウトが可能である。
【００５８】この１／２ピッチセルレイアウトは、４本
のワード線と２本のビット線とで繰り返しの単位が構成
されているレイアウトである。図９にダッシュ型素子領
域を有するセルレイアウトの素子領域パターン１及びワ
ード線パターン２を示す。ここで図中の繰り返し露光ピ
ッチ６は最小繰り返し単位が６個により構成されてい
る。
のワード線と２本のビット線とで繰り返しの単位が構成
されているレイアウトである。図９にダッシュ型素子領
域を有するセルレイアウトの素子領域パターン１及びワ
ード線パターン２を示す。ここで図中の繰り返し露光ピ
ッチ６は最小繰り返し単位が６個により構成されてい
る。
【００５９】図１０に同様の方法を用いて形成したダッ
シュ型素子領域を有するセルレイアウトでのワード線用
部分一括マスク４０のパターンレイアウト４１を示す。
シュ型素子領域を有するセルレイアウトでのワード線用
部分一括マスク４０のパターンレイアウト４１を示す。
【００６０】次に図１１乃至図１４を参照して本発明の
第３の実施の形態を説明する。尚、図１１乃至図１４図
において先に示した第１、第２の実施の形態の図面と同
一もしくは類似の箇所は同じ符号を伏してあるから重複
する説明は省略する。
第３の実施の形態を説明する。尚、図１１乃至図１４図
において先に示した第１、第２の実施の形態の図面と同
一もしくは類似の箇所は同じ符号を伏してあるから重複
する説明は省略する。
【００６１】第２の実施の形態では本発明を用いた場合
のダッシュ型素子領域でのレイアウトを示したが、この
第３の実施の形態では同じ１／２ピッチレイアウトでも
素子領域パターンの違いで異なるレイアウトになる。
のダッシュ型素子領域でのレイアウトを示したが、この
第３の実施の形態では同じ１／２ピッチレイアウトでも
素子領域パターンの違いで異なるレイアウトになる。
【００６２】本第３の実施の形態では、凸型形状の素子
領域を有するセルレイアウト及び矩形型の素子領域を有
するセルレイアウトで本発明を用いた場合について示
す。
領域を有するセルレイアウト及び矩形型の素子領域を有
するセルレイアウトで本発明を用いた場合について示
す。
【００６３】先ず図１１に凸部型素子領域１を有するセ
ルレイアウトの素子領域１のパターン及びワード線２の
パターンを示す。
ルレイアウトの素子領域１のパターン及びワード線２の
パターンを示す。
【００６４】図１１の繰り返し露光ピッチ５は最小繰り
返し単位が６個により構成されている。図１１からわか
るように凸型素子領域上にパターンでは、分割ワード線
パターン６の長手方向端部をすべて素子分離領域２０上
に配置すると繰り返し露光ピッチ５内に収めることがで
きる。従って本実施の形態の場合、凸型素子領域を有す
るセルレイアウトでのワード線用部分一括マスク５０は
図１２に示すようなワード線形成用マスクパターン５１
を有するようになる。
返し単位が６個により構成されている。図１１からわか
るように凸型素子領域上にパターンでは、分割ワード線
パターン６の長手方向端部をすべて素子分離領域２０上
に配置すると繰り返し露光ピッチ５内に収めることがで
きる。従って本実施の形態の場合、凸型素子領域を有す
るセルレイアウトでのワード線用部分一括マスク５０は
図１２に示すようなワード線形成用マスクパターン５１
を有するようになる。
【００６５】次に図１３に示すように、矩形型素子領域
１を有するセルレイアウトも、図１１の凸型素子領域の
場合と同様に、分割ワード線パターンをすべて繰り返し
露光ピッチ５内に収めることができる。従ってこの実施
の形態の場合、矩形型素子領域を有するセルレイアウト
でのワード線用部分一括マスク６０は図１４に示すよう
なワード形成用マスクパターン６１を有するようにな
る。
１を有するセルレイアウトも、図１１の凸型素子領域の
場合と同様に、分割ワード線パターンをすべて繰り返し
露光ピッチ５内に収めることができる。従ってこの実施
の形態の場合、矩形型素子領域を有するセルレイアウト
でのワード線用部分一括マスク６０は図１４に示すよう
なワード形成用マスクパターン６１を有するようにな
る。
【００６６】次に図１５乃至図２２を参照して本発明の
第４の実施の形態を説明する。図１５〜図２１はどのよ
うにワード線用部分一括マスクのレイアウトをするかを
示すための図面であり、図２２は本実施の形態の手順を
示すためのフローチャート図である。またこの第４の実
施の形態の図面において先の実施の形態のと同一もしく
は類似の箇所は同じ符号を伏してあるから重複する説明
は省略する。
第４の実施の形態を説明する。図１５〜図２１はどのよ
うにワード線用部分一括マスクのレイアウトをするかを
示すための図面であり、図２２は本実施の形態の手順を
示すためのフローチャート図である。またこの第４の実
施の形態の図面において先の実施の形態のと同一もしく
は類似の箇所は同じ符号を伏してあるから重複する説明
は省略する。
【００６７】第１の実施の形態から第３の実施の形態に
おいて、ワード線と素子領域との関係について説明して
きた。ワード線に関しては、素子領域以外にも素子領域
とビット線とを接続するビットコンタクト孔或いは素子
領域とキャパシタとを接続するキャパシタコンタクト孔
との関係を考慮する必要がある。
おいて、ワード線と素子領域との関係について説明して
きた。ワード線に関しては、素子領域以外にも素子領域
とビット線とを接続するビットコンタクト孔或いは素子
領域とキャパシタとを接続するキャパシタコンタクト孔
との関係を考慮する必要がある。
【００６８】図１５は、凸型素子領域を有する１／２ピ
ッチセルレイアウト３６においてワード線とコンタクト
を示す説明図であり、ワード線２のパターン及びビット
コンタクト７のパターン及びキャパシタコンタクト８の
パターンを重ねている。
ッチセルレイアウト３６においてワード線とコンタクト
を示す説明図であり、ワード線２のパターン及びビット
コンタクト７のパターン及びキャパシタコンタクト８の
パターンを重ねている。
【００６９】先ず、凸型素子領域を有する１／２ピッチ
セルレイアウト３６において最大露光領域と最小繰り返
し単位を示すための説明図である図１６に示すように、
最大露光領域３内で本セルレイアウトでの最小となる繰
り返し単位４を選択する。
セルレイアウト３６において最大露光領域と最小繰り返
し単位を示すための説明図である図１６に示すように、
最大露光領域３内で本セルレイアウトでの最小となる繰
り返し単位４を選択する。
【００７０】この図１６の工程が図２２に示すフローチ
ャート図のステップ２１および２２に相当する。
ャート図のステップ２１および２２に相当する。
【００７１】次に凸型素子領域を有する１／２ピッチセ
ルレイアウト３６において繰り返し露光のピッチを示す
ための説明図である図１７に示すように、最大露光領域
３内に収まるように縦方向及び横方向に最小繰り返し単
位４を並べる。本図では、６個の最小繰り返し単位４が
配列されている。これをまとめたものが繰り返し露光ピ
ッチ５となる。また図１７内の斜線部分を分割ワード線
パターン６とする。
ルレイアウト３６において繰り返し露光のピッチを示す
ための説明図である図１７に示すように、最大露光領域
３内に収まるように縦方向及び横方向に最小繰り返し単
位４を並べる。本図では、６個の最小繰り返し単位４が
配列されている。これをまとめたものが繰り返し露光ピ
ッチ５となる。また図１７内の斜線部分を分割ワード線
パターン６とする。
【００７２】この工程が図２２に示すフローチャート図
のステップ２３および２４に相当する。
のステップ２３および２４に相当する。
【００７３】次に、凸型素子領域を有する１／２ピッチ
セルレイアウトにおいてコンタクト孔と分割ワード線の
配置を示す図１８に示すように、ビットコンタクト７及
びキャパシタコンタクト８のパターンを重ねる。図１８
から８本中×印のついている４本の分割ワード線パター
ン６の長辺方向端部６Ａがコンタクト孔の近傍に存在し
ていることがわかる。
セルレイアウトにおいてコンタクト孔と分割ワード線の
配置を示す図１８に示すように、ビットコンタクト７及
びキャパシタコンタクト８のパターンを重ねる。図１８
から８本中×印のついている４本の分割ワード線パター
ン６の長辺方向端部６Ａがコンタクト孔の近傍に存在し
ていることがわかる。
【００７４】ここで述べているコンタクト近傍とは、接
続面延在方向にコンタクトが存在しかつ最小設計寸法の
半分未満であることを意味している。つまり、配線パタ
ーンの線幅が最小設計寸法であるとすると図２１内に示
す状態ａ、ｂ、ｅおよびｆがコンタクト近傍の状態であ
り、ｃ、ｄ、ｇおよびｈがコンタクト近傍ではないこと
になる。
続面延在方向にコンタクトが存在しかつ最小設計寸法の
半分未満であることを意味している。つまり、配線パタ
ーンの線幅が最小設計寸法であるとすると図２１内に示
す状態ａ、ｂ、ｅおよびｆがコンタクト近傍の状態であ
り、ｃ、ｄ、ｇおよびｈがコンタクト近傍ではないこと
になる。
【００７５】そして、分割ワード線パターン６の長手方
向端部６Ａがコンタクト近傍に存在しないように配列し
直す。図１９に配列し直したものを示す。
向端部６Ａがコンタクト近傍に存在しないように配列し
直す。図１９に配列し直したものを示す。
【００７６】すなわち図１９は分割ワード線パターンが
長辺方向部断面の延長方向にコンタクト孔がこないよう
に配置したことを示す説明図であり、これは図２２のに
示すフローチャート図のステップ２５を行った結果であ
る。
長辺方向部断面の延長方向にコンタクト孔がこないよう
に配置したことを示す説明図であり、これは図２２のに
示すフローチャート図のステップ２５を行った結果であ
る。
【００７７】図１９の外側の枠が最大露光領域３であ
り、内側の枠が繰り返し露光ピッチ５である。また図１
９では移動した分割ワード線パターンが最大露光領域内
に収まっているが、最大露光領域を越えてしまった場合
は、図２２に示すフローチャート図のステップ２６→ス
テップ２７の工程を行ってステップ２７に戻ることにな
る。
り、内側の枠が繰り返し露光ピッチ５である。また図１
９では移動した分割ワード線パターンが最大露光領域内
に収まっているが、最大露光領域を越えてしまった場合
は、図２２に示すフローチャート図のステップ２６→ス
テップ２７の工程を行ってステップ２７に戻ることにな
る。
【００７８】図１９を基にして形成したワード線形成用
マスクパターン７１を有する部分一括マスク７０のレイ
アウトを図２０に示し、図２２に示すフローチャート図
のステップ２８で形成する。
マスクパターン７１を有する部分一括マスク７０のレイ
アウトを図２０に示し、図２２に示すフローチャート図
のステップ２８で形成する。
【００７９】本実施の形態では、凸部素子領域を有する
１／２ピッチ折り返しビットセルについて説明してきた
が、他のセルについても同様の手法を用いてレイアウト
することができる。例えば、先に示したＣＰＦセル及び
ダッシュ型素子領域を有するセル及び矩形型素子領域を
有するセルなどは、それぞれ第１の実施の形態、第２の
実施の形態２及び第３の実施の形態に示したのと同じ部
分一括マスクのレイアウトになる。
１／２ピッチ折り返しビットセルについて説明してきた
が、他のセルについても同様の手法を用いてレイアウト
することができる。例えば、先に示したＣＰＦセル及び
ダッシュ型素子領域を有するセル及び矩形型素子領域を
有するセルなどは、それぞれ第１の実施の形態、第２の
実施の形態２及び第３の実施の形態に示したのと同じ部
分一括マスクのレイアウトになる。
【００８０】次に図２３および図２４を参照して本発明
の第５の実施の形態を説明する。尚、図２３および図２
４において先の実施の形態の図面と同一もしくは類似の
箇所は同じ符号を伏してあるから重複する説明は省略す
る。
の第５の実施の形態を説明する。尚、図２３および図２
４において先の実施の形態の図面と同一もしくは類似の
箇所は同じ符号を伏してあるから重複する説明は省略す
る。
【００８１】第４の実施の形態において、ワード線とコ
ンタクト孔の関係について説明してきたが、ＤＲＡＭの
ビット線とキャパシタコンタクトとの関係において同じ
ように考える必要がある。
ンタクト孔の関係について説明してきたが、ＤＲＡＭの
ビット線とキャパシタコンタクトとの関係において同じ
ように考える必要がある。
【００８２】図２３に１／４ピッチセルレイアウトでの
キャパシタコンタクト８とビット線９との配置を示す。
また、第４の実施の形態と同様の手法を用いて最大露光
領域３内に収まるように最小繰り返し単位４を配列して
繰り返し露光ピッチ５を決定する。この繰り返し露光ピ
ッチ５内にあるビット線９のパターンを分割ビット線パ
ターン１０とする。図中の分割ビット線パターン１０
は、キャパシタコンタクト８の近傍にない配列になって
いるのでこれが本発明による部分一括マスクのレイアウ
トになる。図２４に図２３を基にして形成したビット線
形成用マスクパターン８１を有する部分一括マスク８０
のレイアウトを示す。
キャパシタコンタクト８とビット線９との配置を示す。
また、第４の実施の形態と同様の手法を用いて最大露光
領域３内に収まるように最小繰り返し単位４を配列して
繰り返し露光ピッチ５を決定する。この繰り返し露光ピ
ッチ５内にあるビット線９のパターンを分割ビット線パ
ターン１０とする。図中の分割ビット線パターン１０
は、キャパシタコンタクト８の近傍にない配列になって
いるのでこれが本発明による部分一括マスクのレイアウ
トになる。図２４に図２３を基にして形成したビット線
形成用マスクパターン８１を有する部分一括マスク８０
のレイアウトを示す。
【００８３】
【発明の効果】本発明によれば、部分一括ショット同士
の接続部で位置ずれが生じ接続部での線幅寸法が変化し
ても、素子領域上に接続部がないのでトランジスタのゲ
ート長が変化することがない。これによりＤＲＡＭ等に
おいてはセルトランジスタの特性ばらつきが抑制できる
のでチップ良品率が向上し、歩留まりが上がる。
の接続部で位置ずれが生じ接続部での線幅寸法が変化し
ても、素子領域上に接続部がないのでトランジスタのゲ
ート長が変化することがない。これによりＤＲＡＭ等に
おいてはセルトランジスタの特性ばらつきが抑制できる
のでチップ良品率が向上し、歩留まりが上がる。
【００８４】また本発明によれば、部分一括ショットど
うしの接続部で位置ずれが生じ接続部での線幅寸法が太
く形成されたとしても、接続面延在方向最小寸法半分以
内にコンタクト孔が存在しないので配線とコンタクト孔
とのショートが発生しない。これにより、配線ショート
が原因で不良となっていたチップが良品となるので歩留
まりが向上する。
うしの接続部で位置ずれが生じ接続部での線幅寸法が太
く形成されたとしても、接続面延在方向最小寸法半分以
内にコンタクト孔が存在しないので配線とコンタクト孔
とのショートが発生しない。これにより、配線ショート
が原因で不良となっていたチップが良品となるので歩留
まりが向上する。
【図１】本発明の第１の実施の形態において、１／４ピ
ッチ最密充填折り返しビット線セルレイアウトを示す図
である。
ッチ最密充填折り返しビット線セルレイアウトを示す図
である。
【図２】本発明の第１の実施の形態において、１／４ピ
ッチ最密充填折り返しビット線セルレイアウトでの最小
繰り返し単位を示す図である。
ッチ最密充填折り返しビット線セルレイアウトでの最小
繰り返し単位を示す図である。
【図３】本発明の第１の実施の形態において、最大露光
領域と繰り返し露光ピッチとの関係を示す図である。
領域と繰り返し露光ピッチとの関係を示す図である。
【図４】本発明の第１の実施の形態において、分割ワー
ド線パターンと素子領域との位置関係を示す図である。
ド線パターンと素子領域との位置関係を示す図である。
【図５】本発明の第１の実施の形態において、素子領域
を考慮し分割ワード線パターンの配置を変更した場合の
一例を示す図である。
を考慮し分割ワード線パターンの配置を変更した場合の
一例を示す図である。
【図６】図５を基にして形成した本発明の第１の実施の
形態における部分一括マスクを示す図である。
形態における部分一括マスクを示す図である。
【図７】本発明の第１の実施の形態によるワード線部分
一括マスクパターン長辺方向端部での形状の例をそれぞ
れ示す図である。
一括マスクパターン長辺方向端部での形状の例をそれぞ
れ示す図である。
【図８】本発明の第１の実施の形態における方法の工程
ステップのフローを示す図である。
ステップのフローを示す図である。
【図９】本発明の第２の実施の形態におけるダッシュ型
素子領域を有する１／２ピッチ折り返しビット線セルレ
イアウトを示す図である。
素子領域を有する１／２ピッチ折り返しビット線セルレ
イアウトを示す図である。
【図１０】図９を基にして形成した本発明の第２の実施
の形態における部分一括マスクを示す図である。
の形態における部分一括マスクを示す図である。
【図１１】本発明の第３の実施の形態において、凸型素
子領域を有する１／２ピッチ折り返しビット線セルレイ
アウトを示す図である。
子領域を有する１／２ピッチ折り返しビット線セルレイ
アウトを示す図である。
【図１２】図１１を基にして形成した本発明の第３の実
施の形態における部分一括マスクを示す図である。
施の形態における部分一括マスクを示す図である。
【図１３】本発明の第３の実施の形態において、矩形型
素子領域を有する１／２ピッチ折り返しビット線セルレ
イアウトを示す図である。
素子領域を有する１／２ピッチ折り返しビット線セルレ
イアウトを示す図である。
【図１４】図１３を基にして形成した本発明の第３の実
施の形態における部分一括マスクを示す図である。
施の形態における部分一括マスクを示す図である。
【図１５】本発明の第４の実施の形態において、凸形型
素子領域を有する１／２ ピッチ折り返しビット線セル
レイアウトを示す図である。
素子領域を有する１／２ ピッチ折り返しビット線セル
レイアウトを示す図である。
【図１６】本発明の第４の実施の形態において、凸型素
子領域を有する１／２ピッチ折り返しビット線セルレイ
アウトでの最小繰り返し単位を示す図である。
子領域を有する１／２ピッチ折り返しビット線セルレイ
アウトでの最小繰り返し単位を示す図である。
【図１７】本発明の第４の実施の形態において、最大露
光領域と繰り返し露光ピッチとの関係を示す図である。
光領域と繰り返し露光ピッチとの関係を示す図である。
【図１８】本発明の第４の実施の形態において、分割ワ
ード線パターンとビットコンタクト及びキャパシタコン
タクトとの位置関係を示す図である。
ード線パターンとビットコンタクト及びキャパシタコン
タクトとの位置関係を示す図である。
【図１９】本発明の第４の実施の形態において、コンタ
クトパターンの配置を考慮し分割ワード線パターンの配
置を変更した一例を示す図である。
クトパターンの配置を考慮し分割ワード線パターンの配
置を変更した一例を示す図である。
【図２０】図１９を基にして形成した本発明の第４の実
施の形態における部分一括マスクを示す図である。
施の形態における部分一括マスクを示す図である。
【図２１】本発明で述べているコンタクト近傍の定義を
示すための図である。
示すための図である。
【図２２】本発明の第４の実施の形態における方法の工
程ステップのフローを示す図である。
程ステップのフローを示す図である。
【図２３】本発明の第５の実施の形態において、１／４
ピッチ最密充填折り返しビット線セルレイアウトを示す
図である。
ピッチ最密充填折り返しビット線セルレイアウトを示す
図である。
【図２４】図２３を基にして形成した本発明の第５の実
施の形態における部分一括マスクを示す図である。
施の形態における部分一括マスクを示す図である。
【図２５】部分一括露光を説明するために、部分一括用
マスクを示す図である。
マスクを示す図である。
【図２６】部分一括露光を説明するために、部分一括に
よる繰り返し露光を示す図である。
よる繰り返し露光を示す図である。
【図２７】部分一括露光を説明するために、部分一括に
よる繰り返し露光により形成されたパターンを示す図で
ある。
よる繰り返し露光により形成されたパターンを示す図で
ある。
【図２８】従来技術において、部分一括ショットどうし
で位置ずれ露光が起こった場合どのようにレジストパタ
ーンが形成されるかを示すための図である。
で位置ずれ露光が起こった場合どのようにレジストパタ
ーンが形成されるかを示すための図である。
【図２９】他の従来技術における部分一括マスクレイア
ウトを示す図である。
ウトを示す図である。
【図３０】従来技術における部分一括マスクを用いて露
光を行った場合、位置ずれによりトランジスタのゲート
長の寸法が変動することを示す図である。
光を行った場合、位置ずれによりトランジスタのゲート
長の寸法が変動することを示す図である。
【図３１】従来技術における部分一括マスクを用いて露
光を行った場合、位置ずれによりワード線とビットコン
タクトがショートすることを示す図である。
光を行った場合、位置ずれによりワード線とビットコン
タクトがショートすることを示す図である。
【図３２】図３１を切断線Ａ−Ａで切断し矢印の方向を
視て拡大して示した断面図である。
視て拡大して示した断面図である。
１ 素子領域 ２ ワード線 ３ 最大露光領域 ４ 最小繰り返し単位 ５ 繰り返し露光ピッチ（枠） ６ 分割ワード線パターン（配線） ６Ａ 分割ワード線パターンの長手方向端部 ７ ビットコンタクト ８ キャパシタコンタクト ９ ビット線 １０ 分割ビット線パターン １１〜１７ 第１の実施の形態におけるステップ（工
程） １９ａ〜１９ｄ オーバーラップ（重なり部） ２０ 素子分離領域 ２１〜２８ 第４の実施の形態におけるステップ（工
程） ３０，４０，５０，６０，７０ 部分一括マスク ３１，４１，５１，６１，７１ 部分一括マスクのパ
ターン ３５ １／４ピッチ最密充填折り返しビットセルレイ
アウト ３６ 凸部素子領域を有する１／２ピッチセルレイア
ウト ９０，１００ 部分一括用マスク ９１，１０１ 部分一括マスクのパターン ９２ パターン ９３ 部分一括による繰り返し露光により形成された
パターン ９４ 横方向の接続部 ９５ 縦方向の接続部 ９６ パターン接続不良 ９７ パターン重なり不良 ９８ 線幅の細い箇所 ９９ 線幅の太い箇所 １００ 半導体基板 １０２ 細いゲート長の箇所 １０３ ゲート長が寸法通りの箇所 １０４ 太いゲート長の箇所 １０５ マスク寸法通りの箇所 １０６ ワード線が太く形成されている箇所（ショー
トする箇所） １１０ 接続部 １１１ 拡散層 １１２ 層間絶縁膜 １１３ 素子分離領域 １１４ フイールド絶縁膜
程） １９ａ〜１９ｄ オーバーラップ（重なり部） ２０ 素子分離領域 ２１〜２８ 第４の実施の形態におけるステップ（工
程） ３０，４０，５０，６０，７０ 部分一括マスク ３１，４１，５１，６１，７１ 部分一括マスクのパ
ターン ３５ １／４ピッチ最密充填折り返しビットセルレイ
アウト ３６ 凸部素子領域を有する１／２ピッチセルレイア
ウト ９０，１００ 部分一括用マスク ９１，１０１ 部分一括マスクのパターン ９２ パターン ９３ 部分一括による繰り返し露光により形成された
パターン ９４ 横方向の接続部 ９５ 縦方向の接続部 ９６ パターン接続不良 ９７ パターン重なり不良 ９８ 線幅の細い箇所 ９９ 線幅の太い箇所 １００ 半導体基板 １０２ 細いゲート長の箇所 １０３ ゲート長が寸法通りの箇所 １０４ 太いゲート長の箇所 １０５ マスク寸法通りの箇所 １０６ ワード線が太く形成されている箇所（ショー
トする箇所） １１０ 接続部 １１１ 拡散層 １１２ 層間絶縁膜 １１３ 素子分離領域 １１４ フイールド絶縁膜
Claims (7)
- 【請求項１】 繰り返しパターンを露光する部分一括露
光用マスクパターンの境界が素子分離領域上のみにある
ことを特徴とする部分一括露光マスク。 - 【請求項２】 前記露光用マスクパターンがワード線用
パターンであることを特徴とする請求項１記載の部分一
括露光マスク。 - 【請求項３】 ワード線に垂直にパターン境界を形成し
たことを特徴とする請求項２記載の部分一括露光マス
ク。 - 【請求項４】 素子領域に平行にパターン境界を形成し
たことを特徴とする請求項２記載の部分一括露光マス
ク。 - 【請求項５】 複数のパターンからなる繰り返しパター
ンを露光する部分一括露光用マスクパターンであり、次
工程で形成する接続孔が、該複数のパターンの境界を結
ぶ位置の内側にあることを特徴とする部分一括露光マス
ク。 - 【請求項６】 半導体素子パターン中から、単位パター
ンの繰り返しからなるパターンを抽出する工程と、該パ
ターンの境界が素子領域上にある場合、繰り返しパター
ンを維持しながら該境界を素子分離領域に移動する工程
とを有する部分一括露光パターンの形成方法。 - 【請求項７】 半導体素子パターン中から、単位パター
ンの繰り返しからなるパターンを抽出する工程と、該パ
ターンの境界が次工程で形成する接続孔を横切る場合、
繰り返しパターンを維持しながら該境界を接続孔を横切
らない位置に移動する工程とを有することを特徴とする
部分一括露光パターンの形成方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9023591A JP2950275B2 (ja) | 1997-02-06 | 1997-02-06 | 部分一括露光マスク及び部分一括露光パターンの形成方法 |
| US09/019,204 US6020092A (en) | 1997-02-06 | 1998-02-05 | Partial one-shot electron beam exposure mask and method of forming a partial one-shot electron beam exposure pattern |
| KR1019980003478A KR100275021B1 (ko) | 1997-02-06 | 1998-02-06 | 부분단일주사전자선노출마스크및부분단일주사전자선노출패턴을형성하는방법 |
| CN98100196A CN1193183A (zh) | 1997-02-06 | 1998-02-06 | 部分一次射束电子束曝光的掩摸与方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9023591A JP2950275B2 (ja) | 1997-02-06 | 1997-02-06 | 部分一括露光マスク及び部分一括露光パターンの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10223508A true JPH10223508A (ja) | 1998-08-21 |
| JP2950275B2 JP2950275B2 (ja) | 1999-09-20 |
Family
ID=12114835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9023591A Expired - Lifetime JP2950275B2 (ja) | 1997-02-06 | 1997-02-06 | 部分一括露光マスク及び部分一括露光パターンの形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6020092A (ja) |
| JP (1) | JP2950275B2 (ja) |
| KR (1) | KR100275021B1 (ja) |
| CN (1) | CN1193183A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6675368B2 (en) | 2000-09-27 | 2004-01-06 | Kabushiki Kaisha Toshiba | Apparatus for and method of preparing pattern data of electronic part |
| US6725440B2 (en) | 2000-03-27 | 2004-04-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device comprising a plurality of semiconductor devices formed on a substrate |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3159163B2 (ja) | 1998-04-06 | 2001-04-23 | 日本電気株式会社 | 走査露光方法及び走査露光装置 |
| KR100848087B1 (ko) * | 2001-12-11 | 2008-07-24 | 삼성전자주식회사 | 기판 위에 패턴을 형성하는 방법 및 이를 이용한 액정표시 장치용 기판의 제조 방법 |
| KR20030073875A (ko) * | 2002-03-13 | 2003-09-19 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리패턴 형성방법 |
| KR101974350B1 (ko) | 2012-10-26 | 2019-05-02 | 삼성전자주식회사 | 활성 영역을 한정하는 라인 형 트렌치들을 갖는 반도체 소자 및 그 형성 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5849437A (en) * | 1994-03-25 | 1998-12-15 | Fujitsu Limited | Electron beam exposure mask and method of manufacturing the same and electron beam exposure method |
-
1997
- 1997-02-06 JP JP9023591A patent/JP2950275B2/ja not_active Expired - Lifetime
-
1998
- 1998-02-05 US US09/019,204 patent/US6020092A/en not_active Expired - Fee Related
- 1998-02-06 CN CN98100196A patent/CN1193183A/zh active Pending
- 1998-02-06 KR KR1019980003478A patent/KR100275021B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6725440B2 (en) | 2000-03-27 | 2004-04-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device comprising a plurality of semiconductor devices formed on a substrate |
| US6913989B2 (en) | 2000-03-27 | 2005-07-05 | Matsushita Electric Industrial Co., Ltd. | Method of exposing a semiconductor integrated circuit including device regions and global routing region |
| US6675368B2 (en) | 2000-09-27 | 2004-01-06 | Kabushiki Kaisha Toshiba | Apparatus for and method of preparing pattern data of electronic part |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980071147A (ko) | 1998-10-26 |
| CN1193183A (zh) | 1998-09-16 |
| KR100275021B1 (ko) | 2001-01-15 |
| JP2950275B2 (ja) | 1999-09-20 |
| US6020092A (en) | 2000-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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