JP2001133955A

JP2001133955A - ウェハパターンの設計マージン設定方法、パターン精度設定方法およびマスクパターンの設計マージン設定方法

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Publication number: JP2001133955A
Application number: JP31467199A
Authority: JP
Inventors: Seiji Matsuura; 誠司松浦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-11-05
Filing date: 1999-11-05
Publication date: 2001-05-18

Abstract

(57)【要約】【課題】実際の半導体プロセスを検討しながら、設計
マージン、寸法誤差、重ね合わせ誤差の相互関係を求め
る実用的なマスクパターンの設計マージン設定方法、パ
ターン精度設定方法およびウェハパターンの設計マージ
ン設定方法の提供。【解決手段】本発明の各方法は、半導体プロセスの異
なる二つの基板層にわたる回路要素を特定して下地およ
び上地パターンＰl、Ｐuの任意の二つのエッジを選択す
る。各エッジ自体の位置ずれを寸法誤差Ｄ１、Ｄ２と
し、下地パターンに上地パターンを重ね合わせた相対的
な位置ずれを重ね合わせ誤差Ｒ１、Ｒ２として設定す
る。これら寸法誤差Ｄ１、Ｄ２と重ね合わせ誤差Ｒ１、
Ｒ２とによる各確率分布Ｐ２(ｘ２)、Ｐ１(ｘ１)の統計
的な隔たりから設計マージンＭを算出する。また、この
設計マージンＭからマスクパターンのパターン精度を逆
算する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体製造プロセ
スの微細加工（フォトリソグラフィまたはエッチング）
におけるマスクパターンなどの設計に用いられ、特に、
マスクパターンの寸法誤差などを統計的手法によって管
理するためのマスクパターンの設計マージン設定方法、
パターン精度設定方法およびウェハパターンの設計マー
ジン設定方法に関する。

【０００２】

【従来の技術】一般に、ＤＲＡＭに代表される高密度集
積回路の半導体デバイスでは、その製造プロセスにおい
て、下地となるマスクパターンである下地パターンに、
上地パターンを重ねたフォトリソグラフィ技術を用い
る。この場合、各マスクパターンに非常に高い集積度が
要求される。

【０００３】このため、パターン寸法自体にわずかな誤
差が生じても、この寸法誤差によって上地パターンが下
地パターンからはみ出す可能性が懸念される。また、上
地および下地パターンを重ね合わせるときにも、わずか
な重ね合わせ誤差による上地パターンのはみ出しを予め
防ぐ必要がある。

【０００４】図４は、一般的なマスクパターンを部分的
に説明する図である。従来より、例えば、半導体基板Ｂ
のフォトレジスト上に露光Ｌさせたとき、上地パターン
Ｐuが下地パターンＰlからはみ出すのを防ぐため、これ
ら寸法誤差や、重ね合わせ誤差の各ばらつきを管理する
設計ルールがあり、主に二つの設計手法が採られてい
た。

【０００５】第一の設計手法は、寸法誤差Ｄ１と重ね合
わせ誤差Ｄ２の和が設計マージンＭより小さければ良し
とするものである。すなわち、下記の式１によって設計
マージンＭの上限を求める。Ｄ１／２＋Ｄ２／２＋Ｒ１＋Ｒ２＝Ｍ・・・式１

【０００６】ここで、Ｄ１、Ｄ２は、下地または上地パ
ターンにおける寸法誤差のばらつき（以下、単に寸法誤
差という）であって、管理対象の各マスクパターンにお
ける標準偏差σの３σとして表せば十分である。また、
Ｒ１、Ｒ２は、下地または上地パターンによる重ね合わ
せ誤差のばらつき（以下、単に、重ね合わせ誤差とい
う）であって、同じく製造プロセスにおける標準偏差σ
の３σとして表す。

【０００７】また、一つのマスクパターンにおける各回
路要素の左右パターンエッジ（以下、単に、エッジとい
う）を特定し、寸法誤差を、これら左右エッジ間の距離
の誤差であると定義する。すると、異なるマスクパター
ンによる基板層の回路要素どうしでは、この寸法誤差の
影響が相互の位置関係に対しては半分になると考えられ
る。したがって、寸法誤差Ｄ１、Ｄ２をそれぞれ２で除
算して考える必要があり、前述した式１が得られる。

【０００８】設計手法の第二は、寸法誤差と重ね合わせ
誤差とした各３σの二乗和が設計マージンＭより小さけ
れば良しとするものである。すなわち、下記の式２によ
って設計マージンＭの上限を求める。 √[(Ｄ１／２)^２＋(Ｄ２／２)^２＋Ｒ１^２＋Ｒ２^２]＝Ｍ・・・式２ここで、Ｄ１、Ｄ２、Ｒ１、Ｒ２は、式１と同様に定義
する。

【０００９】図５は、図４に示す寸法誤差と設計マージ
ンの関係を図示したグラフであり、縦軸に設計マージン
を、横軸にＤ１＋Ｄ２をそれぞれnｍを単位として示し
てある。以上、第一および第二の設計手法によって、上
地および下地パターンの寸法誤差Ｄ１、Ｄ２を変化させ
ながら各設計マージンＭを求め、これら設計マージンＭ
と各寸法誤差Ｄ１、Ｄ２の関係を図５に示す各曲線上に
プロットできる。

【００１０】ここでは、寸法誤差Ｄ１、Ｄ２との関係を
評価するため、重ね合わせ誤差Ｒ１、Ｒ２を一定とし、
標準的なＲ１＝Ｒ２＝２０ｎｍとした。すると、第一の
設計手法によるマージン曲線Ｍ１１と第二の設計手法に
よるマージン曲線Ｍ１２が得られる。これらによって、
二つの異なるマージン曲線Ｍ１１、Ｍ１２が得られる。

【００１１】

【発明が解決しようとする課題】以上述べたとおり、こ
れら従来例によるマスクパターンの設計マージン設定方
法を用いて、高い集積度の半導体製造プロセスに必要な
設計ルールを得ようとすると、次に述べる技術上の課題
を解決しなければならなかった。

【００１２】第一の設計手法における各誤差の総和で考
えると、寸法誤差Ｄ１、Ｄ２に対して設計マージンＭを
過大に見積もり過ぎるため、設計上比較的に高い集積度
を達成しにくくなる。また、第二の設計手法における各
３σの二乗和で考えたときは、逆に設計マージンＭを過
小に見積もり過ぎるため、実際の製造工程で上地パター
ンによる下地パターンからのはみ出しの発生頻度が相対
的に高まる可能性がある。

【００１３】このように、これまでは設計ルール( つま
り設計マージン) と寸法誤差、さらには重ね合わせ誤差
との関係をトータル的に検討することが行われなかっ
た。その結果、実用的な設計ルールに適した設計マージ
ンを算出し、この設計マージンによって高い集積度を管
理するための設計手法が実現できなかった。

【００１４】また、前述した上地パターンのはみ出しに
起因する回路要素どうしの導体の短絡または導通不足の
可能性について、半導体製造プロセスにおける実用的な
設計ルールを実現するための考慮もなされていなかっ
た。

【００１５】さらに、寸法誤差Ｄ１、Ｄ２による設計マ
ージンに対する影響を一律に相対的な関係としていた。
このため、実際の製造工程における品質管理の実情から
かけ離れたものになり、いずれの設計手法によるべき
か、またはいずれも実用的でないのか必ずしも明らかで
はなかった。

【００１６】従って、本発明の目的は、実際の半導体プ
ロセスを検討しながら、寸法誤差、重ね合わせ誤差の実
際のばらつきから実用的な設計マージンを算出できるマ
スクパターンの設計マージン設定方法を提供することに
ある。

【００１７】また、本発明の別の目的は、実際の半導体
プロセスを検討しながら、所望の設計マージンからパタ
ーンの実用的な寸法精度、重ね合わせ精度を算出できる
マスクパターンのパターン精度設定方法を提供すること
にある。

【００１８】

【課題を解決するための手段】上記課題を解決するた
め、本発明に係るウェハパターンの設計マージン設定方
法は、半導体ウェハのフォトレジスト上に感光パターン
焼きを付けるときに、この感光パターンの各回路要素に
おける実用的な設計マージンを設定するためのウェハパ
ターンの設計マージン設定方法において、異なる二つの
基板層にわたる回路要素を特定して下層パターンおよび
上層パターンの回路要素における任意の二つのパターン
エッジを選択し、下層パターンまたは上層パターンにお
けるパターンエッジ自体の位置ずれを寸法誤差とし、下
層パターンに上層パターンを重ね合わせた相対的な位置
ずれを重ね合わせ誤差として併せて設定し、これら寸法
誤差と重ね合わせ誤差とによる各確率分布の統計的な隔
たりから設計マージンを算出するものである。

【００１９】このウェハパターンの設計マージン設定方
法によれば、半導体プロセスの製造工程から得られた現
実の寸法誤差などが確率分布に表される。これら寸法誤
差などの基準としては上層パターンなどのエッジが対象
にされる。このため、各確率分布に基づいて所望の設計
マージンが決定される。

【００２０】本発明の請求項２に係る設計マージン設定
方法は、設計マージンを算出するときに、上層パターン
のはみ出しに起因した回路要素どうしの導体の短絡に対
し、実用上許容できる救済率を加重させることを特徴と
する。これによれば、エッジ部分における導体の短絡が
管理される。

【００２１】本発明の請求項３に係る設計マージン設定
方法は、確率分布から設計マージンを算出するときに、
上層パターンのはみ出しに起因した回路要素どうしの導
通不足に対し、実用上許容できる救済率を加重させるこ
とを特徴とする。これによれば、エッジ部分を介した導
体の導通不足が管理される。

【００２２】本発明の請求項４に係る設計マージン設定
方法は、救済率の加重に、上層パターンが下層パターン
からはみ出す確率を、導体の短絡または導通不足の救済
率未満に設定した加重要件が含まれることを特徴とす
る。これによれば、導体の短絡または導通不足が任意の
救済率に設定される。

【００２３】本発明の請求項５に係る設計マージン設定
方法は、算出した設計マージンから、各ウェハパターン
における集積度に適した設計ルールを求めることを特徴
とする。これによれば、複数の設計ルールが任意の集積
度で得られる。

【００２４】本発明に係るウェハパターンのパターン精
度設定方法は、半導体ウェハのフォトレジスト上に感光
パターン焼きを付けるときに、この感光パターンの各回
路要素における実用的な設計マージンを設定するための
ウェハパターンの設計マージン設定方法において、異な
る二つの基板層にわたる回路要素を特定して下層パター
ンおよび上層パターンの回路要素における任意の二つの
パターンエッジを選択し、下層パターンまたは上層パタ
ーンにおけるパターンエッジ自体の位置ずれを寸法精度
とし、下層パターンに上層パターンを重ね合わせたとき
の位置ずれを重ね合わせ精度として併せて設定し、これ
ら寸法精度と重ね合わせ精度とを、所定の設計マージン
を統計的な隔たりとした各確率分布から算出するもので
ある。これによれば、所望の設計マージンから実用的な
パターン精度が得られる。

【００２５】本発明の請求項７に係るパターン精度設定
方法は、パターン精度を算出するときに、上層パターン
のはみ出しに起因した回路要素どうしの導体の短絡に対
し、実用上許容できる救済率を加重させることを特徴と
する。これによれば、エッジ部分における導体の短絡が
管理される。

【００２６】本発明の請求項８に係るパターン精度設定
方法は、パターン精度を算出するときに、上層パターン
のはみ出しに起因した回路要素どうしの導通不足に対
し、実用上許容できる救済率を加重させることを特徴と
する。これによれば、エッジ部分を介した導体の導通不
足が管理される。

【００２７】本発明の請求項９に係るパターン精度設定
方法は、救済率の加重には、上層パターンが下層パター
ンからはみ出す確率を、導体の短絡または導通不足の救
済率未満に設定した加重要件が含まれることを特徴とす
る。これによれば、導体の短絡または導通不足が任意の
救済率に設定される。

【００２８】本発明の請求項１０に係るパターン精度設
定方法は、算出したパターン精度から、各ウェハパター
ンにおける集積度に適した評価ルールを求めることを特
徴とする。これによれば、複数の評価ルールが任意の集
積度で得られる。

【００２９】本発明の請求項１１に係るマスクパターン
の設計マージン設定方法は、半導体製造プロセスのマス
クパターンにおける各回路要素の実用的な設計マージン
を設定するためのマスクパターンの設計マージン設定方
法において、異なる二つの基板層にわたる回路要素を特
定して下地パターンおよび上地パターンの回路要素にお
ける任意の二つのパターンエッジを選択し、下地パター
ンまたは上地パターンにおけるパターンエッジ自体の位
置ずれを寸法誤差とし、下地パターンに上地パターンを
重ね合わせた相対的な位置ずれを重ね合わせ誤差として
併せて設定し、これら寸法誤差と重ね合わせ誤差とによ
る各確率分布の統計的な隔たりから設計マージンを算出
する。このマスクパターンの設計マージン設定方法によ
れば、各種の集積度による感光パターンの設計マージン
が得られる。

【００３０】

【発明の実施の形態】以下、本発明に係る実施の形態に
ついて図面を参照しながら詳細に説明する。図１は、本
発明の実施形態に係るマスクパターンと、下地パターン
および上地パターン上のエッジによる位置ずれの確率分
布とを説明する図である。この実施形態では、半導体製
造プロセスの異なる二つの基板層にわたる任意の回路要
素をマスクパターン上で特定し、その下地パターンＰl
および上地パターンＰuにおける回路要素の二つのパタ
ーンエッジ（以下、単に、エッジという）を任意に選択
する。この他、一つのマスクパターン上に下地および上
地パターンＰl、Ｐuを焼き付けてもよい。

【００３１】そして、下地パターンおよび上地パターン
Ｐl、Ｐuのそれぞれについて、各回路要素における所定
の基準点からのエッジの位置ずれを寸法誤差として二つ
のガウス分布Ｐ１、Ｐ２に表す。また、これらエッジ間
の距離を、一つの回路要素における設計値ｍとして設定
すると、この設計値ｍは、下地パターンおよび上地パタ
ーンＰl、Ｐuにおける設計ルールの差値の１／２に等し
くなる。

【００３２】この寸法誤差の要因としては、例えばパタ
ーン転写または露光用レンズのレンズ収差(Distortio
n)、フォトレジストにおけるマスクパターンの像面平坦
性、レチクルパターン上の歪み、転写または露光用の光
源の照度むらなどがあり、いずれの要因もガウス分布に
したがうと考えられるからである。

【００３３】図２は、図１に示す下地パターンおよび上
地パターンを重ね合わせたときの各確率分布のずれを説
明する図である。これらエッジの確率分布Ｐ１(ｘ１)、
Ｐ２(ｘ２)は、二つのガウス分布Ｐ１、Ｐ２を下地パタ
ーンおよび上地パターンＰl、Ｐu相互間でそれぞれ相対
的にずらして重ね合わせたものになる。

【００３４】この重ね合わせ誤差の要因としては、例え
ば転写または露光の倍率、回転、レチクルパターンの作
成精度、パターン転写または露光用レンズのレンズ収
差、マスクパターンを位置決めする際の位置ずれである
コマなどがある。このうち倍率と回転に起因する位置ず
れが原理的に一様分布にしたがい、レンズ収差に起因す
る位置ずれが倍率と同様か、または倍率に準じた挙動を
示すことが多い。また、作成精度については、本来は一
様分布とガウス分布の中間的な挙動を示すが、ここでは
全体として一様分布にしたがうと仮定した。

【００３５】これらの確率分布は、半導体プロセスにお
ける下地パターンおよび上地パターンＰl、Ｐuによっ
て、各回路要素のエッジに生じる位置ずれの分布を示し
ている。その結果、それぞれの確率分布Ｐ１(ｘ１)、Ｐ
２(ｘ２)におけるトータル的なずれが、下地パターンま
たは上地パターンＰl、Ｐuによるショット内重ね合わせ
誤差Ｒ１、Ｒ２となる。

【００３６】Ｄ１、Ｄ２は、下地パターンおよび上地パ
ターンＰl、Ｐuによるショット内寸法誤差（３σ）を、
また、Ｒ１、Ｒ２は同じくショット内重ね合わせ誤差
（最大値から最小値まで、つまり３σの二倍と考えてよ
い）を示す。設計マージンＭは、ここではパターンエッ
ジ間の距離であって、下地パターンおよび上地パターン
Ｐl、Ｐuの設計ルールの差１／２に等しい。

【００３７】続いて、これらショット内寸法誤差Ｄ１
と、ショット内重ね合わせ誤差Ｄ２とによる各確率分布
の統計的な隔たりから実用的な設計マージンＭを算出す
る。マスクパターン上のショット内で、エッジのはみ出
しが生じる割合が、一般に、いわゆるリダンダンシであ
る救済回路に設計上織り込まれている。レチクルパター
ン上および半導体ウェハ上では、きわめて稀な異物に起
因した導体の短絡および導通不足がないとはいえない。
この偶発的事態の対策が救済回路である。

【００３８】そこで、ショット内寸法誤差Ｄ１、ショッ
ト内重ね合わせ誤差Ｄ２が十分に小さければ、これらに
起因する導体の短絡および導通不足も同様に救済回路に
含ませてよいとした。そして、パターンはみ出しに起因
する導体の短絡ないし導通不足が許容できる救済率Ｒed
を、回路設計に先立って予め設定してある。

【００３９】すなわち、下記の式３によって、確率分布
Ｐ２(ｘ２)についてｘ１から∞までを積分し、さらに確
率分布Ｐ１(ｘ１)について−∞から＋∞までを積分す
る。この二重積分による救済率Ｒedまでエッジのはみ出
しが許容できる。なお、この式３の各積分項における積
分範囲の表示を記載の便宜上から省略してある。Ｒed＝∫Ｐ１(ｘ１)[∫Ｐ２(ｘ２)dｘ２]dｘ１・・・式３

【００４０】この場合、確率分布Ｐ１(ｘ１)の積分につ
いては、範囲を区切って行っても実質的に構わない。例
えば同一の製造工程において、隣接する二つのエッジ間
の距離をＸとし、Ｘ／２から−Ｘ／２までの範囲で積分
してもよい。また、救済率Ｒedは必ずしも必要なもので
はなく、十分に小さな値であれば、いずれでもよい。

【００４１】以上から、ショット内重ね合わせ誤差Ｒ
１、Ｒ２を一定とすれば、この式３を満足するショット
内寸法誤差Ｄ１、Ｄ２と、前述した設計マージンＭとの
関係は、下記の式４で表される。 √（Ｄ１^２＋Ｄ２^２）＝α×Ｍ＋β ・・・式４ここで、係数α、βは、救済率Ｒed、ショット内重ね合
わせ誤差Ｒ１、Ｒ２によって異なる値をとる。

【００４２】図３は、図２に示すショット内寸法誤差と
設計マージンの関係を、図５に示す従来例による関係と
比較して図示したグラフであり、縦軸に設計マージン
を、横軸には、Ｄ１^２＋Ｄ２^２についてnｍを単位とし
て示してある。言い換えると、設計マージンＭは、√
（Ｄ１^２＋Ｄ２^２）に対して比例的に変化する。例え
ば、救済率Ｒed＝０．０００１％（１Kbit/１Gbit）、
ショット内重ね合わせ誤差Ｒ１＝Ｒ２＝２0nｍのとき、
係数α＝１.46、係数β＝-２9.１２となる。

【００４３】このようにして、ショット内重ね合わせ誤
差Ｒ１、Ｒ２が一定のとき、ショット内寸法誤差Ｄ１、
Ｄ２による影響を二乗和（Ｄ１^２＋Ｄ２^２）で考察する
ことは新しい知見である。そして、下地パターンおよび
上地パターンＰl、Ｐuそれぞれのショット内寸法誤差Ｄ
１、Ｄ２と、ショット内重ね合わせ誤差Ｒ１、Ｒ２から
設計マージンＭを求め、適切な設計ルールを導き出すこ
とができる。

【００４４】同じく、救済率Ｒed＝０．０００１％（１
Kbit／１Gbit）、ショット内重ね合わせ誤差Ｒ１＝Ｒ２
＝２０nｍ、係数α＝１.４６、係数β＝-２９.１２のと
き、ショット内寸法誤差Ｄ１＝１５nｍ、Ｄ２＝２０nｍ
であれば、式４により設計マージンＭ＝３７nｍが必要
となる。

【００４５】以上とは逆に、所与の設計ルールに基づい
て任意の設計マージンＭを設定し、この設計マージンＭ
から、前述した二つの確率分布を満足するために必要な
寸法精度および重ね合わせ精度を導出することもでき
る。

【００４６】次に、本発明による別の実施形態について
説明する。この別の実施形態では、半導体ウェハのフォ
トレジスト上に感光パターンを焼き付けるときに、製造
工程の各ショットごとに感光パターンの設計マージンＭ
を設定し、各種の集積度で適切な歩留まりを期待できる
感光パターンの設計マージン設定方法が構成される。こ
の場合、一つのマスクパターン上に下層パターンおよび
上層パターンＰl、Ｐuを焼き付けてもよい。

【００４７】先ず、各ショットごとのフォトレジストに
おいて、異なる二つの基板層にわたる回路要素を特定
し、この回路要素における下層パターンおよび上層パタ
ーンＰl、Ｐuの任意の二つのエッジを選択する。このと
き、下層または上層パターンＰl、Ｐuにおけるエッジ自
体の位置ずれを別の寸法誤差Ｄ１、Ｄ２とし、下層パタ
ーンＰlに上層パターンＰuを重ね合わせた相対的な位置
ずれを別の重ね合わせ誤差Ｒ１、Ｒ２として併せて設定
する。

【００４８】これら別の寸法誤差Ｄ１、Ｄ２と重ね合わ
せ誤差Ｒ１、Ｒ２とによる別の各確率分布Ｐ１(ｘ１)、
Ｐ２(ｘ２)を予め決定しておき、二つの別の確率分布Ｐ
１(ｘ１)、Ｐ２(ｘ２)による統計的な隔たりから設計マ
ージンＭを算出する。この場合、設計マージンＭの値
が、下層パターンおよび上層パターンＰl、Ｐuによる各
エッジの寸法誤差Ｄ１、Ｄ２および重ね合わせ誤差Ｒ
１、Ｒ２のばらつきに伴って変化する。

【００４９】したがって、これら寸法誤差Ｄ１、Ｄ２お
よび重ね合わせ誤差Ｒ１、Ｒ２の半導体ウェハ面内での
確率分布が決定できれば、その製造工程における各ショ
ットごとに設計マージンＭの値を導き出せる。このた
め、微細加工の観点から期待される歩留まりを簡便に算
出することができる。

【００５０】

【発明の効果】以上、詳細に述べたように、本発明に係
るマスクパターンの設計マージン設定方法によれば、二
つのパターンエッジの寸法誤差による確率分布から、重
ね合わせ誤差に基づく所望の設計マージンが算出され
る。このため、実際の半導体プロセスを検討しながら、
実際のパターンの寸法誤差、重ね合わせ誤差のばらつき
から実用的な設計マージンを算出することができる。

【００５１】本発明に係るマスクパターンのパターン精
度設定方法によれば、二つのパターンエッジの寸法精度
による確率分布から、所望の設計マージンに基づく重ね
合わせ精度が算出される。このため、実際の半導体プロ
セスを検討しながら、所望の設計マージンからパターン
の実用的な寸法精度、重ね合わせ精度を算出することが
できる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るマスクパターンと、下
地パターンおよび上地パターン上のエッジによる位置ず
れの確率分布とを説明する図。

【図２】図１に示す下地パターンおよび上地パターンを
重ね合わせたときの各確率分布のずれを説明する図。

【図３】図２に示すショット内寸法誤差と設計マージン
の関係を、図４に示す従来例による関係と比較して図示
したグラフ。

【図４】一般的なマスクパターンを部分的に説明する
図。

【図５】図４に示す寸法誤差と設計マージンの関係を図
示したグラフ。

【符号の説明】

Ｄ１、Ｄ２寸法誤差（ショット内寸法誤差）Ｍ設計マージンＰ１、Ｐ２ガウス分布Ｐ２(ｘ２)、Ｐ１(ｘ１) 確率分布Ｒ１、Ｒ２重ね合わせ誤差（ショット内重ね合わせ誤
差）Ｒed 救済率

Claims

【特許請求の範囲】

【請求項１】半導体ウェハのフォトレジスト上に感光
パターン焼きを付けるときに、この感光パターンの各回
路要素における実用的な設計マージンを設定するための
ウェハパターンの設計マージン設定方法において、異なる二つの基板層にわたる回路要素を特定して下層パ
ターンおよび上層パターンの回路要素における任意の二
つのパターンエッジを選択し、下層パターンまたは上層パターンにおけるパターンエッ
ジ自体の位置ずれを寸法誤差とし、下層パターンに上層
パターンを重ね合わせた相対的な位置ずれを重ね合わせ
誤差として併せて設定し、これら寸法誤差と重ね合わせ誤差とによる各確率分布の
統計的な隔たりから設計マージンを算出することを特徴
としたウェハパターンの設計マージン設定方法。
【請求項２】前記設計マージンを算出するときに、上
層パターンのはみ出しに起因した回路要素どうしの導体
の短絡に対し、実用上許容できる救済率を加重させるこ
とを特徴とする請求項１記載のウェハパターンの設計マ
ージン設定方法。
【請求項３】前記設計マージンを算出するときに、上
層パターンのはみ出しに起因した回路要素どうしの導通
不足に対し、実用上許容できる救済率を加重させること
を特徴とする請求項１記載のウェハパターンの設計マー
ジン設定方法。
【請求項４】前記救済率の加重には、上層パターンが
下層パターンからはみ出す確率を、導体の短絡または導
通不足の救済率未満に設定した加重要件が含まれること
を特徴とする請求項２または請求項３記載のウェハパタ
ーンの設計マージン設定方法。
【請求項５】前記算出した設計マージンから、各ウェ
ハパターンにおける集積度に適した設計ルールを求める
ことを特徴とする請求項１〜４のいずれかに記載のウェ
ハパターンの設計マージン設定方法。
【請求項６】半導体ウェハのフォトレジスト上に感光
パターン焼きを付けるときに、この感光パターンの各回
路要素における実用的な設計マージンを設定するための
ウェハパターンの設計マージン設定方法において、異なる二つの基板層にわたる回路要素を特定して下層パ
ターンおよび上層パターンの回路要素における任意の二
つのパターンエッジを選択し、下層パターンまたは上層パターンにおけるパターンエッ
ジ自体の位置ずれを寸法精度とし、下層パターンに上層
パターンを重ね合わせたときの位置ずれを重ね合わせ精
度として併せて設定し、これら寸法精度と重ね合わせ精度とを、所定の設計マー
ジンを統計的な隔たりとした各確率分布から算出するこ
とを特徴としたウェハパターンのパターン精度設定方
法。
【請求項７】前記パターン精度を算出するときに、上
層パターンのはみ出しに起因した回路要素どうしの導体
の短絡に対し、実用上許容できる救済率を加重させるこ
とを特徴とする請求項６記載のウェハパターンのパター
ン精度設定方法。
【請求項８】前記パターン精度を算出するときに、上
層パターンのはみ出しに起因した回路要素どうしの導通
不足に対し、実用上許容できる救済率を加重させること
を特徴とする請求項６記載のウェハパターンのパターン
精度設定方法。
【請求項９】前記救済率の加重には、上層パターンが
下層パターンからはみ出す確率を、導体の短絡または導
通不足の救済率未満に設定した加重要件が含まれること
を特徴とする請求項７または請求項８記載のウェハパタ
ーンのパターン精度設定方法。
【請求項１０】前記算出したパターン精度から、各ウ
ェハパターンにおける集積度に適した評価ルールを求め
ることを特徴とする請求項６〜９のいずれかに記載のウ
ェハパターンのパターン精度設定方法。
【請求項１１】半導体製造プロセスのマスクパターン
における各回路要素の実用的な設計マージンを設定する
ためのマスクパターンの設計マージン設定方法におい
て、異なる二つの基板層にわたる回路要素を特定して下地パ
ターンおよび上地パターンの回路要素における任意の二
つのパターンエッジを選択し、下地パターンまたは上地パターンにおけるパターンエッ
ジ自体の位置ずれを寸法誤差とし、下地パターンに上地
パターンを重ね合わせた相対的な位置ずれを重ね合わせ
誤差として併せて設定し、これら寸法誤差と重ね合わせ誤差とによる各確率分布の
統計的な隔たりから設計マージンを算出することを特徴
としたマスクの設計マージン設定方法。