CN111294022A - 序列信号发生器 - Google Patents

Abstract

本发明的实施例提供了一种序列信号发生器，包括波形播放处理模块、波形整合模块和至少一个进位链组，每个进位链组包括至少两条进位链，进位链由多个多路复用器级联而成，波形播放处理模块将序列波形数据传输至进位链；利用进位链的级联电路结构，产生的序列波形的最窄脉宽和时间精度仅与单级的多路复用器的延时时间有关，与时钟周期无关，实现了超窄脉宽的序列波形的生成。通过波形整合模块切换进位链组内的进位链进行交替输出，使得一个进位链加载序列波形数据时，另一个进位链进行序列串输出，实现了无死时间的任意序列信号的生成；以及由于序列波形数据可以任意设置且通过至少两个进位链进行交替输出，因此可以生成任意长度和波形的序列信号。

Description

序列信号发生器

技术领域

本发明涉及序列信号发生领域，更具体地说，涉及序列信号发生器。

背景技术

序列信号发生器是一种序列信号发生设备，其产生的序列信号可以用作高时间精度的控制信号和系统激励信号。序列信号发生器有着广泛的应用场景，其不仅能够应用于传统的通信、电视广播系统和超声诊断等领域，还在量子计算、量子通讯和量子精密测量等前沿科学领域中也扮演着重要的角色。

现有的高时间精度序列信号发生器的实现方法，通常在一个边沿播出之后通过一定时间调节下个边沿的精确位置，来生成高时间精度的序列信号，导致最短脉宽受限。而常见的超窄脉冲序列信号发生器，无法实现任意序列的发生，例如利用超短光脉冲通过光电转换器实现的超短脉冲发生器，其系统架构较为复杂，脉冲宽度无法任意调制。

发明内容

有鉴于此，本发明提出一种序列信号发生器，欲实现超窄脉宽、高时间精度、无死时间的任意序列信号的生成。

为了实现上述目的，现提出的方案如下：

一种序列信号发生器，包括：波形播放处理模块、波形整合模块和至少一个进位链组；

每个进位链组包括至少两条进位链；

所述进位链由多个多路复用器级联构成，每个所述多路复用器包括第一输入端、第二输入端、选通端和输出端；所述多路复用器，用于在所述选通端为第一电平时，加载所述第一输入端的数据，在所述选通端为第二电平时，加载所述第二输入端的数据，所述第一电平和所述第二电平中一个为高电平，另一个为低电平；

相邻两级的所述多路复用器中位于前级的所述多路复用器的输出端与位于后级的所述多路复用器的第一输入端连接；所述进位链中位于最后一级的所述多路复用器的输出端，与所述波形整合模块的输入端连接；

所述波形播放处理模块，用于传输序列波形数据至所述进位链中各个所述多路复用器的第二输入端；

所述波形播放处理模块，还用于将与各条所述进位链对应的选通信号，传输至对应的所述进位链的每个所述多路复用器的选通端，并将与每个所述进位链组对应的输出控制信号传输至所述波形整合模块；

所述波形整合模块，用于根据所述输出控制信号，选择所述进位链组内相应的所述进位链输出的序列串进行输出。

可选的，所述波形播放处理模块，还用于传输序列波形数据至所述进位链中位于第一级的所述多路复用器的第一输入端。

可选的，对于一个所述进位链组，与所述进位链组内各条所述进位链对应的选通信号，在经过一个波形加载时间后的每个时刻，至少存在一条所述进位链对应的选通信号为第一电平。

可选的，对于一个所述进位链组，与所述进位链组内的所述进位链对应的选通信号的每段第一电平，均与所述进位链组内其它的至少一条所述进位链对应的选通信号的一段第一电平有时间重合段；

与所述进位链组对应的输出控制信号，使得所述波形整合模块在所述时间重合段，对相应的两条所述进位链进行输出切换。

可选的，所述波形整合模块包括与所述进位链组相同数量的多路复用器，一个所述进位链组的所有所述进位链的输出端与对应的一个多路复用器连接。

可选的，上述序列信号发生器，还包括：

通讯模块，用于接收上位机发送的序列波形数据和与所述序列波形数据对应的播放数据；

存储模块，用于存储数据；

时钟模块，用于生成工作时钟

所述波形播放处理模块，还用于将所述序列波形数据和所述播放数据存储至所述存储模块；

所述波形播放处理模块，还用于在利用所述通讯模块接收到所述上位机发送的播放所述序列波形数据的指令后，按照所述播放数据将所述序列波形数据分为与一个所述进位链组内每个所述进位链对应的序列波形数据，并发送至对应的所述进位链；

所述波形播放处理模块，还用于将所述工作时钟作为参考时钟，生成相应的所述进位链组内各个所述进位链的选通信号，以及生成相应的所述进位链组的所述输出控制信号。

可选的，所述序列信号发生器基于FPGA、CPLD或ASIC芯片实现。

与现有技术相比，本发明的技术方案具有以下优点：

上述技术方案提供的一种序列信号发生器，包括波形播放处理模块、波形整合模块和至少一个进位链组，每个进位链组包括至少两条进位链，进位链由多个多路复用器级联而成，波形播放处理模块将序列波形数据传输至进位链；利用进位链的级联电路结构，产生的序列波形的最窄脉宽和时间精度仅与单级的多路复用器的延时时间有关，与时钟周期无关，实现了超窄脉宽的序列波形的生成。对于一个进位链组，通过波形整合模块切换进位链组内的各条进位链进行交替输出，使得在一个进位链加载序列波形数据时，另一个进位链进行序列波形数据输出，实现了无死时间的任意序列信号的生成；以及由于序列波形数据可以进行任意设置，且通过至少两个进位链进行交替输出，因此可以生成任意长度和波形的序列信号。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例提供的一种序列信号发生器的示意图；

图2为本发明实施例提供的一种进位链每级输出时序图；

图3为本发明实施例提供的进位链输出与整合输出之间关系的示意图；

图4为本发明实施例提供的控制输出信号的标定原理图；

图5为本发明实施例提供的另一种序列信号发生器的示意图；

图6为本发明实施例提供的一种序列信号生成方法的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参见图1，为本发明的实施例提供的一种序列信号发生器。该序列信号发生器包括波形播放处理模块11、波形整合模块12和一个进位链组；该进位链组包括进位链13和进位链14。

进位链13和进位链14均由多个多路复用器级联构成；多路复用器包括第一输入端CI、第二输入端DI、选通端S和输出端O。多路复用器的选通端S接收到选通信号为第一电平时，多路复用器的输出端O加载第一输入端CI的数据，即在一段时间t后，输出端O输出的数据为第一输入端CI输入的数据，t为多路复用器的延时时间。多路复用器的选通端S接收的选通信号为第二电平时，多路复用器的输出端O加载第二输入端DI的数据，即在一段时间t后，输出端O输出的数据为第二输入端DI输入的数据。第一电平和第二电平中一个为高电平，另一个为低电平。

进位链13和进位链14中相邻两级的多路复用器中位于前级的多路复用器的输出端O与位于后级的多路复用器的第一输入端CI连接；位于最后一级的多路复用器的输出端O，与波形整合模块12的输入端连接。

波形播放处理模块11，用于将选通信号21传输至进位链13的每个多路复用器的选通端S，将选通信号22传输至进位链14的每个多路复用器的选通端S，并将输出控制信号传输至波形整合模块12。波形整合模块12用于根据输出控制信号，选择相应的进位链输出的序列串进行输出。

波形播放处理模块11，用于传输序列波形数据至进位链中各个多路复用器的第二输入端DI。传输至进位链13的序列波形数据D1，D2，……Dn+1，每一个序列波形数据均为一位单比特二进制数；一个序列波形数据传输到进位链的一个多路复用器的第二输入端DI。假设每个多路复用器的延时时间均为t，若Di＝0时，则在进位链输出的第i段时间t内，进位链的输出低电平，当Di＝1时，在进位链输出的第i段时间t内，进位链的输出高电平。在选通信号为第一电平时，进位链将依次输出序列波形数据D1～Dn+1对应的序列波形，这个输出的序列波形称之为序列串。波形整合模块12对两个进位链输出的序列串整合后输出的序列波形为序列信号。序列串从进位链输出后，需要将两条进位链输出的序列串整合为单通道序列波形输出，通过配置输出控制信号，保证波形整合模块12输出的序列波形的正确性和连续性。

下面以第一电平为高电平，第二电平为低电平以及每个多路复用器的延时时间均为t，为例对进位链的工作过程进行说明。参见图2，当进位链13的选通信号21由高电平变为低电平时，各级多路复用器的第二输入端DI的数据同时加载到多路复用器的输出端O，即进位链13的选通信号21由高电平变为低电平之后，经过时间t，每一级的多路复用器的输出端O输出的数据都是第二输入端DI输入的数据；进位链13的选通信号21变为低电平的持续时间超过时间t后，若选通信号21未发生改变，则进位链13的各级多路复用器的输出端O输入的数据均维持不变。

当进位链13的选通信号21由低电平变为高电平时，各级多路复用器的第一输入端CI的数据同时加载到多路复用器的输出端O，即进位链13的选通信号21由低电平变为高电平之后，经过时间t，每一级的多路复用器的输出端O输出的数据都是第一输入端CI输入的数据。在选通信号21为高电平的时间段内，多路复用器的第一输入端CI的数据发生变化时，经过时间t后，多路复用器的输出端O输出的数据就变化为第一输出端CI的数据；也就是说，在选通信号21为高电平的时间段内，序列波形数据以t为时间周期，依次向后级多路复用器输出，进位链13的输出端(即最后一级的多路复用器的输出端O)依次输出预先加载好的序列波形数据D1，D2，……，Dn+1，且每个数据在输出端的持续时间为t。

在本实施例中，将选通信号21维持在低电平时进位链13的工作过程称为波形加载，将选通信号21维持高电平时进位链13的工作过程称为波形播放。

单条进位链的一个播放周期，包括一个波形加载和一个波形播放过程。在一个播放周期内仅可以输出一个序列串。若采用单条进位链进行序列波形输出，在序列波形长度长于单条进位链总长时，单条进位链需要在一个播放周期完毕后再次进行波形加载、波形播放的这一播放周期的循环，才可以输出指定长度的序列信号。进位链的波形加载时间需要大于单级多路复用器的延时时间t；进位链的波形加载时间，实际由波形播放处理模块11输出的选通信号的低电平脉冲宽度控制。由于在加载时间内，进位链只能保持原有输出，因此，利用单条进位链无法实现任意的序列信号的播放。对于每个进位链组，本发明采用至少两条进位链交替输出，再经过后续波形整合模块12的整合，实现了时间精度与最窄脉宽均为t的超窄脉宽任意序列发生。

需要说明的是，多路复用器的延时时间由电路工艺所决定，目前商用FPGA内部的进位链的延时时间仅有几ps至几十ps的大小。因此，本发明的方案可以实现皮秒量级的超窄脉宽的序列信号的生成。

在本实施例中，序列波形长度为播放序列波形所需的时间长度，比如用户需要输出无序的序列波形的时间长度为10s，则序列波形长度就是10s。单条进位链总长为顺序播放完加载的序列波形数据D1，D2，……，Dn+1所需要的时间，若进位链有n级多路复用器，该进位链总长理论上等于n+1级多路复用器的总延时时间，即(n+1)×t。

在一个具体实施例中，波形整合模块12包括与进位链组相同数量的多路复用器。对于图1示出的序列信号发生器，波形整合模块12为一个多路复用器，通过一个多路复用器来实现两条进位链输出的序列串的整合。进位链13和进位链14，这俩进位链中的最后一级的多路复用器的输出端O分别与多路复用器的一个输入端连接。输出控制信号传输至多路复用器的选通端。通过调节输出控制信号的边沿位置，控制多路复用器选择进位链13和进位链14进行交替输出数据，实现整合功能，进而生成用户需求的任意序列信号。

两条进位链进行输出时，需要将两条进位链的波形加载错开，使得两条进位链不在同一时间进行波形加载，这样在一条进位链的波形加载时间内，另一条链进行波形播放，实现交替输出，解决了单条进位链需要加载时间这一死时间问题，实现无死时间的序列信号发生。

为了实现两条进位链波形加载错开，需要对两条进位链的选通信号进行配置，以保证在经过一个波形加载时间后的每一时刻，均至少有一条进位链处于波形播放过程。理想情况下，仅需要第一条进位链的选通信号的下降沿与第二条进位链的上升沿重合，第二条进位链的选通信号的下降沿与第一条进位链的上升沿重合，即可实现两条进位链波形加载时间的错开，此时两条进位链的选通信号恰好反相。但在实际实现中很难实现两个完全反相的信号，在一个具体实施例中，通过调节选通信号的占空比，使得至少一条进位链的选通信号的占空比大于50％，两条进位链的选通信号的占空比的和大于100％，在此基础上配置选通信号使得两条进位链的波形加载错开，使得两条进位链的选通信号在波形播放内有一段时间重合。

在一个具体实施例中，以工作时钟为参考时钟，生成选通信号，比如选通信号高电平持续2个时钟周期，则选通信号的上升沿来临两个时钟周期后，在时钟边沿处输出选通信号的下降沿；还可以直接以工作时钟作为选通信号，利用MMCM(Mixed-Mode ClockManager，模式时钟管理器)或PLL(Phase Locked Loop，锁相环)等对工作时钟的周期、相位以及占空比等进行调节，进而得到所需的选通信号。

在波形整合过程中，需要在两条进位链的输出之间切换。由于对于一个满足边沿在两条进位链的输出重合时间内的输出控制信号，事先无法知道其边沿的具体位置，所以在切换序列串输出时，无法做到切换时刻、前一条进位链的输出结束时刻和后一条进位链的输出开始时刻三者重合，此时无法保证序列信号的正确输出。如图3所示，虚线表示切换时刻，若第二条进位链输出的数据X与第一条进位链输出的数据Di+1的逻辑电平不同，整合输出端会输出错误的序列信号。整合输出端即波形整合模块12的输出端。

针对上述问题，本发明通过对两条进位链每一级多路复用器的延时时间，以及控制输出信号的边沿时刻进行标定，得到切换时刻分别在两条进位链的输出时间段中的具体位置，这样两条进位链就可以生成无中断无冲突的交替产生的序列串。

可以使用示波器或时间数字转换器，对进位链的每一级多路复用器的延时时间进行标定。标定方法如下：以选通信号的上升沿作为时间原点，来对进位链进行标定，首先将进位链载入的序列波形数据D₁配置为0，其余的序列波形数据D₂至D_n+1均配置为1。在选通信号为低电平时，经过一个加载时间，进位链将输出D₁，即输出低电平；当选通信号上升沿来临之后，经过时间t₁后进位链将输出D₂即输出高电平，时间t₁就等于进位链的最后一级多路复用器(即倒数第一级多路复用器)的延时时间。将进位链载入的序列波形数据D₁与D₂配置为0，其余的序列波形数据D₃至D_n+1均配置为1。在选通信号为低电平时，经过一个加载时间，第一条进位链将输出D₁即输出低电平，当选通信号上升沿来临之后，经过时间t₁+t₂后进位链将输出D₃即输出高电平，时间t₂就等于进位链的倒数第二级多路复用器的延时时间。按照上述标定思路，可以得到一条进位链的每一级多路复用器的延时时间。对每条进位链进行标定后，将得到每条进位链的每一级多路复用器的延时时间，并将这些标定数据保存在与各个进位链对应的标定表中。

控制输出信号的边沿时刻的标定方法如下：首先生成一个输出控制信号，使得其边沿时刻处于两条进位链的输出重合时间内。将第一条进位链载入的序列波形数据将D₁配置为0，其余的序列波形数据D₂至D_n+1均配置为1，将第二条链的序列波形数据D₁至D_n+1全部配置为0。如图4所示，在这种情况下，X＝0，Y＝1，Z＝0，通过测量最终整合输出的Y到Z的波形跳变，即下降沿，到第一条进位链的选通信号的上升沿之间的时间间距，根据第一条进位链的标定表即可知道这个输出控制信号的边沿在第几级多路复用器的输出时间内，且可以知道该级多路复用器在这个输出控制信号来临前输出的时间，即T1。然后将第一条链的序列波形数据D₁至D_n+1全部置为0，再将第二条进位链载入的序列波形数据将D₁配置为0，其余的序列波形数据D₂至D_n+1均配置为1。如图4所示，在这种情况下X＝0，Y＝0，Z＝1，通过测量最终整合输出的Y到Z的波形跳变，即上升沿，到第二条进位链的选通信号的上升沿之间的时间间距，根据第二条进位链的标定表即可知道这个输出控制信号的边沿在第二条进位链的第几级多路复用器的输出时间内，且可以知道该级多路复用器在这个输出控制信号来临后的输出时间，即T2。控制输出信号的其它边沿时刻重复上述标定过程即可得到。

在得知所需要输出的序列信号后，根据上述标定得到的每一条进位链的标定表和输出控制信号的边沿位置，分析得到每条进位链每次播放所需的序列波形数据。下面说明分析得到每条进位链每次播放所需的序列波形数据的过程：如用户需要先输出80ps的高电平且接着100ps的低电平。第一条进位链共有5级多路复用器，第一级多路复用器至第五级多路复用器的延时时间分别为30ps、10ps、15ps、25ps、20ps。第二条进位链也共有5级多路复用器，第一级多路复用器至第五级多路复用器的延时时间分别为20ps、25ps、35p s、15ps、10ps。输出控制信号的上升沿的具体位置为在第一条进位链的第三级多路复用器的输出时间内，以及在第二条进位链的第五级多路复用器的输出时间内切换，T1＝5ps，T2＝8ps。这样可以确定第一条进位链的第三级多路复用器可以输出波形数据的时间为5ps，以及第二条进位链的第五级多路复用器可以输出波形数据的时间为8ps。通过第一条进位链和第二条进位链，可以生成低于80ps且最接近80ps的时间长度为20ps+25ps+5ps+8ps+15ps＝73ps，以及可以生成高于80ps且最接近80ps的时间长度为20ps+25ps+5ps+8ps+15p s+15ps＝88ps，两个时间长度中73ps更接近80ps，因此，对进位链配置的波形数据为：第一条进位链将D₁至D₃配置为“111”，D₄至D₆的配置不做限定；第二条进位链将D₁至D₆配置为“110000”。

参见图5，序列信号发生器还包括：通讯模块15、存储模块16、时钟模块17。用户所需的序列信号确定之后，在上位机31通过配套软件写入所需序列信号；上位机31依据标定得到的每一条进位链的标定表和输出控制信号的边沿位置，将用户写入的序列信号转化为序列波形数据和与序列波形数据对应的播放数据；在一个具体实施例中，序列波形数据是由0和1组合而成的数字信号，播放数据用于将一组完整的序列波形数据(即与一个所需的序列信号对应的序列波形数据)，划分为与一个进位链组内各个进位链对应的序列波形数据。

上位机31将序列波形转为序列波形数据和播放数据后，对序列波形数据和播放数据进行编码，并利用通讯总线将编码后的序列波形数据和播放数据发送至通讯模块15。通讯模块15接收上位机31发送的序列波形数据和播放数据并传输至波形播放处理模块11。

波形播放处理模块11是控制中枢，工作时控制通讯模块15接收来自上位机的数据，对该数据进行解码处理后存储至存储模块16。

存储模块16，用于存储数据；存储模块16通过接收波形播放处理模块11的存储指令，可批量存储全部序列波形数据，在接收到波形播放处理模块11的读取指令后，将指定数据发送给波形播放处理模块11。

时钟模块17，用于生成工作时钟；具体的可以通过接收外部时钟信号，生成系统所需的工作时钟。波形播放处理模块11工作在时钟模块17提供的工作时钟下。

在播放序列波形时，波形播放处理模块11从存储模块16中读取序列波形数据和播放数据，按照播放数据将序列波形数据分为与一个进位链组内每个进位链对应的序列波形数据，并发送至对应的进位链。并生成相应的进位链组内各个进位链的选通信号，以及生成相应的进位链组的输出控制信号，来保证序列波形的正确输出。需要循环播放时只需重复上述播放过程。

具体的，波形播放处理模块11，在利用通讯模块15接收到上位机31发送的播放序列波形数据的指令后，按照播放数据将序列波形数据划分为与每个进位链对应的序列波形数据，并发送至对应的进位链。

波形播放处理模块11将时钟模块17提供的工作时钟作为参考时钟，生成各个进位链的选通信号，以单独控制每条进位链的序列串生成；以及生成输出控制信号控制波形整合模块12对各条进位链输出的序列串进行整合输出，最终得到用户所需要的序列信号然后输出。

本发明提供的序列信号发生器可以基于FPGA、CPLD或ASIC芯片等实现。

图6为基于图5提供的序列信号发生器进行的一种序列信号生成过程，包括以下步骤：

S51：接收数据。

用户所需的序列信号确定之后，在上位机31通过配套软件写入所需的序列信号和循环播放次数。上位机31将序列波形转为序列波形数据和播放数据，软件对序列波形数据和播放数据等进行编码，转化为数字码通过通讯总线进行传输至通讯模块15。本实施例中的播放数据还包括循环播放次数。通讯模块15接收上位机31传输的编码后的序列波形数据和播放数据。

S52：数据解码分类。

波形播放处理模块11对上位机31发送的序列波形数据和播放数据进行解码分类，得到序列波形数据和播放数据。

S53：序列波形数据分发配置。

波形播放处理模块按照播放数据将序列波形数据分为与一个进位链组内每个进位链对应的序列波形数据，并发送至对应的进位链。以及生成相应的进位链组内各个进位链的选通信号，生成相应的进位链组的输出控制信号。

S54：序列串生成。

进位链在选通信号的控制下，加载序列波形数据，生成序列串进行输出。

S55：整合输出。

波形整合模块12将进位链生成的序列串整合为用户所需要的序列信号进行输出。

S56：序列循环。

序列波形输出后判断是否达到波形循环次数，若未达到则重新进行序列信号生成，若已达到等待下一次上位机31的通讯请求。

需要说明的是，波形循环指的是用户需求的序列信号的循环，例如用户需求一个完全无序的10s的序列波形，重复100次，则波形循环指的是这10s无序波形的循环；这个无序波形播放时可以包含任意次的序列串的切换。下面介绍下如何识别播放完成了这样的一次序列信号：第一种识别方法，可以对选通信号进行计数，由于用户所需要播放的序列信号是可以量化为需要几次进位链的切换的，所以对选通信号进行计数，当最后一个序列串输出的选通信号高电平结束后，即可识别为单次序列波形结束。第二种识别方法，序列波形数据一般存储在FPGA或CPLD的内部存储单元，或外部的DDR3存储单元中，当序列信号播放时将顺序取出序列波形数据，可以对序列波形数据存储地址进行标记，当将最后一位序列波形数据读取出来之后，等待最后一个波形播放完毕，即可识别为单次序列波形播放结束。

本发明是基于进位链结构与基本逻辑电路资源实现的一种超窄脉宽任意序列发生方法。本发明中核心思路是通过将序列波形数据发送至进位链，利用选通信号先将波形数据加载至每级进位链的输出端，之后翻转选通信号的逻辑电平控制进位链将波形数据顺序输出，在进位链的输出端即得到了与序列波形数据一致的序列串。再通过波形整合模块对多条进位链输出的序列串进行选通整合，输出用户需求的序列信号。

需要说明的是，本发明的实施例以一个进位链组，以及进位链组包含两条进位链对序列信号发生器进行了说明；本领域技术人员可以理解的是，序列信号发生器包括多个进位链组和/或进位链组包含三条以及三条以上的进位链，也可以实现本发明的发明目的，对此本发明不再赘述；因此，只要采用本发明上述思路生成序列信号均属于本发明的保护范围。

本发明提供的序列信号发生器具有以下有益效果：

第一，超窄脉宽发生。利用进位链的独特的级联电路结构与电平控制方式，保证了序列信号的时间精度与最短脉宽仅与单级多路复用器的延时时间有关，与时钟频率无关。目前进位链中的多路复用器的延时时间可以达到几十皮秒甚至几皮秒的量级。本发明通过将序列波形数据直接加载至进位链上，实现了突破时钟频率限制的高时间精度超窄脉宽的序列信号的生成。

序列信号的时间精度是指序列信号的边沿可调节的最小时间的大小。进位链输出的序列串的边沿时刻，就是序列波形数据改变(即由0变为1，或由1变为0)的时刻。由于一位序列波形数据所对应的时间为一级多路复用器的延时时间，所以时间精度就为一级多路复用器的延时时间。以一条包含四级多路复用器的进位链为例进行说明，序列波形数据为“1100”时，开始输出序列串后，进位链先输出持续两级多路复用器延时时间的高电平，然后输出持续两级多路复用器延时时间的低电平；当序列波形数据为“1110”，开始输出序列串后，进位链先输出持续三级多路复用器延时时间的高电平，然后输出持续一级多路复用器延时时间的低电平；对比两种序列串，后一序列串的下降沿被延时1级多路复用器的延时时间。所以本发明提供的序列信号发生器生成的序列信号的时间精度就是一级多路复用器的延时时间。

还以一条包含四级多路复用器的进位链为例，序列波形数据为“1101”时，进位链将会播放仅持续一级多路复用器的延时时间的低电平；序列波形数据为“0100”时，进位链将会播放仅持续一级多路复用器的延时时间的高电平。所以本发明提供的序列信号发生器生成的序列信号的最短脉宽，为一级多路复用器的延时时间。即本发明提供的序列信号发生器，实现了高时间精度超窄脉宽的序列信号的生成。

第二，无死时间。死时间指系统中无法响应指令或不动作的时间。单条进位链由于具有波形加载的时间，其在波形加载的时间内，进位链只能维持原有输出，即利用单条进位链无法实现任意序列的播放。本发明利用至少两条进位链交替输出的方式，弥补了进位链需要波形加载时间的缺陷，实现了任意序列的生成。

第三，多路复用器实现多链整合。

本发明中利用波形整合模块对于至少两条进位链的序列串进行整合，保证了序列信号输出的正确性和完整性。

第四，支持多通道输出。

若需要拓展至多通道的序列信号的生成，仅需要配置更多进位链组，并对波形整合模块进行对应配置即可。

以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本说明书中各个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对本发明所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种序列信号发生器，其特征在于，包括：波形播放处理模块、波形整合模块和至少一个进位链组；

每个进位链组包括至少两条进位链；

所述进位链由多个多路复用器级联构成，每个所述多路复用器包括第一输入端、第二输入端、选通端和输出端；所述多路复用器，用于在所述选通端为第一电平时，加载所述第一输入端的数据，在所述选通端为第二电平时，加载所述第二输入端的数据，所述第一电平和所述第二电平中一个为高电平，另一个为低电平；

相邻两级的所述多路复用器中位于前级的所述多路复用器的输出端与位于后级的所述多路复用器的第一输入端连接；所述进位链中位于最后一级的所述多路复用器的输出端，与所述波形整合模块的输入端连接；

所述波形播放处理模块，用于传输序列波形数据至所述进位链中各个所述多路复用器的第二输入端；

所述波形播放处理模块，还用于将与各条所述进位链对应的选通信号，传输至对应的所述进位链的每个所述多路复用器的选通端，并将与每个所述进位链组对应的输出控制信号传输至所述波形整合模块；

所述波形整合模块，用于根据所述输出控制信号，选择所述进位链组内相应的所述进位链输出的序列串进行输出。

2.根据权利要求1所述的序列信号发生器，其特征在于，所述波形播放处理模块，还用于传输序列波形数据至所述进位链中位于第一级的所述多路复用器的第一输入端。

3.根据权利要求1所述的序列信号发生器，其特征在于，对于一个所述进位链组，与所述进位链组内各条所述进位链对应的选通信号，在经过一个波形加载时间后的每个时刻，至少存在一条所述进位链对应的选通信号为第一电平。

4.根据权利要求3所述的序列信号发生器，其特征在于，对于一个所述进位链组，与所述进位链组内的所述进位链对应的选通信号的每段第一电平，均与所述进位链组内其它的至少一条所述进位链对应的选通信号的一段第一电平有时间重合段；

与所述进位链组对应的输出控制信号，使得所述波形整合模块在所述时间重合段，对相应的两条所述进位链进行输出切换。

5.根据权利要求1所述的序列信号发生器，其特征在于，所述波形整合模块包括与所述进位链组相同数量的多路复用器，一个所述进位链组的所有所述进位链的输出端与对应的一个多路复用器连接。

6.根据权利要求1～5任意一项所述的序列信号发生器，其特征在于，还包括：

通讯模块，用于接收上位机发送的序列波形数据和与所述序列波形数据对应的播放数据；

存储模块，用于存储数据；

时钟模块，用于生成工作时钟

所述波形播放处理模块，还用于将所述序列波形数据和所述播放数据存储至所述存储模块；

所述波形播放处理模块，还用于在利用所述通讯模块接收到所述上位机发送的播放所述序列波形数据的指令后，按照所述播放数据将所述序列波形数据分为与一个所述进位链组内每个所述进位链对应的序列波形数据，并发送至对应的所述进位链；

所述波形播放处理模块，还用于将所述工作时钟作为参考时钟，生成相应的所述进位链组内各个所述进位链的选通信号，以及生成相应的所述进位链组的所述输出控制信号。

7.根据权利要求6所述的序列信号发生器，其特征在于，所述序列信号发生器基于FPGA、CPLD或ASIC芯片实现。

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