CN111276467B - 与桥晶片有关的层叠封装 - Google Patents

与桥晶片有关的层叠封装 Download PDF

Info

Publication number
CN111276467B
CN111276467B CN201910880861.6A CN201910880861A CN111276467B CN 111276467 B CN111276467 B CN 111276467B CN 201910880861 A CN201910880861 A CN 201910880861A CN 111276467 B CN111276467 B CN 111276467B
Authority
CN
China
Prior art keywords
package
sub
flexible
flexible bridge
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910880861.6A
Other languages
English (en)
Other versions
CN111276467A (zh
Inventor
成基俊
殷景泰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN111276467A publication Critical patent/CN111276467A/zh
Application granted granted Critical
Publication of CN111276467B publication Critical patent/CN111276467B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385Assembly of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145Organic substrates, e.g. plastic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293Organic, e.g. plastic
    • H01L23/296Organo-silicon compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/298Semiconductor material, e.g. amorphous silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381Crossover interconnections, e.g. bridge stepovers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/071Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/112Mixed assemblies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24155Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

与桥晶片有关的层叠封装。一种层叠封装包括第一子封装、层叠在第一子封装上的第二子封装。第一子封装被配置为包括第一半导体晶片和第二半导体晶片、设置在第一半导体晶片和第二半导体晶片之间的第一柔性桥晶片。

Description

与桥晶片有关的层叠封装
技术领域
本公开总体上涉及半导体封装技术,更具体地,涉及与桥晶片有关的层叠封装。
背景技术
近来,物联网(IoT)技术已广泛用在各种电子系统中。因此,需要柔性封装以实现利用IoT技术的电子产品或可穿戴装置。已开发出柔性封装以提供能够弯曲或翘曲的半导体封装。具体地,需要具有大存储容量的柔性封装以实现高性能电子产品或高性能可穿戴装置。因此,大量精力可集中在开发包括多个半导体晶片的柔性封装以实现高性能电子产品或高性能可穿戴装置。
发明内容
根据实施方式,一种层叠封装包括:第一柔性基板和第二柔性基板,其在垂直方向上彼此间隔开;第一子封装,其设置在第一柔性基板和第二柔性基板之间;第二子封装,其设置在第一子封装和第二柔性基板之间;内连接器,其将第一子封装电连接到第二子封装;以及外聚合物包封层,其填充第一柔性基板和第二柔性基板之间的空间以包封第一子封装和第二子封装。第一子封装包括:第一半导体晶片和第二半导体晶片,其设置在第一柔性基板上以彼此间隔开;第一柔性桥晶片,其设置在第一半导体晶片和第二半导体晶片之间;第一内聚合物包封层,其包封第一半导体晶片和第二半导体晶片以及第一柔性桥晶片;第一再分配线,其将第一半导体晶片电连接到第一柔性桥晶片;以及第二再分配线,其将第二半导体晶片电连接到第一柔性桥晶片。内连接器将第一柔性桥晶片电连接到第二子封装。
根据实施方式,一种层叠封装包括:第一子封装;第二子封装,其层叠在第一子封装上;内连接器,其将第一子封装电连接到第二子封装;以及外聚合物包封层,其包封第一子封装和第二子封装。第一子封装包括:第一半导体晶片和第二半导体晶片,其彼此间隔开设置;第一柔性桥晶片,其设置在第一半导体晶片和第二半导体晶片之间;第一内聚合物包封层,其包封第一半导体晶片和第二半导体晶片以及第一柔性桥晶片;第一再分配线,其将第一半导体晶片电连接到第一柔性桥晶片;以及第二再分配线,其将第二半导体晶片电连接到第一柔性桥晶片。内连接器将第一柔性桥晶片电连接到第二子封装。
根据实施方式,一种层叠封装包括第一子封装,该第一子封装包括通过设置在第一半导体晶片和第二半导体晶片之间的第一柔性桥晶片来彼此间隔开的第一半导体晶片和第二半导体晶片、将第一半导体晶片电连接到第一柔性桥晶片的第一再分配线以及将第二半导体晶片电连接到第一柔性桥晶片的第二再分配线。该层叠封装包括附接到第一子封装的两个边缘的第一支撑件。
附图说明
图1是示出根据实施方式的层叠封装的横截面图。
图2是示出图1所示的层叠封装的第一子封装的横截面图。
图3是示出包括在图2的第一子封装中的第一柔性桥晶片的放大横截面图。
图4和图5是示出根据实施方式的层叠封装中所包括的第一柔性桥晶片的翘曲形状的横截面图。
图6是示出图1所示的层叠封装的第二子封装的横截面图。
图7和图8是示出图1所示的层叠封装的翘曲形状的横截面图。
图9是示出根据另一实施方式的层叠封装的横截面图。
图10是示出根据另一实施方式的层叠封装的横截面图。
图11是示出图10所示的层叠封装的增强图案的平面图。
图12是示出根据实施方式的层叠封装的弯曲应变的仿真结果的曲线图。
图13是示出采用包括根据各种实施方式的多个层叠封装中的至少一个的存储卡的电子系统的框图。
图14是示出包括根据各种实施方式的多个层叠封装中的至少一个的另一电子系统的框图。
具体实施方式
本文所使用的术语可对应于考虑其在实施方式中的功能而选择的词语,术语的含义可被解释为根据实施方式所属领域的普通技术人员而不同。如果详细定义,则可根据定义来解释术语。除非另外定义,否则本文所使用的术语(包括技术术语和科学术语)具有实施方式所属领域的普通技术人员通常理解的相同含义。
将理解,尽管本文中可使用术语“第一”、“第二”、“第三”等来描述各种元件,但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分,而非用于仅限定元件本身或者意指特定顺序。
还将理解,当元件或层被称为在另一元件或层“上”、“上方”、“下面”、“下方”或“外侧”时,该元件或层可与另一元件或层直接接触,或者可存在中间元件或层。用于描述元件或层之间的关系的其它词语应该以类似的方式解释(例如,“在...之间”与“直接在...之间”或者“相邻”与“直接相邻”)。
诸如“在...之下”、“在...下面”、“下”、“上面”、“上”、“顶部”、“底部”等的空间相对术语可用于描述元件和/或特征与另一元件和/或特征的关系(例如,如图中所示)。将理解,除了附图中所描绘的取向之外,空间相对术语旨在涵盖装置在使用和/或操作中的不同取向。例如,当附图中的装置翻转时,被描述为在其它元件或特征下面和/或之下的元件将被取向为在其它元件或特征上面。装置可按照其它方式取向(旋转90度或处于其它取向)并且相应地解释本文中所使用的空间相对描述符。术语“柔性桥晶片”或“柔性层叠封装”意指当外力(或外部应力)施加到桥晶片或层叠封装时在没有任何裂缝的情况下翘曲或弯曲的桥晶片或层叠封装。
在以下实施方式中,层叠封装可对应于半导体封装。半导体封装可包括诸如半导体芯片或半导体晶片的电子器件。半导体芯片或半导体晶片可通过使用划片工艺将诸如晶圆的半导体基板分离成多片来获得。半导体芯片可对应于存储器芯片、逻辑芯片(包括专用集成电路(ASIC)芯片)或系统芯片(SoC)。存储器芯片可包括集成在半导体基板上的动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、NAND型闪存电路、NOR型闪存电路、磁随机存取存储器(MRAM)电路、电阻式随机存取存储器(ReRAM)电路、铁电随机存取存储器(FeRAM)电路或相变随机存取存储器(PcRAM)电路。逻辑芯片可包括集成在半导体基板上的逻辑电路。半导体封装可用在诸如移动电话的通信系统、与生物技术或保健关联的电子系统或可穿戴电子系统中。
贯穿说明书,相同的标号表示相同的元件。即使标号未参照一幅图提及或描述,该标号也可参照另一幅图提及或描述。另外,即使标号未在一幅图中示出,其也可参照另一幅图提及或描述。
图1是示出根据实施方式的层叠封装10的横截面图。
参照图1,层叠封装10可被配置为包括第一子封装100和第二子封装200。第二子封装200可沿垂直方向层叠在第一子封装100上。第一子封装100和第二子封装200可构成包括在层叠封装10中的一个封装模块或一个封装单元。在实施方式中,第一子封装100和第二子封装200可具有基本上相同的形状和尺寸。
第一子封装100和第二子封装200可具有柔性。即,第一子封装100和第二子封装200可以是柔性子封装。由于第一子封装100和第二子封装200具有柔性,所以当外力或外部应力施加到第一子封装100和第二子封装200或从其移除时,第一子封装100和第二子封装200可容易地翘曲或变直。第一子封装100和第二子封装200可在没有任何裂缝的情况下翘曲和变直。
第一子封装100和第二子封装200的层叠结构可安装在第一柔性基板300上。第二柔性基板400可被设置为与第一柔性基板300间隔开。第一子封装100和第二子封装200的层叠结构可设置在第一柔性基板300和第二柔性基板400之间。第一柔性基板300可包括具有柔性性质(即,柔性)的聚合物层。包括在第一柔性基板300中的聚合物层可包括聚酰亚胺材料。第二柔性基板400也可包括具有柔性性质的聚酰亚胺材料。
第一柔性基板300可包括用于将第一子封装100和第二子封装200电连接到外部装置或外部系统的基板互连结构310。尽管第一柔性基板300包括基板互连结构310,但是由于包括在第一柔性基板300中的聚酰亚胺层的柔性,第一柔性基板300仍可具有柔性性质。
基板互连结构310可包括第一导电凸台(land)311、第二导电凸台313以及将第一导电凸台311连接到第二导电凸台313的互连线312。外连接器350可电连接到第二导电凸台313。外连接器350可被设置为将层叠封装10电连接到外部装置或另一电子模块。外连接器350可以是焊球。
第一内连接器150可设置在第一子封装100和第一柔性基板300之间以将第一子封装100电连接到第一柔性基板300。第二内连接器250可设置在第一子封装100和第二子封装200之间以将第一子封装100电连接到第二子封装200。第一内连接器150和第二内连接器250可以是微焊球或导电凸块。
外聚合物包封层500可被设置为填充第一柔性基板300和第二柔性基板400之间的空间。外聚合物包封层500可包封第一子封装100和第二子封装200。外聚合物包封层500可延伸以填充第一子封装100和第二子封装200之间的空间。外聚合物包封层500可进一步延伸以填充第一子封装100和第一柔性基板300之间的空间。
外聚合物包封层500可包括具有柔性性质的聚合物层。外聚合物包封层500可包括有机硅树脂材料。有机硅树脂材料可具有与包括硅氧烷键(Si-O键)的三维网络对应的树脂相。
由于第一柔性基板300和第二柔性基板400、外聚合物包封层500以及第一子封装100和第二子封装200全部具有柔性,所以层叠封装10也可具有柔性性质。因此,层叠封装10可对应于能够弯曲或翘曲而不形成任何裂缝的柔性封装。
图2是示出包括在图1所示的层叠封装10中的第一子封装100的横截面图。图3是示出包括在图2的第一子封装100中的第一柔性桥晶片110的放大横截面图。
参照图2,第一子封装100可以是包括在层叠封装10中的一个封装模块或一个封装单元。第一子封装100可包括被设置为彼此间隔开的第一半导体晶片121和第二半导体晶片122。第一半导体晶片121和第二半导体晶片122可具有相同的功能和尺寸。另选地,第一半导体晶片121和第二半导体晶片122可具有彼此不同的功能或彼此不同的尺寸。
第一柔性桥晶片110可设置在第一半导体晶片121和第二半导体晶片122之间。第一内聚合物包封层190可覆盖第一半导体晶片121和第二半导体晶片122以及第一柔性桥晶片110以包封第一半导体晶片121和第二半导体晶片122以及第一柔性桥晶片110。第一内聚合物包封层190可延伸以填充第一半导体晶片121和第一柔性桥晶片110之间的空间。第一内聚合物包封层190可被设置为暴露第一半导体晶片121的外侧表面121W。第一内聚合物包封层190可延伸以填充第二半导体晶片122和第一柔性桥晶片110之间的空间。第一内聚合物包封层190可被设置为暴露第二半导体晶片122的外侧表面122W。
第一内聚合物包封层190可包括具有柔性性质的聚合物层。因此,第一内聚合物包封层190可允许第一子封装100翘曲或弯曲。第一内聚合物包封层190可包括与外聚合物包封层500基本上相同的聚合物材料。第一内聚合物包封层190可包括有机硅树脂材料。
参照图2和图3,第一柔性桥晶片110可被配置为包括第一柔性桥晶片主体111、通孔112和柱凸块113。第一内聚合物包封层190可包封第一半导体晶片121和第二半导体晶片122以及第一柔性桥晶片主体111。
第一柔性桥晶片主体111可被设置为与第一半导体晶片121和第二半导体晶片122间隔开。通孔112可被设置为垂直地穿透第一柔性桥晶片主体111。柱凸块113可分别直接连接到通孔112。在实施方式中,柱凸块113可按照一对一方式直接连接到通孔112,由此单个柱凸块113连接到单个通孔112。包括在柱凸块113中的第一柱凸块126可分别连接到包括在通孔112中的第一通孔118的第一端。在实施方式中,第一柱凸块126可按照一对一方式连接到第一通孔118的第一端,由此单个第一柱凸块126连接到第一通孔118的单个第一端。包括在柱凸块113中的第二柱凸块127可分别连接到包括在通孔112中的第二通孔119的第一端。在实施方式中,第二柱凸块127可按照一对一方式连接到第二通孔119的第一端,由此单个第二柱凸块127连接到第二通孔119的单个第一端。第一柱凸块126和第二柱凸块127可被设置为从第一柔性桥晶片主体111的顶表面111T突出。
参照图3,第一柔性桥晶片主体111的厚度T1可小于第一半导体晶片121的厚度T2。第一内聚合物包封层190的顶表面190T与第一柔性桥晶片主体111的顶表面111T之间的距离L1可大于第一内聚合物包封层190的顶表面190T与第一半导体晶片121的顶表面121T之间的距离L2。第一柔性桥晶片主体111的厚度T1可对应于第一半导体晶片121的厚度T2的40%至90%。第一柔性桥晶片主体111的厚度T1可为第一半导体晶片121的厚度T2的大约一半。
第一柔性桥晶片主体111可包括具有柔性性质的聚合物层。第一柔性桥晶片主体111可包括具有柔性性质以及优异电绝缘性质的聚酰亚胺层。在这种情况下,通孔112可垂直地穿透聚酰亚胺层。通孔112可具有与硅通孔(TSV)类似的形状和结构。例如,可通过形成穿透聚酰亚胺层的贯穿孔(through hole)并通过形成填充贯穿孔的导电通路(conductivevia)来制造通孔112。在这种情况下,导电通路可由包括导电金属材料(例如,铜材料)的金属层形成。
通孔112可形成为具有与通孔112的精细间距阵列对应的直径D1。由于第一柔性桥晶片主体111的厚度T1小于第一半导体晶片121的厚度T2,所以垂直地穿透第一柔性桥晶片主体111的通孔112可在垂直方向上具有相对短的长度。相反,如果第一柔性桥晶片主体111的厚度等于或大于第一半导体晶片121的厚度T2,则垂直地穿透第一柔性桥晶片主体111的通孔的垂直长度可大于当第一柔性桥晶片主体111的厚度小于第一半导体晶片121的厚度T2时第一通孔118和第二通孔119的垂直长度。
为了使通孔112具有增加的长度和减小的直径,可能需要增加要由通孔112填充的贯穿孔的纵横比。然而,由于用于形成贯穿孔的工艺的难度,在增加贯穿孔的纵横比方面可能存在一些限制。换言之,如果第一柔性桥晶片主体111的厚度增加,则穿透第一柔性桥晶片主体111的贯穿孔的长度可增加并且贯穿孔的直径也可增加。即,可能难以在具有减小的直径或者维持贯穿孔的直径的同时形成具有增加的长度的贯穿孔。根据本实施方式,由于第一柔性桥晶片主体111与第一半导体晶片121相比具有相对减小的厚度(即,厚度T1),所以要由通孔112填充的贯穿孔可具有减小的垂直长度。因此,通孔112可形成为具有精细直径D1。结果,可增加形成在有限区域中的通孔112的数量。
参照图3,第一柱凸块126可分别电连接到第一通孔118的顶端。在实施方式中,第一柱凸块126可按照一对一方式电连接到第一通孔118的顶端,由此单个第一柱凸块126电连接到单个第一通孔118的顶端。第一柱凸块126可被设置为在平面图中与多个第一通孔118中的相应第一通孔118交叠。在实施方式中,第一柱凸块126可被设置为在平面图中以一对一方式与第一通孔118交叠,由此单个第一柱凸块126与单个第一通孔118交叠。第二柱凸块127可分别电连接到第二通孔119的顶端。在实施方式中,第二柱凸块127可按照一对一方式电连接到第二通孔119的顶端,由此单个第二柱凸块127电连接到单个第二通孔119的顶端。第二柱凸块127也可被设置为在平面图中与多个第二通孔119中的相应第二通孔119交叠。在实施方式中,第二柱凸块127也可被设置为在平面图中以一对一方式与第二通孔119交叠,由此单个第二柱凸块127与单个第二通孔119交叠。第一柱凸块126可从第一柔性桥晶片主体111的顶表面111T突出,使得第一柱凸块126的第一侧表面126S面向第一半导体晶片121的内侧表面121S。
第一内聚合物包封层190可被设置为覆盖第一柔性桥晶片主体111的顶表面111T并围绕第一柱凸块126的侧表面。第一内聚合物包封层190可被设置为直接覆盖第一柱凸块126的侧表面并露出第一柱凸块126的顶表面126T。
第一柱凸块126可将第一通孔118的电路径延伸到第一内聚合物包封层190的顶表面190T。如图1所示,第二内连接器250可结合到第一柱凸块126和第二柱凸块127的通过第一内聚合物包封层190露出的顶表面。第二内连接器250可将第一柱凸块126和第二柱凸块127电连接到第二子封装200。
参照图3,多个通孔112可设置在第一柔性桥晶片主体111的有限区域中。如果通孔112之间的距离减小,则通过通孔112传输的信号可包括诸如串扰的噪声。如果信号对应于高频信号,则噪声可影响通过通孔112传输的信号的信号传输特性或信号完整性。
由于具有厚度T1的第一柔性桥晶片主体111相对薄,所以与柱凸块113的直径D2相比,通孔112的直径D1可具有相对小的值。连接到多个柱凸块113中的相应柱凸块113的通孔112之间的距离可大于柱凸块113之间的距离。因此,可有效地抑制或减轻第一通孔118和第二通孔119之间的信号噪声。
柱凸块113可以是包括铜材料的金属柱。柱凸块113可具有大约60微米的高度(或垂直长度)。柱凸块113的直径D2可在大约20微米至大约30微米的范围内。相比之下,通孔112的直径D1可为大约0.5微米。由于柱凸块113的直径D2大于通孔112的直径D1,所以可将第二内连接器(图1的250)直接结合到柱凸块113的顶表面。即,不需要附加导电焊盘以将第二内连接器(图1的250)电连接到柱凸块113的顶表面。
再参照图2,第一半导体晶片121可设置在第一再分配线141上。第二半导体晶片122可设置在第二再分配线142上。第一再分配线141和第二再分配线142可以是包括铝材料、铜材料或金材料的导电图案。第一再分配线141可延伸以将第一半导体晶片121电连接到第一柔性桥晶片110。第二再分配线142可延伸以将第二半导体晶片122电连接到第一柔性桥晶片110。
第一半导体晶片121可按照倒装芯片形式设置在第一再分配线141上,使得第一半导体晶片121的第一接触焊盘123面向第一再分配线141。第二半导体晶片122可按照倒装芯片形式设置在第二再分配线142上,使得第二半导体晶片122的第二接触焊盘124面向第二再分配线142。第一接触焊盘123和第二接触焊盘124可以是导电图案,其用作将第一半导体晶片121和第二半导体晶片122电连接到外部装置或外部系统的路径。
第一再分配线141和第二再分配线142可延伸到第一柔性桥晶片主体111上。第一再分配线141和第二再分配线142的第一端可分别连接到通孔112的与柱凸块113相对的底端。在实施方式中,第一再分配线141和第二再分配线142的第一端可按照一对一方式连接到通孔112的底端,由此第一再分配线141或第二再分配线142的单个第一端连接到单个通孔112的底端。第一再分配线141和第二再分配线142的第二端可分别连接到第一接触焊盘123和第二接触焊盘124。因此,第一再分配线141可将第一半导体晶片121电连接到第一通孔118,并且第二再分配线142可将第二半导体晶片122电连接到第二通孔119。
第一再分配线141和第二再分配线142可构成第一再分配线结构140。第一再分配线结构140还可包括将第一再分配线141和第二再分配线142彼此电隔离的第一介电层131和第二介电层132。第一介电层131可设置在第一半导体晶片121和第一再分配线141之间以及第二半导体晶片122和第一再分配线142之间以将第一半导体晶片121的主体与第一再分配线141电绝缘并将第二半导体晶片122的主体与第二再分配线142电绝缘。第二介电层132可在第一介电层131的底表面上覆盖第一再分配线141和第二再分配线142以将第一再分配线141和第二再分配线142彼此电绝缘。
第一内连接器150可附接到第一再分配线141和第二再分配线142中的相应一个。在实施方式中,第一内连接器150可按照一对一方式附接到第一再分配线141和第二再分配线142,由此单个第一内连接器150附接到单个第一再分配线141或第二再分配线142。第一内连接器150可穿透第二介电层132并且可结合到第一再分配线141和第二再分配线142。第一内连接器150可被定位成在平面图中与第一通孔118和第二通孔119中的相应一个交叠。在实施方式中,第一内连接器150可被定位成按照一对一方式与第一通孔118和第二通孔119交叠,由此单个第一内连接器150被定位成与单个第一通孔118或第二通孔119交叠。
图4和图5是示出包括在图1的层叠封装10中的第一柔性桥晶片110的翘曲形状的横截面图。
参照图4和图5,由于第一柔性桥晶片主体111具有柔性性质,所以如果外力施加到第一柔性桥晶片110,则第一柔性桥晶片110可翘曲。覆盖第一柔性桥晶片110的第一内聚合物包封层190也可具有柔性性质。因此,如果外力施加到第一内聚合物包封层190,则第一内聚合物包封层190以及第一柔性桥晶片110也可翘曲。如图4所示,第一柔性桥晶片110的两个边缘可向下移动,使得第一柔性桥晶片110按照哭泣形状翘曲。在实施方式中,如图4所示,第一柔性桥晶片110的两个边缘可向下移动,使得第一柔性桥晶片110翘曲以形成朝着子封装的再分配线结构侧的凹形状和朝着子封装的第一内聚合物包封层190侧的顶表面的凸形状。另外,如图5所示,第一柔性桥晶片110的两个边缘可向上移动,使得第一柔性桥晶片110按照微笑形状翘曲。在实施方式中,如图5所示,第一柔性桥晶片110的两个边缘可向上移动,使得第一柔性桥晶片110翘曲以形成朝着子封装的再分配线结构侧的凸形状和朝着子封装的第一内聚合物包封层190侧的顶表面的凹形状。
图6是示出图1所示的层叠封装10的第二子封装200的横截面图。
参照图6,第二子封装200可以是包括在层叠封装10中的一个封装模块或一个封装单元。在实施方式中,第二子封装200可具有与第一子封装100基本上相同的配置和尺寸。
第二子封装200可包括被设置为彼此间隔开的第三半导体晶片221和第四半导体晶片222。第三半导体晶片221和第四半导体晶片222可具有相同的功能和尺寸。另选地,第三半导体晶片221和第四半导体晶片222可具有彼此不同的功能或彼此不同的尺寸。
第二柔性桥晶片210可设置在第三半导体晶片221和第四半导体晶片222之间。第二内聚合物包封层290可覆盖第三半导体晶片221和第四半导体晶片222以及第二柔性桥晶片210以包封第三半导体晶片221和第四半导体晶片222以及第二柔性桥晶片210。第二内聚合物包封层290可延伸以填充第三半导体晶片221和第二柔性桥晶片210之间的空间。第二内聚合物包封层290可延伸以填充第四半导体晶片222和第二柔性桥晶片210之间的空间。第二内聚合物包封层290可包括具有柔性性质的聚合物层。第二内聚合物包封层290可包括有机硅树脂材料。
第二柔性桥晶片210可被配置为包括第二柔性桥晶片主体211、通孔212和柱凸块213。第二内聚合物包封层290可包封第三半导体晶片221和第四半导体晶片222以及第二柔性桥晶片主体211。
第二柔性桥晶片主体211可被设置为与第三半导体晶片221和第四半导体晶片222间隔开。通孔212可被设置为垂直地穿透第二柔性桥晶片主体211。柱凸块213可分别直接连接到通孔212。在实施方式中,柱凸块213可按照一对一方式直接连接到通孔212,由此单个柱凸块213连接到单个通孔212。包括在柱凸块213中的第三柱凸块226可分别连接到包括在通孔212中的第三通孔218的第一端。在实施方式中,第三柱凸块226可按照一对一方式连接到第三通孔218的第一端,由此单个第三柱凸块226连接到第三通孔218的单个第一端。包括在柱凸块213中的第四柱凸块227可分别连接到包括在通孔212中的第四通孔219的第一端。在实施方式中,第四柱凸块227可按照一对一方式连接到第四通孔219的第一端,由此单个第四柱凸块227连接到第四通孔219的单个第一端。第三柱凸块226可被设置为在平面图中与多个第三通孔218中的相应第三通孔218交叠。在实施方式中,第三柱凸块226可被设置为按照一对一方式与第三通孔218交叠,由此单个第三柱凸块226被设置为与单个第三通孔218交叠。第四柱凸块227可被设置为在平面图中与多个第四通孔219中的相应第四通孔219交叠。在实施方式中,第四柱凸块227可被设置为按照一对一方式与第四通孔219交叠,由此单个第四柱凸块227被设置为与单个第四通孔219交叠。
第三柱凸块226和第四柱凸块227可被设置为从第二柔性桥晶片主体211的顶表面211T突出。第二柔性桥晶片主体211的厚度可小于与第二柔性桥晶片210相邻的第三半导体晶片221的厚度。第二柔性桥晶片主体211可包括具有柔性性质的聚合物层。第二柔性桥晶片主体211可包括具有柔性性质以及电绝缘性质的聚酰亚胺层。
第二内聚合物包封层290可被设置为覆盖第二柔性桥晶片主体211的顶表面211T并围绕柱凸块213的侧表面。第二内聚合物包封层290可被设置为直接覆盖柱凸块213的侧表面并露出柱凸块213的顶表面213T。第三柱凸块226可将第三通孔218的电路径延伸到第二内聚合物包封层290的顶表面290T。
第三半导体晶片221可设置在第三再分配线241上。第四半导体晶片222可设置在第四再分配线242上。第三再分配线241可延伸以将第三半导体晶片221电连接到第二柔性桥晶片210。第四再分配线242可延伸以将第四半导体晶片222电连接到第二柔性桥晶片210。
第三半导体晶片221可按照倒装芯片形式设置在第三再分配线241上,使得第三半导体晶片221的第三接触焊盘223面向第三再分配线241。第四半导体晶片222可按照倒装芯片形式设置在第四再分配线242上,使得第四半导体晶片222的第四接触焊盘224面向第四再分配线242。第三再分配线241和第四再分配线242的第一端可分别连接到通孔212的与柱凸块213相对的底端。在实施方式中,第三再分配线241和第四再分配线242的第一端可按照一对一方式连接到通孔212的底端,由此第三再分配线241或第四再分配线242的单个第一端连接到单个通孔212的底端。第三再分配线241和第四再分配线242的第二端可分别连接到第三接触焊盘223和第四接触焊盘224。因此,第三再分配线241可将第三半导体晶片221电连接到第三通孔218,第四再分配线242可将第四半导体晶片222电连接到第四通孔219。
第三再分配线241和第四再分配线242可构成第二再分配线结构240。第二再分配线结构240还可包括将第三再分配线241和第四再分配线242彼此电隔离的第三介电层231和第四介电层232。
第二内连接器250可附接到第三再分配线241和第四再分配线242中的相应一个。在实施方式中,第二内连接器250可按照一对一方式附接到第三再分配线241和第四再分配线242,由此单个第二内连接器250附接到单个第三再分配线241或第四再分配线242。第二内连接器250可穿透第四介电层232并且可结合到第三再分配线241和第四再分配线242。第二内连接器250可被定位成在平面图中与第三通孔218和第四通孔219中的相应一个交叠。在实施方式中,第二内连接器250可被定位成按照一对一方式与第三通孔218和第四通孔219交叠,由此单个第二内连接器250被定位成与单个第三通孔218或第四通孔219交叠。
参照图1和图6,第二内连接器250可被设置为将第一子封装100电连接到第二子封装200。第二内连接器250可被设置为将第二子封装200电连接到第一柔性桥晶片110。第一内连接器150可被定位成在平面图中与多个通孔112中的相应通孔112交叠,第二内连接器250可被定位成在平面图中与多个通孔212中的相应通孔212交叠。在实施方式中,第一内连接器150可被定位成按照一对一方式与通孔112交叠,由此单个第一内连接器150被定位成与单个通孔112交叠。在实施方式中,第二内连接器250可被定位成按照一对一方式与通孔212交叠,由此单个第二内连接器250被定位成与单个通孔212交叠。另外,第一内连接器150可被定位成在平面图中与多个第二内连接器250中的相应第二内连接器250交叠。在实施方式中,第一内连接器150可被定位成按照一对一方式与第二内连接器250交叠,由此单个第一内连接器150被定位成与单个第二内连接器250交叠。
随着第二子封装200层叠在第一子封装100上,第二柔性桥晶片210可被定位成在平面图中与第一柔性桥晶片110交叠。因此,第三柱凸块226、第三通孔218、一些第二内连接器250、第一柱凸块126、第一通孔118和一些第一内连接器150可被定位成在平面图中彼此交叠。类似地,第四柱凸块227、第四通孔219、其它第二内连接器250、第二柱凸块127、第二通孔119和其它第一内连接器150可被定位成在平面图中彼此交叠。
再参照图1,第一柔性桥晶片110可使用第一内连接器150固定到第一柔性基板300,第二柔性桥晶片210可使用第二内连接器250固定到第一柔性桥晶片110。第一子封装100可使用第一内连接器150固定到第一柔性基板300,第二子封装200可使用第二内连接器250固定到第一子封装100。
由于第一半导体晶片121和第二半导体晶片122未固定到第一柔性基板300,所以设置在第一柔性桥晶片110的两侧的第一半导体晶片121和第二半导体晶片122可为柔性的以翘曲。由于覆盖第一半导体晶片121和第二半导体晶片122的第一内聚合物包封层190具有柔性性质,所以包括第一半导体晶片121和第二半导体晶片122的部分可为柔性的以翘曲。即,第一子封装100的包括第一半导体晶片121和第二半导体晶片122的局部区域可不固定到第一柔性基板300以为柔性的。
支撑第一子封装100的局部区域的第一支撑件160可附接到第一子封装100,使得第一子封装100的这些局部区域与第一柔性基板300间隔开。第一支撑件160可设置在第一子封装100和第一柔性基板300之间。第一支撑件160可附接到第一子封装100的两个边缘100E。第一支撑件160不结合或固定到第一柔性基板300,而是仅与第一柔性基板300接触。因此,第一支撑件160可在第一柔性基板300的表面上移动。在实施方式中,由于第一支撑件160不结合或固定到第一柔性基板300并且仅与第一柔性基板300接触,所以第一支撑件160可附接到第一子封装100的两个边缘100E并且可与第一柔性基板300活动地接触。
支撑第二子封装200的局部区域的第二支撑件260可附接到第二子封装200,使得第二子封装200的这些局部区域与第一子封装100间隔开。第二支撑件260可设置在第一子封装100和第二子封装200之间。第二支撑件260可附接到第二子封装200的两个边缘200E。第一支撑件160和第二支撑件260可以是具有弹性性质的聚合物球以用于减轻施加到第一支撑件160和第二支撑件260的影响或冲击。在实施方式中,由于第二支撑件260不结合或固定到第一子封装100并且仅与第一子封装100接触,所以第二支撑件260可附接到第二子封装200的两个边缘200E并且可与第一子封装100活动地接触。
图7和图8是示出图1所示的层叠封装10的翘曲形状的横截面图。
参照图7和图8,由于第一柔性基板300和第二柔性基板400、外聚合物包封层500以及第一子封装100和第二子封装200全部为柔性的,所以当外力施加到层叠封装10时,层叠封装10可翘曲或弯曲而不会生成裂缝。如图7所示,层叠封装10的两个边缘可向下移动,使得层叠封装10以哭泣形状翘曲。在实施方式中,如图7所示,层叠封装10的两个边缘可向下移动,使得层叠封装10翘曲以形成朝着第一柔性基板300的凹形状和朝着第二柔性基板400的凸形状。另外,如图8所示,层叠封装10的两个边缘可向上移动,使得层叠封装10以微笑形状翘曲。在实施方式中,如图8所示,层叠封装10的两个边缘可向上移动,使得层叠封装10翘曲以形成朝着第一柔性基板300的凸形状和朝着第二柔性基板400的凹形状。
图9是示出根据另一实施方式的层叠封装20的横截面图。
参照图9,层叠封装20可被配置为包括在垂直方向上彼此间隔开的第一柔性基板300-1和第二柔性基板400-1以及垂直地层叠的第一至第四子封装100-1、100-2、100-3和100-4。第一至第四子封装100-1、100-2、100-3和100-4可设置在第一柔性基板300-1和第二柔性基板400-1之间。外聚合物包封层500-1可填充第一柔性基板300-1和第二柔性基板400-1之间的空间以包封第一至第四子封装100-1、100-2、100-3和100-4。
第一至第四子封装100-1、100-2、100-3和100-4中的每一个可具有与图2所示的第一子封装100或图6所示的第二子封装200相同的配置。第一至第四子封装100-1、100-2、100-3和100-4可像图1中垂直地层叠的第一子封装100和第二子封装200一样垂直地层叠。
具有上述配置的层叠封装20可具有柔性性质以允许层叠封装20翘曲而不会生成裂缝。尽管图9示出层叠封装20包括四个子封装的示例,但包括在层叠封装20中的子封装的数量可根据实施方式而不同地设定。
图10是示出根据另一实施方式的层叠封装30的横截面图。图11是示出图10所示的层叠封装30的增强图案450的平面图。
参照图10和图11,层叠封装30可被配置为包括在垂直方向上彼此间隔开的第一柔性基板300-2和第二柔性基板400-2以及垂直地层叠的第一至第四子封装200-1、200-2、200-3和200-4。第一至第四子封装200-1、200-2、200-3和200-4可设置在第一柔性基板300-2和第二柔性基板400-2之间。外聚合物包封层500-2可填充第一柔性基板300-2和第二柔性基板400-2之间的空间以包封第一至第四子封装200-1、200-2、200-3和200-4。
第一至第四子封装200-1、200-2、200-3和200-4中的每一个可具有与图2所示的第一子封装100或图6所示的第二子封装200相同的配置。第一至第四子封装200-1、200-2、200-3和200-4可像图1中垂直地层叠的第一子封装100和第二子封装200一样垂直地层叠。
具有上述配置的层叠封装30可具有柔性性质以允许层叠封装30翘曲而不会生成裂缝。
增强图案450可被包括在第二柔性基板400-2中以增强第二柔性基板400-2的刚度或弹性模量。如果第二柔性基板400-2包括具有聚酰亚胺层的主体而没有增强图案450,同时第一柔性基板300-2除了具有聚酰亚胺层的主体之外还包括互连结构310-2,则第二柔性基板400-2的刚度或弹性模量可小于第一柔性基板300-2的刚度或弹性模量。因此,可在第二柔性基板400-2中设置增强图案450以平衡第一柔性基板300-2和第二柔性基板400-2的刚度或弹性模量。即,第一柔性基板300-2的刚度或弹性模量可与包括增强图案450的第二柔性基板400-2的刚度或弹性模量相似或基本上相等。因此,增强图案450可防止当没有外力施加到层叠封装30时层叠封装30不可取地翘曲或弯曲。在实施方式中,增强图案450可包括金属层。
增强图案450可与第二柔性基板400-2的表面相邻设置并且可被设置为在平面图中具有网形状,如图11所示。增强图案450可被嵌入在第二柔性基板400-2中并且可与第二柔性基板400-2的表面相邻。
图12是示出根据实施方式的层叠封装的弯曲应变的仿真结果的曲线图。在图12的曲线图中,横坐标指示弯曲应变,纵坐标指示层叠封装的厚度。
显示出图12的仿真结果的层叠封装可包括在第一柔性基板300-3上依次层叠的第一有机硅树脂层C-1、第一再分配线结构140-3、第一半导体晶片121-3、第二有机硅树脂层C-2、第二再分配线结构240-3、第三半导体晶片221-3、第三硅树脂层C-3和第二柔性基板400-3。图12所示的仿真结果中使用的层叠封装可具有与图1所示的层叠封装10基本上相同的结构。
图12的仿真结果展示出存在于层叠封装的结构中的多个中性面。即,可理解,弯曲应变为0%的多个中性面分别位于第一柔性基板300-3、第一有机硅树脂层C-1、第一再分配线结构140-3、第二有机硅树脂层C-2、第三半导体晶片221-3、第三有机硅树脂层C-3和第二柔性基板400-3中。因此,由于层叠封装中存在多个中性面,所以当外力施加到层叠封装时,层叠封装可翘曲或弯曲而不会生成裂缝。
根据上述实施方式,柔性桥晶片可设置在两个相邻的半导体晶片之间以提供子封装。子封装可被重复地层叠以提供层叠封装。层叠封装可具有柔性性质。
层叠封装可被实现为包括垂直地层叠的多个半导体晶片并具有柔性性质。因此,当外力施加到层叠封装时,层叠封装可翘曲或弯曲而不会生成裂缝。层叠封装的柔性性质可能是由于柔性桥晶片的存在。由于层叠封装是柔性的,所以可有效地抑制当层叠封装翘曲或弯曲时在垂直地层叠的半导体晶片中生成裂缝。由于多个半导体晶片垂直地层叠并且半导体晶片位于柔性桥晶片的两侧,所以可实现具有大存储容量的柔性层叠封装。
图13是示出包括采用根据实施方式的多个层叠封装中的至少一个的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储器装置的存储器7810以及存储控制器7820。存储器7810和存储控制器7820可存储数据或者读出所存储的数据。存储器7810和存储控制器7820中的至少一个可包括根据实施方式的多个层叠封装中的至少一个。
存储器7810可包括应用了本公开的实施方式的技术的非易失性存储器装置。存储控制器7820可控制存储器7810,使得响应于来自主机7830的读/写请求,读出所存储的数据或者存储数据。
图14是示出包括根据实施方式的多个层叠封装中的至少一个的电子系统8710的框图。电子系统8710可包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可通过提供数据移动的路径的总线8715彼此联接。
在实施方式中,控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711或存储器8713可包括根据本公开的实施方式的多个层叠封装中的一个或更多个。输入/输出装置8712可包括选自键区、键盘、显示装置、触摸屏等中的至少一个。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711执行的数据和/或命令等。
存储器8713可包括诸如DRAM的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如,闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(SSD)。在这种情况下,电子系统8710可在闪存系统中稳定地存储大量数据。
电子系统8710还可包括被配置为向通信网络发送数据以及从通信网络接收数据的接口8714。接口8714可为有线或无线型。例如,接口8714可包括天线或者有线或无线收发器。
电子系统8710可被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如,移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一个。
如果电子系统8710是能够执行无线通信的设备,则电子系统8710可用在使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDAM(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)的技术的通信系统中。
出于例示性目的公开了本公开的实施方式。本领域技术人员将理解,在不脱离本公开和所附权利要求的范围和精神的情况下,可进行各种修改、添加和替换。
相关申请的交叉引用
本申请要求2018年12月4日提交的韩国申请No.10-2018-0154770的优先权,其整体通过引用并入本文。

Claims (20)

1.一种层叠封装,该层叠封装包括:
在垂直方向上彼此间隔开的第一柔性基板和第二柔性基板;
设置在所述第一柔性基板和所述第二柔性基板之间的第一子封装;
设置在所述第一子封装和所述第二柔性基板之间的第二子封装;
将所述第一子封装电连接到所述第二子封装的内连接器;以及
填充所述第一柔性基板和所述第二柔性基板之间的空间以包封所述第一子封装和所述第二子封装的外聚合物包封层,
其中,所述第一子封装包括:
设置在所述第一柔性基板上以彼此间隔开的第一半导体晶片和第二半导体晶片;
设置在所述第一半导体晶片和所述第二半导体晶片之间的第一柔性桥晶片;
包封所述第一半导体晶片和所述第二半导体晶片以及所述第一柔性桥晶片的第一内聚合物包封层;
将所述第一半导体晶片电连接到所述第一柔性桥晶片的第一再分配线;以及
将所述第二半导体晶片电连接到所述第一柔性桥晶片的第二再分配线,并且
其中,所述内连接器将所述第一柔性桥晶片电连接到所述第二子封装。
2.根据权利要求1所述的层叠封装,该层叠封装还包括附接到所述第一柔性基板的外连接器,
其中,所述第一柔性基板包括将所述第一柔性桥晶片电连接到所述外连接器的互连线。
3.根据权利要求1所述的层叠封装,其中,所述第二柔性基板包括增强所述第二柔性基板的刚度或弹性模量的增强图案。
4.根据权利要求3所述的层叠封装,其中,所述增强图案包括金属层。
5.根据权利要求1所述的层叠封装,其中,所述第二柔性基板包括聚合物层,该聚合物层包括聚酰亚胺材料。
6.根据权利要求1所述的层叠封装,其中,所述第一内聚合物包封层包括有机硅树脂材料。
7.根据权利要求1所述的层叠封装,其中,所述外聚合物包封层包括有机硅树脂材料。
8.根据权利要求1所述的层叠封装,其中,所述外聚合物包封层延伸以填充所述第一子封装和所述第二子封装之间的空间以及所述第一子封装和所述第一柔性基板之间的空间。
9.根据权利要求1所述的层叠封装,该层叠封装还包括:
第一支撑件,所述第一支撑件设置在所述第一子封装和所述第一柔性基板之间以支撑所述第一子封装;以及
第二支撑件,所述第二支撑件设置在所述第一子封装和所述第二子封装之间以与所述内连接器间隔开并支撑所述第二子封装。
10.根据权利要求9所述的层叠封装,
其中,所述第一支撑件是附接到所述第一子封装的两个边缘的聚合物球;并且
其中,所述第二支撑件是附接到所述第二子封装的两个边缘的聚合物球。
11.根据权利要求1所述的层叠封装,其中,所述第一柔性桥晶片包括:
第一柔性桥晶片主体;
穿透所述第一柔性桥晶片主体的第一通孔和第二通孔;以及
以一对一方式分别连接到所述第一通孔和所述第二通孔的顶端的第一柱凸块和第二柱凸块,所述第一柱凸块和所述第二柱凸块从所述第一柔性桥晶片主体的顶表面突出。
12.根据权利要求11所述的层叠封装,其中,所述第一柔性桥晶片主体包括聚酰亚胺层。
13.根据权利要求11所述的层叠封装,
其中,所述第一再分配线延伸以将所述第一通孔的底端电连接到所述第一半导体晶片;并且
其中,所述第二再分配线延伸以将所述第二通孔的底端电连接到所述第二半导体晶片。
14.根据权利要求11所述的层叠封装,其中,所述第二子封装包括:
设置在所述第一子封装上以彼此间隔开的第三半导体晶片和第四半导体晶片;
第二柔性桥晶片,该第二柔性桥晶片设置在所述第三半导体晶片和所述第四半导体晶片之间并电连接到所述第一柱凸块和所述第二柱凸块;
第二内聚合物包封层,该第二内聚合物包封层包封所述第三半导体晶片和所述第四半导体晶片以及所述第二柔性桥晶片;
第三再分配线,所述第三再分配线将所述第三半导体晶片电连接到所述第二柔性桥晶片;以及
第四再分配线,所述第四再分配线将所述第四半导体晶片电连接到所述第二柔性桥晶片。
15.根据权利要求14所述的层叠封装,其中,所述第二柔性桥晶片包括:
第二柔性桥晶片主体;
穿透所述第二柔性桥晶片主体的第三通孔和第四通孔;以及
以一对一方式分别连接到所述第三通孔和所述第四通孔的顶端的第三柱凸块和第四柱凸块,所述第三柱凸块和所述第四柱凸块从所述第二柔性桥晶片主体的顶表面突出。
16.根据权利要求14所述的层叠封装,
其中,所述第三再分配线延伸以将第三通孔的底端电连接到所述第三半导体晶片;并且
其中,所述第四再分配线延伸以将第四通孔的底端电连接到所述第四半导体晶片。
17.根据权利要求14所述的层叠封装,
其中,第三通孔被定位成以一对一方式与所述第一通孔交叠;并且
其中,第四通孔被定位成以一对一方式与所述第二通孔交叠。
18.根据权利要求14所述的层叠封装,
其中,第三通孔被定位成以一对一方式与所述第一柱凸块交叠;并且
其中,第四通孔被定位成以一对一方式与所述第二柱凸块交叠。
19.一种层叠封装,该层叠封装包括:
第一子封装;
层叠在所述第一子封装上的第二子封装;
将所述第一子封装电连接到所述第二子封装的内连接器;以及
包封所述第一子封装和所述第二子封装的外聚合物包封层,
其中,所述第一子封装包括:
彼此间隔开设置的第一半导体晶片和第二半导体晶片;
设置在所述第一半导体晶片和所述第二半导体晶片之间的第一柔性桥晶片;
包封所述第一半导体晶片和所述第二半导体晶片以及所述第一柔性桥晶片的第一内聚合物包封层;
将所述第一半导体晶片电连接到所述第一柔性桥晶片的第一再分配线;以及
将所述第二半导体晶片电连接到所述第一柔性桥晶片的第二再分配线,并且
其中,所述内连接器将所述第一柔性桥晶片电连接到所述第二子封装。
20.一种层叠封装,该层叠封装包括:
第一子封装,该第一子封装包括彼此间隔开的第一半导体晶片和第二半导体晶片、设置在所述第一半导体晶片和所述第二半导体晶片之间的第一柔性桥晶片、将所述第一半导体晶片电连接到所述第一柔性桥晶片的第一再分配线以及将所述第二半导体晶片电连接到所述第一柔性桥晶片的第二再分配线;以及
第一支撑件,所述第一支撑件附接到所述第一子封装的两个边缘,
其中,所述第一半导体晶片和所述第二半导体晶片二者与所述第一柔性桥晶片横向间隔开。
CN201910880861.6A 2018-12-04 2019-09-18 与桥晶片有关的层叠封装 Active CN111276467B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0154770 2018-12-04
KR1020180154770A KR102538704B1 (ko) 2018-12-04 2018-12-04 플렉시블 브리지 다이를 포함한 스택 패키지

Publications (2)

Publication Number Publication Date
CN111276467A CN111276467A (zh) 2020-06-12
CN111276467B true CN111276467B (zh) 2023-10-24

Family

ID=70681407

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910880861.6A Active CN111276467B (zh) 2018-12-04 2019-09-18 与桥晶片有关的层叠封装

Country Status (4)

Country Link
US (1) US10811359B2 (zh)
KR (1) KR102538704B1 (zh)
CN (1) CN111276467B (zh)
DE (1) DE102019129595A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102674087B1 (ko) * 2019-09-06 2024-06-12 에스케이하이닉스 주식회사 전자기간섭 차폐층을 포함하는 반도체 패키지

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09330994A (ja) * 1996-06-12 1997-12-22 Texas Instr Japan Ltd 半導体装置
US9437580B1 (en) * 2015-04-13 2016-09-06 SK Hynix Inc. Semiconductor packages with metal posts, memory cards including the same, and electronic systems including the same
DE102017122831A1 (de) * 2016-11-14 2018-05-17 Taiwan Semiconductor Manufacturing Co. Ltd. Gehäusestrukturen und Ausbildungsverfahren

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1159359B (it) * 1983-03-07 1987-02-25 Olivetti & Co Spa Dispositivo premicarta per macchine scirventi
EP0586888B1 (en) * 1992-08-05 2001-07-18 Fujitsu Limited Three-dimensional multichip module
US5544017A (en) * 1992-08-05 1996-08-06 Fujitsu Limited Multichip module substrate
US5371654A (en) * 1992-10-19 1994-12-06 International Business Machines Corporation Three dimensional high performance interconnection package
US6027958A (en) * 1996-07-11 2000-02-22 Kopin Corporation Transferred flexible integrated circuit
SE511425C2 (sv) * 1996-12-19 1999-09-27 Ericsson Telefon Ab L M Packningsanordning för integrerade kretsar
US6091138A (en) * 1998-02-27 2000-07-18 Advanced Micro Devices, Inc. Multi-chip packaging using bump technology
US6486549B1 (en) * 2001-11-10 2002-11-26 Bridge Semiconductor Corporation Semiconductor module with encapsulant base
SG104293A1 (en) * 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
DE102004013681B3 (de) * 2004-03-18 2005-11-17 Infineon Technologies Ag Halbleitermodul mit einem Kopplungssubstrat und Verfahren zur Herstellung desselben
US8227904B2 (en) * 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
KR101236798B1 (ko) 2011-02-16 2013-02-25 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨 적층형 반도체 패키지 제조 방법
US8680684B2 (en) * 2012-01-09 2014-03-25 Invensas Corporation Stackable microelectronic package structures
US8742576B2 (en) * 2012-02-15 2014-06-03 Oracle International Corporation Maintaining alignment in a multi-chip module using a compressible structure
KR102033787B1 (ko) 2013-06-05 2019-10-17 에스케이하이닉스 주식회사 플렉시블 적층 패키지
US9275955B2 (en) * 2013-12-18 2016-03-01 Intel Corporation Integrated circuit package with embedded bridge
US9899330B2 (en) * 2014-10-03 2018-02-20 Mc10, Inc. Flexible electronic circuits with embedded integrated circuit die
US9613942B2 (en) * 2015-06-08 2017-04-04 Qualcomm Incorporated Interposer for a package-on-package structure
KR20170034957A (ko) * 2015-09-21 2017-03-30 에스케이하이닉스 주식회사 플렉서블윙 배선기판을 포함하는 반도체 패키지
TWI602277B (zh) * 2016-11-04 2017-10-11 恆勁科技股份有限公司 封裝基板及其製作方法
KR102070085B1 (ko) * 2017-05-24 2020-01-29 삼성전자주식회사 반도체 패키지 기판의 휨 감소 방법 및 휨이 감소된 반도체 패키지 기판
US10217720B2 (en) * 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US11289424B2 (en) * 2018-11-29 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package and method of manufacturing the same
US10777531B2 (en) * 2018-12-28 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Package contact structure, semiconductor package and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09330994A (ja) * 1996-06-12 1997-12-22 Texas Instr Japan Ltd 半導体装置
US9437580B1 (en) * 2015-04-13 2016-09-06 SK Hynix Inc. Semiconductor packages with metal posts, memory cards including the same, and electronic systems including the same
DE102017122831A1 (de) * 2016-11-14 2018-05-17 Taiwan Semiconductor Manufacturing Co. Ltd. Gehäusestrukturen und Ausbildungsverfahren

Also Published As

Publication number Publication date
KR102538704B1 (ko) 2023-06-01
US10811359B2 (en) 2020-10-20
US20200176385A1 (en) 2020-06-04
KR20200067671A (ko) 2020-06-12
DE102019129595A1 (de) 2020-06-04
CN111276467A (zh) 2020-06-12

Similar Documents

Publication Publication Date Title
CN111490029B (zh) 包括桥接管芯的半导体封装
CN111613600B (zh) 包括桥接管芯的系统级封装
US10658332B2 (en) Stack packages including bridge dies
US20170179078A1 (en) Semiconductor packages and methods of manufacturing the same
CN108878414B (zh) 具有模制通孔的堆叠半导体封装及其制造方法
KR102144367B1 (ko) 반도체 패키지 및 이의 제조 방법
CN111613605A (zh) 包括桥接管芯的系统级封装
KR20100046760A (ko) 반도체 패키지
US10903131B2 (en) Semiconductor packages including bridge die spaced apart from semiconductor die
US11201140B2 (en) Semiconductor packages including stacked sub-packages with interposing bridges
US11127687B2 (en) Semiconductor packages including modules stacked with interposing bridges
US10903196B2 (en) Semiconductor packages including bridge die
CN112786565A (zh) 具有中介层桥的层叠封装
TW201903998A (zh) 半導體封裝及製造其之方法
US10971452B2 (en) Semiconductor package including electromagnetic interference shielding layer
CN111276467B (zh) 与桥晶片有关的层叠封装
CN112103283B (zh) 包括支撑基板的层叠封装件
CN111883489B (zh) 包括扇出子封装件的层叠封装件
CN111524879B (zh) 具有层叠芯片结构的半导体封装
CN113257787A (zh) 包括层叠在基础模块上的芯片的半导体封装
US9966359B2 (en) Semiconductor package embedded with a plurality of chips
US20180053747A1 (en) Fan-out packages including vertically stacked chips and methods of fabricating the same
CN111613601B (zh) 包括桥接晶片的半导体封装件
CN112234045A (zh) 包括桥式晶片的半导体封装

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant