CN111261631A - 半导体器件及其形成方法 - Google Patents
半导体器件及其形成方法 Download PDFInfo
- Publication number
- CN111261631A CN111261631A CN201911211799.8A CN201911211799A CN111261631A CN 111261631 A CN111261631 A CN 111261631A CN 201911211799 A CN201911211799 A CN 201911211799A CN 111261631 A CN111261631 A CN 111261631A
- Authority
- CN
- China
- Prior art keywords
- layer
- mask
- layers
- angle
- multilayer structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 170
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 86
- 239000002861 polymer material Substances 0.000 claims abstract description 13
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 238000000059 patterning Methods 0.000 claims abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 93
- 239000000463 material Substances 0.000 claims description 86
- 239000000203 mixture Substances 0.000 claims description 52
- 238000004380 ashing Methods 0.000 claims description 36
- 229920000642 polymer Polymers 0.000 claims description 34
- 230000001154 acute effect Effects 0.000 claims description 2
- 238000005530 etching Methods 0.000 abstract description 47
- 239000010410 layer Substances 0.000 description 726
- 239000003989 dielectric material Substances 0.000 description 20
- 229910052751 metal Inorganic materials 0.000 description 19
- 239000002184 metal Substances 0.000 description 19
- 238000005229 chemical vapour deposition Methods 0.000 description 15
- 238000005240 physical vapour deposition Methods 0.000 description 14
- 238000000231 atomic layer deposition Methods 0.000 description 13
- 239000010936 titanium Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 229910044991 metal oxide Inorganic materials 0.000 description 7
- 150000004706 metal oxides Chemical class 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 239000007769 metal material Substances 0.000 description 6
- -1 silicon nitride Chemical class 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 229920002577 polybenzoxazole Polymers 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229910015844 BCl3 Inorganic materials 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76846—Layer combinations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31058—After-treatment of organic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
形成半导体器件的方法包括在衬底上沉积多个层,图案化位于多个层上面的第一掩模,以及使用第一掩模对多个层实施第一蚀刻工艺。该方法还包括沿着第一掩模的侧壁和多个层的侧壁形成聚合物材料,以及去除聚合物材料。该方法还包括使用剩余的第一掩模对多个层实施第二蚀刻工艺,其中,在第二蚀刻工艺终止之后,多个层的组合侧壁轮廓包括第一部分和第二部分,并且第一部分的第一角度和第二部分的第二角度彼此不同。本发明的实施例还涉及半导体器件。
Description
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于诸如例如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在各个材料层上形成电路组件和元件来制造半导体器件。
半导体工业通过不断减小最小部件尺寸来不断改进各种电子组件(例如,晶体管、二极管、电阻器、电容器等)的集成密度,从而允许将更多的组件集成到给定区域中。但是,随着最小部件尺寸的减小,出现了应解决的其它问题。
发明内容
本发明的实施例提供了一种形成半导体器件的方法,包括:在衬底上沉积多个层;图案化位于所述多个层上面的第一掩模;使用所述第一掩模作为蚀刻掩模对所述多个层实施第一蚀刻工艺,其中,在所述第一蚀刻工艺之后,所述多个层横向延伸超出所述第一掩模,并且所述多个层的侧壁是锥形的;沿着所述第一掩模的侧壁和所述多个层的侧壁形成聚合物材料;去除所述聚合物材料,其中,去除所述聚合物材料消耗所述第一掩模的部分以形成剩余的第一掩模;以及使用所述剩余的第一掩模对所述多个层实施第二蚀刻工艺,其中,在所述第二蚀刻工艺终止之后,所述多个层的组合侧壁轮廓包括第一部分和第二部分,并且其中,所述第一部分的第一角度和所述第二部分的第二角度不同。
本发明的又一实施例提供了一种形成半导体器件的方法,包括:在衬底上形成第一多个层,其中,所述第一多个层的第一层的材料组成与所述第一多个层的第二层的材料组成不同;在所述第一多个层上方形成光刻胶材料;图案化所述光刻胶材料以形成第一掩模和第二掩模;使用所述第一掩模和所述第二掩模作为蚀刻掩模实施第一蚀刻工艺,其中,所述第一蚀刻工艺去除所述第一多个层的在所述第一掩模和所述第二掩模之间延伸的部分,以形成位于所述第一掩模下面的第二多个层和位于所述第二掩模下面的第三多个层;沿着所述第一掩模和所述第二掩模的侧壁形成聚合物,其中,所述聚合物的侧壁是锥形的;使用灰化工艺去除所述聚合物,其中,所述灰化工艺消耗所述第一掩模的部分和所述第二掩模的部分,以形成剩余的第一掩模和剩余的第二掩模,其中,所述剩余的第一掩模的形状与所述第一掩模的形状不同,并且所述剩余的第二掩模的形状和所述第二掩模的形状不同;使用所述剩余的第一掩模和所述剩余的第二掩模作为蚀刻掩模对所述第二多个层和所述第三多个层实施第二蚀刻工艺,其中,当所述第二多个层的侧壁轮廓是目标侧壁轮廓时,所述第二蚀刻工艺终止,并且所述目标侧壁轮廓包括所述目标侧壁轮廓的以不同角度延伸的不同部分;以及去除所述剩余的第一掩模和所述剩余的第二掩模。
本发明的另一实施例提供了一种半导体器件,包括:衬底;底部导电层,位于所述衬底上面;多层结构,位于所述底部导电层上方,其中,所述底部导电层的第一部分没有所述多层结构,并且所述底部导电层的第二部分由所述多层结构覆盖;第一层,其中,所述第一层的第一部分位于所述底部导电层的第一部分上面,而所述第一层的第二部分位于所述多层结构上面,并且所述第一层的第一部分与所述第二层的第二部分不连续,并且其中,所述多层结构的部分在所述第一层的第一部分和所述第一层的第二部分之间延伸;第二层,其中,所述第二层的第一部分位于所述第一层的第一部分上面,并且所述第二层的第二部分位于所述多层结构上面,并且所述第二层的第一部分与所述第二层的第二部分不连续,并且其中,所述多层结构的所述部分在所述第二层的第一部分和所述第二层的第二部分之间延伸;第三层,其中,所述第三层的第一部分位于所述第二层的第一部分上面,并且所述第三层的第二部分位于所述第二层的第二部分上面,并且所述第三层的第一部分与所述第三层的第二部分连续;以及第四层,位于所述第三层上面,其中,所述第四层的第一部分位于所述第三层的第一部分上面,并且所述第四层的第二部分位于所述第三层的第二部分上面,并且所述第四层的第一部分与所述第四层的第二部分连续。
附图说明
当结合附图进行阅读时,从以下详细描述可最佳理解本发明的各个方面。应该指出,根据工业中的标准实践,各个部件未按比例绘制。实际上,为了清楚的讨论,各个部件的尺寸可以任何地增大或减小。
图1至图25是根据一些实施例的各个器件的形成中的中间步骤的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如,在以下描述中,在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例,并且也可以包括在第一部件和第二部件之间可以形成额外的部件,从而使得第一部件和第二部件可以不直接接触的实施例。此外,本发明在各个示例中可以重复参考数字和/或字母。该重复是为了简单和清楚的目的,并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外,为了便于描述,本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语,以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外,空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位),并且在本文中使用的空间关系描述符可以同样地作相应地解释。
根据一些实施例,提供了多层结构以及形成多层结构的方法。多层结构可以具有侧壁,该侧壁具有可以针对特定设计定制的轮廓。例如,在多层结构中,多层结构的一层可以具有以第一角度延伸的侧壁,多层结构的第二层可以具有以第二角度延伸的侧壁,并且第一角度和第二角度可以彼此不同。多层结构还可以包括附加层,并且附加层的侧壁可以以与第一角度或第二角度相同或与第一角度或第二角度不同的角度延伸。以这种方式,可以实现多层结构的期望侧壁轮廓。
根据一些实施例,可以仅利用一个沉积/光刻/蚀刻工艺而不是使用多个沉积/光刻/蚀刻工艺来实现多层结构的期望侧壁轮廓。因此,可以以更低的成本和更少的时间来形成具有期望侧壁轮廓的多层结构。可以改进制造循环时间和/或输出。
根据一些实施例,具有如本文所述的侧壁轮廓的多层结构可以用于形成集成硅纳米系统(Si-纳米系统)器件,该器件包含在多层结构旁边和/或上面延伸的夹层结构。在一些实施例中,多层结构位于硅互补金属氧化物半导体(CMOS)芯片上面。一些Si纳米系统器件可以包括位于CMOS芯片上方的多层结构。一个或多个层可以位于多层结构上面,并且这些层可以横向延伸超出CMOS芯片上方的多层结构。在一些器件中,以第一层的不位于多层结构上面的第一部分与第一层的位于多层结构上面的第二部分不连续的方式形成一个或多个层的第一层可能是期望的。类似地,在某些器件中,以第二层的与第一层的第一部分接触的第一部分和第二层的位于第一层的第二部分上面的第二部分不连续的方式形成第二层可能是期望的。其它层在该这些层的位于多层结构上面的部分和不位于多层结构上面的部分之间连续可能是期望的。多层结构的侧壁轮廓可以设计为使得侧壁的至少部分有助于将第一层的第一部分与第一层的第二部分限界和/或切断,和/或将第二层的第一部分与第二层的第二部分限界和/或切断,同时允许其它层形成为连续的。
参照图1,提供了衬底100。可以使用任何合适的衬底。在一些实施例中,衬底100可以包括集成电路,该集成电路包括一个或多个有源器件、无源器件和电路,并且可以在集成电路上方形成一个或多个层。例如,衬底100可以包括互补金属-氧化物-半导体(CMOS)芯片。衬底100还可以包括形成在CMOS芯片上的一个或多个介电层。在一些实施例中,衬底100可以包括任何数量的硅层、金属层、导电层、半导体层等。在一些实施例中,衬底100可以没有有源器件,并且可以仅包括无源器件或电连接件。在其它实施例中,衬底100可以没有任何有源器件、无源器件或电连接件。可以使用任何合适的材料来形成衬底100。在一些实施例中,衬底100可以具有约至约的厚度T2。
在衬底100上方形成第一层102。在一些实施例中,第一层102可以是单片或异质薄膜。在一些实施例中,第一层102可以是金属或含金属材料。例如,第一层102可以包括钛(Ti)、铜(Cu)、镍(Ni)、铬(Cr)和/或铝(Al)。在一些实施例中,第一层102可以包括诸如铝铜(AlCu)的金属材料的组合。在其它实施例中,第一层102可以包括介电材料。例如,第一层102可以包括基于硅的介电材料,诸如氧化硅或氮化硅。
第一层102的材料组成可以根据其本身和/或与第二层104和第三层106的材料组成(以下讨论)相比,在蚀刻工艺中的材料组成的蚀刻速率来选择。例如,可以根据特定蚀刻工艺中的每层的蚀刻速率和将形成的多层结构的期望侧壁轮廓来选择每层本身的材料组成和/或与其它层相比的材料组成。
在第一层102上方形成第二层104。在一些实施例中,第二层104可以是单片或异质薄膜。第二层104可以由与第一层102相同的材料形成,或者可以由与第一层102不同的材料形成。例如,第二层104可以包括Ti、Cu、Ni、Cr和/或Al。在一些实施例中,第二层104可以包括诸如AlCu的金属材料的组合。在其它实施例中,第二层104可以包括介电材料。例如,第二层104可以包括基于硅的介电材料,诸如氧化硅或氮化硅。当第一层102由金属或含金属材料组成时,第二层104也可由金属或含金属材料组成。类似地,当第一层102由介电材料组成时,第二层104也可由介电材料组成。
如以上结合第一层102所讨论的,第二层104的材料组成可以根据其本身和/或与第一层102和第三层106(以下讨论)的材料组成相比,在蚀刻工艺中的材料组成的蚀刻速率来选择。例如,可以根据特定蚀刻工艺中的每层的蚀刻速率和将形成的多层结构的期望侧壁轮廓来选择每层本身的材料组成以及与其它层相比的材料组成。
在第二层104上方形成第三层106。在一些实施例中,第三层106可以是单片或异质薄膜。第三层106可以由与第一层102和/或第二层104相同的材料形成,或者可以由与第一层102和/或第二层104不同的材料形成。例如,第三层106可以包括Ti、Cu、Ni、Cr和/或Al。在一些实施例中,第三层106可以包括诸如AlCu的金属材料的组合。在其它实施例中,第三层106可以包括介电材料。例如,第三层106可以包括基于硅的介电材料,诸如氧化硅或氮化硅。当第一层102由金属或含金属材料组成并且第二层104由金属或含金属材料组成时,第三层106也可以由金属或含金属材料组成。类似地,当第一层102和第二层104由介电材料组成时,第三层106也可由介电材料组成。
如以上结合第一层102和第二层104所讨论的,第三层106的材料组成可以根据其本身和/或与第一层102和第二层104(以下讨论)的材料组成相比,在蚀刻工艺中的材料组成的蚀刻速率来选择。例如,可以根据特定蚀刻工艺中的每层的蚀刻速率和将形成的多层结构的期望侧壁轮廓来选择每层本身的材料组成以及与其它层相比的材料组成。
例如,使用旋涂工艺在第三层106上方形成光刻胶108。光刻胶108可以是正性光刻胶或负性光刻胶,并且可以是单层或三层光刻胶。图案化光刻胶108以形成图1所示的图案化的光刻胶108。在一些实施例中,使用一个或多个光刻和/或蚀刻步骤图案化光刻胶108。如图1所示,在图案化光刻胶108之后,第一层102、第二层104和第三层106的每个均横向延伸超出图案化的光刻胶108的侧壁。图案化的光刻胶108可以具有约至约的厚度T1。图案化的光刻胶108可以具有约至约的宽度W1。
接下来,使用图案化的光刻胶108作为蚀刻掩模来实施第一蚀刻工艺。第一蚀刻工艺可以是干蚀刻工艺。在一些实施例中,例如,当第一层102、第二层104和第三层106由一种或多种介电材料形成时,第一蚀刻工艺可以使用碳和氟作为蚀刻剂,并且在一些实施例中,还可以使用氧气或氧气混合物。在一些实施例中,例如,当第一层102、第二层104和第三层106由一种或多种金属材料形成时,第一蚀刻工艺还可以使用碳和氟作为蚀刻剂。例如,当第一层102、第二层104和第三层106由一种或多种金属材料形成时,第一蚀刻工艺可以使用CF4和O2作为蚀刻材料。在一些实施例中,第一蚀刻工艺可以使用CF4、CHF3、C2F2、BCl3、HBr、CH4等作为蚀刻剂。可以基于第一层102、第二层104和/或第三层106的材料组成并且可以根据第一蚀刻工艺之后的第一层102、第二层104和/或第三层106的期望侧壁轮廓来选择用于第一蚀刻工艺的蚀刻剂。在第一刻蚀工艺期间,可以去除第一层102、第二层104和第三层106的不位于图案化的光刻胶108下面的部分。在一些实施例中,第一蚀刻工艺可具有约25秒至250秒的蚀刻持续时间,以及约10℃至约100℃的蚀刻温度。在一些实施例中,第一蚀刻工艺可以在约10mTorr至300mTorr的蚀刻压力下发生。
如图2所示,在第一蚀刻工艺之后,由第一层102、第二层104和第三层106形成的多层结构可以具有锥形的侧壁。例如,第一层102、第二层104和/或第三层106的侧壁可以相对于衬底100的主表面以角度θ1延伸。在一些实施例中,角度θ1可以为约30°至约90°。第一层102的侧壁的角度可以相对于衬底100的主表面以与第二层104的侧壁的角度相同的角度延伸,或者第一层102的侧壁的角度可以以与第二层104的侧壁的角度不同的角度延伸(例如,由于第一层102和第二层104的材料组成相对于第一蚀刻工艺具有不同的蚀刻速率)。类似地,第一层102的侧壁的角度可以相对于衬底100的主表面以与第三层106的侧壁的角度相同的角度延伸,或者第一层102的侧壁的角度可以以与第三层106的侧壁的角度不同的角度延伸(例如,由于第一层102和第三层106的材料组成相对于第一蚀刻工艺具有不同的蚀刻速率)。此外,第二层104的侧壁的角度可以相对于衬底100的主表面以与第三层106的侧壁的角度相同的角度延伸,或者第二层104的侧壁的角度可以以与第三层106的侧壁的角度不同的角度延伸(例如,由于第三层106和第二层104的材料组成相对于第一蚀刻工艺具有不同的蚀刻速率)。如图2所示,在第一蚀刻工艺终止之后,第一层102、第二层104和/或第三层106的边缘可以横向延伸超出图案化的光刻胶108的边缘。例如,第一层102可以超出图案化的光刻胶108的一个或多个边缘延伸距离D1。在一些实施例中,D1为约至约
接下来,参照图3,沿着图案化的光刻胶108的边缘以及沿着第一层102、第二层104和第三层106的侧壁形成聚合物110。在一些实施例中,沉积聚合物110。在一些实施例中,可以在聚合物沉积步骤期间使用聚合物成形气体,以涂覆多层结构的侧壁并有助于蚀刻轮廓控制。虽然图3示出了仅沿着图案化的光刻胶108的侧壁以及第一层102、第二层104和第三层106的侧壁形成的聚合物110,但在一些实施例中,聚合物100也可以在图案化的光刻胶108上方延伸。聚合物成形气体包括CHF3、CH2F2、CF4、C2F6和C4F8等。在聚合物110的形成期间,将等离子体源气体注入到工艺室中,等离子体源气体的流率取决于工艺室设计。在一些实施例中,可以优化等离子体源气体的注入速率和/或沉积时间,以根据期望的设计选择性地控制聚合物110形成为沿着图案化的光刻胶108的边缘以及沿着第一层102、第二层104和第三层106的侧壁。聚合物110的厚度可以在聚合物110的顶部处最薄而在聚合物110的底部处较厚,并且聚合物110的厚度可以根据高度而变化。聚合物110的底部可以接触衬底100。
参照图4,去除聚合物110。在一些实施例中,可以使用O2灰化工艺来去除聚合物110。O2灰化工艺可以消耗一部分图案化的光刻胶108。例如,可以通过O2灰化工艺来减小图案化的光刻胶108的厚度。在一些实施例中,在O2灰化工艺之后,图案化的光刻胶108可以具有厚度T6。厚度T6可以为约至约在O2灰化工艺之后,图案化的光刻胶108可以具有凹形的顶面。在其它实施例中,图案化的光刻胶108可以在O2灰化工艺之后具有平坦的顶面。在O2灰化工艺之后,图案化的光刻胶108可以具有锥形的侧壁。例如,图案化的光刻胶108的宽度可以根据高度而变化。在O2灰化工艺之后,图案化的光刻胶108的顶面的宽度W2可以为约至约在O2灰化工艺之后,图案化的光刻胶108的底面的宽度W3可以为约至约20000A。第三层106的顶面可以通过在灰化工艺中被O2混合物消耗图案化的光刻胶108而暴露。在一些实施例中,第一层102、第二层104和/或第三层106中的一个或多个的部分可以被O2灰化工艺消耗。
接下来,参照图5,使用图案化的光刻胶108作为蚀刻掩模来实施第二蚀刻工艺。在一些实施例中,第二蚀刻工艺可以是干蚀刻工艺。在一些实施例中,可以根据第一层102、第二层104和第三层106的期望侧壁轮廓以及根据第一层102、第二层104和第三层106的材料组成来选择蚀刻材料。蚀刻材料可以包括与上述第一蚀刻工艺中使用的相同或类似的材料。例如,在一些实施例中,例如当第一层102、第二层104和第三层106由一种或多种介电材料形成时,CHF3、CH2F2、CF4、C2F6和C4F8可以与O2混合物一起用作蚀刻剂。在一些实施例中,例如当第一层102、第二层104和第三层106由一种或多种金属材料形成时,蚀刻材料可以包括CF4和O2。在一些实施例中,第二蚀刻工艺可具有约25秒至250秒的蚀刻持续时间,以及约10℃至约100℃的蚀刻温度。在一些实施例中,第二蚀刻工艺可以在约10mTorr至300mTorr的蚀刻压力下发生。第二蚀刻工艺的蚀刻参数可以与第一蚀刻工艺的蚀刻参数相同或不同。
第二蚀刻工艺可以持续直至实现第一层102、第二层104和第三层106的组合侧壁的期望轮廓。例如,图5示出了由第一层102、第二层104和第三层106形成的多层结构112的特定侧壁轮廓。当实现多层结构112的期望侧壁轮廓时,第二蚀刻工艺可以终止。在一些实施例中,可以根据第二蚀刻工艺的运行时间来确定期望侧壁轮廓的实现。在一些实施例中,可以使用测量来确定期望侧壁轮廓的实现。
接下来,例如使用灰化工艺去除图案化的光刻胶108。产生的结构如图6所示。如图6所示,多层结构112包括第一层102、第二层104和第三层106。第一层102、第二层104和第三层106的每个均具有相对于衬底100的主表面形成相应角度的相应侧壁。例如,第一层102的侧壁相对于衬底100的主表面具有基角θ2。在一些实施例中,基角θ2为约55°至约90°。第二层104的侧壁相对于衬底100的主表面具有凹角θ3。在一些实施例中,凹角θ3为约80°至约145°。第三层106的侧壁相对于衬底100的主表面具有锥角θ4。在一些实施例中,锥角θ4为约55°至约100°。
根据第一层102、第二层104和第三层106中的每个的材料组成,以及根据以上结合图5所述的第二蚀刻工艺中使用的蚀刻剂,任何组合都是可能的。如先前描述的,可以使用上述工艺来形成具有针对特定期望设计定制的侧壁轮廓的多层结构。可以选择蚀刻材料(例如CF4、O2等)、源功率(例如,在约100W至约1500W范围内的源功率)、蚀刻持续时间(例如,约25秒至约250秒的蚀刻持续时间)以及其它蚀刻参数以产生具有特定侧壁轮廓的多层结构。在实施例中,基角为约89°,凹角为约88°,并且锥角为约83°。在另一实施例中,基角为约60°,凹角为约130°,并且锥角为约67°。在另一实施例中,基角为约64°,凹角为约105°,并且锥角为约61°。
以这种方式,通过改变第一层102、第二层104和/或第三层106的材料组成,和/或在本文所述的蚀刻工艺中使用的蚀刻剂和蚀刻参数,可以改变基角、凹角和锥角,并且可以实现多层结构112的特定侧壁轮廓。
在一些实施例中,多层结构112的不同层的不同蚀刻速率可产生多层结构112的不连续侧壁,特别是在多层结构112的不同层的界面处。在第一层102和第二层104的界面处,第二层104的侧壁可以与第一层102的侧壁偏移距离D5。在一些实施例中,距离D5可以为约至约在第二层104和第三层106的界面处,第二层104的侧壁可与第三层106的侧壁偏移距离D6。在一些实施例中,距离D6可为约至约在其中基角为约64°,凹角为约105°,并且锥角为约61°的上述实施例中,D5为约16nm,并且D6为约1nm。在其中基角为约60°,凹角为约130°,并且锥角为约67°的上述实施例中,D5为约55nm,并且D6为约14nm。
在一些器件中,并排形成多个多层结构可能是期望的。图7至图12示出了在衬底116上并排形成多个多层结构。
参照图7,可以在第一区域124中形成第一多层结构,并且可以在第二区域126中形成第二多层结构。在衬底116上方形成第一层118、第二层120和第三层122。第一层118、第二层120和第三层122可以分别与第一层102、第二层104和第三层106相同或类似,并且上面对第一层102、第二层104和第三层106的讨论全部结合于此。如以上结合第一层102、第二层104和第三层106所讨论的,可以根据每个相应层本身和\或与其它层的材料组成相比,在特定蚀刻工艺中的材料组成的蚀刻速率来选择第一层118、第二层120和/或第三层122的材料组成。例如,可以根据特定蚀刻工艺中的每层的蚀刻速率以及将形成的多层结构的期望侧壁轮廓来选择每层本身的材料组成以及与其它层相比的材料组成。
在一些实施例中,第一层118在第一区域124和第二区域126的每个中可以由相同的材料形成。在其它实施例中,第一层118在第一区域124和第二区域126中可以具有不同的材料组成,例如,以在第一区域124中形成与第二区域126中的多层结构具有不同的侧壁轮廓的多层结构。在一些实施例中,第二层120在第一区域124和第二区域126的每个中可以由相同的材料形成。在其它实施例中,第二层120可以在第一区域124和第二区域126中具有不同的材料组成,例如,以在第一区域124中形成与第二区域126中的多层结构具有不同的侧壁轮廓的多层结构。在一些实施例中,第三层122在第一区域124和第二区域126的每个中可以由相同的材料形成。在其它实施例中,第三层122可以在第一区域124和第二区域126中具有不同的材料组成,例如,以在第一区域124中形成与第二区域126中的多层结构具有不同的侧壁轮廓的多层结构。
在第一区域124中的第三层122上方形成第一图案化光刻胶128,并且在第二区域126中的第三层122上方形成第二图案化光刻胶130。例如,可以使用旋涂工艺在第三层122上方形成光刻胶材料。光刻胶材料可以是正性光刻胶材料或负性光刻胶材料,并且可以是单层或三层光刻胶。然后图案化光刻胶材料以在第一区域124中形成第一图案化光刻胶128,并在第二区域126中形成第二图案化光刻胶130。在一些实施例中,使用一个或多个光刻和/或蚀刻步骤图案化光刻胶材料。如图7所示,在图案化光刻胶之后,第一层118、第二层120和第三层122分别横向延伸超出第一图案化光刻胶128和第二图案化光刻胶130的侧壁。第一图案化光刻胶128和第二图案化光刻胶130的厚度和宽度可以与以上结合图1所讨论的图案化的光刻胶108的厚度和宽度相同或类似。第一图案化光刻胶128的厚度和/或宽度可以与第二图案化光刻胶130的厚度和/或宽度相同。在其它实施例中,第一图案化光刻胶128的厚度和/或宽度可以与第二图案化光刻胶130的厚度和/或宽度不同。在一些实施例中,第一图案化光刻胶128位于距第二图案化光刻胶130最小距离D2处,其中D2为约至约
接下来,使用第一图案化光刻胶128和第二图案化光刻胶130作为蚀刻掩模来实施第一蚀刻工艺。第一蚀刻工艺可以与以上结合图2描述的第一蚀刻工艺相同或类似,并且以上讨论全部结合于此。在第一蚀刻工艺期间,可以去除第一层118、第二层120和第三层122的不位于第一图案化光刻胶128或第二图案化光刻胶130下面的部分。
如图8所示,在第一蚀刻工艺之后,由第一区域124中的第一层118、第二层120和第三层122形成的多层结构可以具有锥形的侧壁。例如,第一区域124中的第一层118、第二层120和/或第三层122的侧壁可以在第一区域124中相对于衬底116的主表面以角度θ5延伸。在一些实施例中,角度θ5可以为约60°至约90°。第一区域124中的第一层118的侧壁的角度可以相对于衬底116的主表面以与第一区域124中的第二层120的侧壁的角度相同的角度延伸,或第一区域124中的第一层118的侧壁的角度可以以与第一区域124中的第二层120的侧壁的角度不同的角度延伸。类似地,第一区域124中的第一层118的侧壁的角度可以相对于衬底116的主表面以与第一区域124中的第三层122的侧壁的角度相同的角度延伸,或第一区域124中的第一层118的侧壁的角度可以以与第一区域124中的第三层122的侧壁的角度不同的角度延伸。此外,第一区域124中的第二层120的侧壁的角度可以相对于衬底116的主表面以与第一区域124中的第三层122的侧壁的角度相同的角度延伸,或第一区域124中的第二层120的侧壁的角度可以以与第一区域124中的第三层122的侧壁的角度不同的角度延伸。
在第一蚀刻工艺之后,由第二区域126中的第一层118、第二层120和第三层122形成的多层结构可以具有锥形的侧壁。例如,第二区域126中的第一层118、第二层120和/或第三层122的侧壁可以相对于衬底116的主表面在第二区域126中以角度θ6延伸。在一些实施例中,角度θ6可以为约60°至约90°。第二区域126中的第一层118的侧壁的角度可以相对于衬底116的主表面以与第二区域126中的第二层120的侧壁的角度相同的角度延伸,或第二区域126中的第一层118的侧壁的角度可以以与第二区域126中的第二层120的侧壁的角度不同的角度延伸。类似地,第二区域126中的第一层118的侧壁的角度可以相对于衬底116的主表面以与第二区域126中的第三层122的侧壁的角度相同的角度延伸,或第二区域126中的第一层118的侧壁的角度可以以与第二区域126中的第三层122的侧壁的角度不同的角度延伸。此外,第二区域126中的第二层120的侧壁的角度可以相对于衬底116的主表面以与第二区域126中的第三层122的侧壁的角度相同的角度延伸,或第二区域126中的第二层120的侧壁的角度可以以与第二区域126中的第三层122的侧壁的角度不同的角度延伸。
对于第一层118、第二层120和第三层122中的每个,当相应层在第一区域124和第二区域126的每个中具有相同的材料组成时,第一区域124和第二区域126中的相应层的侧壁形成的角度可以相同。当相应层在第一区域124中的材料组成与在第二区域126中的材料组成不同时,由第一区域124和第二区域126中的相应层的侧壁形成的角度可以不同。
如图8所示,在第一蚀刻工艺终止后,第一层118、第二层120和/或第三层122的边缘可横向延伸超出第一图案化光刻胶128的边缘。例如,第三层122可以超出第一图案化光刻胶128的一个或多个边缘延伸距离D3。在一些实施例中,D3为约至约此外,在第一蚀刻工艺终止后,第一层118、第二层120和/或第三层122的边缘可横向延伸超出第二图案化光刻胶130的边缘。例如,第三层122可超出第二图案化光刻胶130的一个或多个边缘延伸距离D4。在一些实施例中,D4为约至约距离D3可以与距离D4相同或不同,例如取决于第一区域124和第二区域126中的第三层122的材料组成和/或第一蚀刻工艺中使用的蚀刻剂。
接下来,参照图9,沿着第一图案化光刻胶128和第二图案化光刻胶130的边缘,以及沿着第一层118、第二层120和第三层122的侧壁形成聚合物132。在一些实施例中,例如使用CVD、ALD、PVD、PECVD等来沉积聚合物132。在第一区域124和第二区域126的每个中,聚合物132的厚度可以在聚合物132的顶部处最薄而在聚合物132的底部处较厚,并且聚合物132的厚度可以根据高度而变化。聚合物132的底部可以接触衬底116。
参照图10,去除聚合物132。在一些实施例中,可以使用O2灰化工艺去除聚合物132。O2灰化工艺可以消耗一部分第一图案化光刻胶128和/或第二图案化光刻胶130。例如,第一图案化光刻胶128和/或第二图案化光刻胶130的厚度可以通过O2灰化工艺减小。在一些实施例中,在O2灰化工艺之后,第一图案化光刻胶128可以具有厚度T7。厚度T7可以为约至约在一些实施例中,在O2灰化工艺之后,第二图案化光刻胶130可以具有厚度T8。厚度T8可以为约至约
在O2灰化工艺之后,第一图案化光刻胶128和/或第二图案化光刻胶130可以具有凹形的或不平坦的顶面。在其它实施例中,第一图案化光刻胶128和/或第二图案化光刻胶130可以在O2灰化工艺之后具有平坦的顶面。
在O2灰化工艺之后,第一图案化光刻胶128和/或第二图案化光刻胶130可以具有锥形的侧壁。例如,第一图案化光刻胶128的宽度和/或第二图案化光刻胶130的宽度可以根据高度而变化。在O2灰化工艺之后,第一图案化光刻胶128的顶面的宽度W4可以为约至约在O2灰化工艺之后,第一图案化光刻胶128的底面的宽度W5可以为约至约在O2灰化工艺之后,第二图案化光刻胶130的顶面的宽度W6可以为约至约在O2灰化工艺之后,第二图案化光刻胶130的底面的宽度W7可以为约至约第三层122的顶面可以通过O2灰化工艺消耗第一图案化光刻胶128和/或第二图案化光刻胶而暴露。在一些实施例中,第一层118、第二层120和/或第三层122中的一个或多个的部分也可以被O2灰化工艺消耗。
接下来,参照图11,使用第一图案化光刻胶128和第二图案化光刻胶130作为蚀刻掩模来实施第二蚀刻工艺。第二蚀刻工艺可以与以上结合图5描述的第二蚀刻工艺相同,并且以上讨论全部结合于此。
第二蚀刻工艺可以持续直至实现第一区域124和第二区域126中的第一层118、第二层120和第三层122的组合侧壁的期望轮廓。例如,图11示出了由第一区域124中的第一层118、第二层120和第三层122形成的第一多层结构134的特定侧壁轮廓,以及由第二区域126中的第一层118、第二层120和第三层122形成的第二多层结构136的特定侧壁轮廓。当实现多层结构134和136的期望侧壁轮廓时,第二蚀刻工艺可以终止。在一些实施例中,可以根据第二蚀刻工艺的运行时间来确定期望侧壁轮廓的实现。在一些实施例中,可以使用测量来确定期望侧壁轮廓的实现。形成在第一区域124和第二区域126中的多层结构的期望侧壁轮廓可以相同或不同。
接下来,例如使用灰化工艺去除第一图案化光刻胶128和第二图案化光刻胶130。产生的结构如图12所示。图12示出了图11所示的多层结构的展开图。如图12所示,第一多层结构134包括第一层118、第二层120和第三层122。包括在图12的第一多层结构134中的第一层118、第二层120和第三层122中的每个均具有相对于衬底116的主表面形成相应角度的相应侧壁。例如,第一多层结构134的第一层118的侧壁相对于衬底116的主表面具有基角θ7。在一些实施例中,基角θ7为约55°至约90°。第一多层结构134的第二层120的侧壁相对于衬底116的主表面具有凹角θ8。在一些实施例中,凹角θ8为约80°至约145°。第一多层结构134的第三层122的侧壁相对于衬底116的主表面具有锥角θ9。在一些实施例中,锥角θ9为约55°至约116°。
根据第一层118、第二层120和第三层122中的每个的材料组成,以及根据以上结合图11所述的第二蚀刻工艺中使用的蚀刻剂,任何组合都是可能的。例如,如以上结合图6所描述的,在实施例中,第一多层结构134的基角为约89°,第一多层结构134的凹角为约88°,并且第一多层结构134的锥角为约83°。在另一实施例中,第一多层结构134的基角为约60°,第一多层结构134的凹角为约130°,并且第一多层结构134的锥角为约67°。在另一实施例中,第一多层结构134的基角为约64°,第一多层结构134的凹角为约105°,并且第一多层结构134的锥角为约61°。以这种方式,通过改变如本文所述的蚀刻工艺使用的材料以及蚀刻工艺的参数和蚀刻剂,可以形成特定的基角、凹角和锥角,并且可以实现第一多层结构134的特定侧壁轮廓。
如图12所示,第二多层结构136包括第一层118、第二层120和第三层122。包括在第二多层结构136中的第一层118、第二层120和第三层122中的每个均具有相对于衬底116的主表面形成相应角度的相应侧壁。例如,第二多层结构136的第一层118的侧壁相对于衬底116的主表面具有基角θ10。在一些实施例中,基角θ10为约55°至约90°。基角θ10可以与基角θ7相同或可以与基角θ7不同,例如取决于第一区域124和第二区域126中的第一层118的材料组成。第二多层结构136的第二层120的侧壁相对于衬底116的主表面具有凹角θ11。在一些实施例中,凹角θ11为约80°至约145°。凹角θ11可以与凹角θ8相同或可以与凹角θ8不同,例如取决于第一区域124和第二区域126中的第二层120的材料组成。第二多层结构136的第三层122的侧壁相对于衬底116的主表面具有锥角θ12。在一些实施例中,锥角θ12为约55°至约116°。锥角θ12可以与锥角θ9相同或可以与锥角θ9不同,例如取决于第一区域124和第二区域126中的第三层122的材料组成。
根据第一层118、第二层120和第三层122中的每个的材料组成,以及根据以上结合图11所描述的第二蚀刻工艺中使用的蚀刻剂,第二多层结构136的任何期望侧壁轮廓都是可能的。在实施例中,第二多层结构136的基角为约83°,第二多层结构136的凹角为约88°,并且第二多层结构136的锥角为约89°。在另一实施例中,第二多层结构136的基角为约67°,第二多层结构136的凹角为约130°,并且第二多层结构136的锥角为约60°。在另一实施例中,第二多层结构136的基角为约61°,第二多层结构136的凹角为约105°,并且第二多层结构136的锥角为约64°。以这种方式,通过改变基角、凹角和锥角,可以实现第二多层结构136的特定侧壁轮廓。
图1至图12示出了具有三层的多层结构的形成。在一些实施例中,上述工艺可用于形成包括多于三层的多层结构。图13示出了包括四层的多层结构138。第一层140可以与以上结合图1讨论的第一层102相同或类似,并且以上讨论结合于此。第二层142和第三层144的每个均可以与以上结合图1讨论的第二层104相同或类似,并且以上讨论结合于此。在一些实施例中,第二层142和第三层144的材料组成不同。在其它实施例中,第二层142和第三层144的材料组成相同。第四层146可以与以上结合图1所讨论的第三层106相同或类似,并且第三层106的以上讨论结合于此。可以使用以上结合图1至图12描述的工艺来形成多层结构138。
如图13所示,第一层140的侧壁可以相对于衬底148的主表面形成基角θ13。在一些实施例中,基角θ13可以与以上结合图6描述的基角θ2相同或类似,并且基角θ2的以上讨论结合于此。第二层142的侧壁可以相对于衬底148的主表面形成凹角θ14。在一些实施例中,凹角θ14可以与以上结合图6描述的凹角θ3相同或类似,并且凹角θ3的以上讨论结合于此。第三层144的侧壁可以相对于衬底148的主表面形成凹角θ15。在一些实施例中,凹角θ15可以与以上结合图6描述的凹角θ3相同或类似,并且凹角θ3的以上讨论结合于此。凹角θ14和θ15可以相同或可以不同。第四层146的侧壁可以相对于衬底148的主表面形成锥角θ16。在一些实施例中,锥角θ16可以与以上结合图6描述的锥角θ4相同或类似,并且锥角θ4的以上讨论结合于此。
可以使用以上讨论的工艺来形成各个实施例。参照图14,示出了包括并排形成在衬底154上的第一多层结构150和第二多层结构152的结构。第一多层结构150和第二多层结构152中的每个均具有四层,例如,如以上结合图13所描述的。第一多层结构150和第二多层结构152可以同时形成,例如,如结合图7至图12所描述的。第一多层结构150可以与第二多层结构152基本相同,或者第一多层结构150可以与第二多层结构152不同。例如,第一多层结构150的这些层的材料组成可以与第二多层结构152的这些层相同。在这种情况下,第一多层结构150的侧壁轮廓可以与第二多层结构152的侧壁轮廓相同。在其它实施例中,第一多层结构150的一个或多个层的材料组成可以与第二多层结构152的一个或多个层不同。在这种情况下,第一多层结构150的侧壁轮廓可以与第二多层结构152的侧壁轮廓不同。
图15示出了包括并排形成在衬底160上的第一多层结构156和第二多层结构158的结构。第一多层结构156具有四层,并且第二多层结构152具有三层,例如,如以上结合图6和图13所描述的。第一多层结构156和第二多层结构158可以同时形成,例如,如结合图7至图12所描述的。
图16示出了可以例如使用以上结合图1至图6讨论的工艺形成的多层结构176。多层结构176可以包括底层164。底层164可以与以上结合图1所讨论的第一层102相同或类似,并且以上讨论结合于此。多层结构176还包括中间层166、168、170和172。中间层166、168、170和172的每个均可以与以上结合图1所讨论的第二层104相同或类似,并且以上讨论结合于此。虽然在图16中示出了四个中间层166、168、170和172,但是在其它实施例中,可以使用附加的中间层或更少的中间层。在一些实施例中,中间层166、168、170和172的材料组成可以彼此不同。在其它实施例中,中间层166、168、170和172的材料组成可以相同。多层结构176还包括顶层174。顶层174可以与以上结合图1所讨论的第三层106相同或类似,并且将第三层106的以上讨论结合于此。可以使用上面结合图1至图12所描述的工艺来形成多层结构176。
如图16所示,底层164的侧壁可以相对于衬底162的主表面形成基角θ17。在一些实施例中,基角θ17可以与以上结合图6所描述的基角θ2相同或类似,并且将基角θ2的以上讨论结合于此。中间层166、168、170和172中的每个的侧壁的每个均可以相对于衬底162的主表面分别形成凹角θ18。在一些实施例中,相应的中间层的凹角θ18可以与以上结合图6所描述的凹角θ3相同或类似,并且将凹角θ3的以上讨论结合于此。中间层166、168、170和172中的每个的凹角可以彼此相同,或者可以彼此不同。顶层174的侧壁可以相对于衬底162的主表面形成锥角θ19。在一些实施例中,锥角θ19可以与以上结合图6所描述的锥角θ4相同或类似,并且将锥角θ4的以上讨论结合于此。
图17示出了其中在衬底182上彼此相邻地形成第一多层结构178和第二多层结构180的结构。第一多层结构178和第二多层结构180中的每个可以类似于图16所示的多层结构176,并且将多层结构176的讨论结合于此。第一多层结构178和第二多层结构180可以使用以上结合图7至图12所描述的工艺同时形成。
图18示出了其中在衬底188上彼此相邻地形成第一多层结构184和第二多层结构186的结构。第一多层结构184可以类似于图16所示的多层结构176,并且多层结构176的讨论结合于此。第二多层结构186可以类似于图13所示的多层结构138,并且将多层结构138的讨论结合于此。第一多层结构184和第二多层结构186可以使用以上结合图7至图12所描述的工艺同时形成。
图19示出了其中在衬底194上彼此相邻地形成第一多层结构190和第二多层结构192的结构。第一多层结构190可以类似于图16所示的多层结构176,并且将多层结构176的讨论结合于此。第二多层结构192可以类似于图6所示的多层结构112,并且将多层结构112的讨论结合于此。第一多层结构190和第二多层结构192可以使用以上结合图7至图12所描述的工艺同时形成。
图20示出了其中在衬底197上彼此相邻地形成第一多层结构196、第二多层结构198和第三多层结构200的结构。第一多层结构196可以类似于图16中所示的多层结构176,并且将多层结构176的讨论结合于此。第二多层结构198可以类似于图6所示的多层结构112,并且将多层结构112的讨论结合于此。第三多层结构200可以类似于图13所示的多层结构138,并且将多层结构138的讨论结合于此。第一多层结构196、第二多层结构198和第三多层结构200可以使用以上结合图7至图12所描述的工艺同时形成。
以上实施例的许多不同应用是可能的。在一些实施例中,本文描述的多层结构可用于形成用于集成Si纳米系统器件的夹层结构,例如用于传感器应用、显示应用、MEMS应用等。
图21至图25示出了用于包括本文描述的多层结构的集成Si纳米系统器件的夹层结构的形成中的中间阶段。参照图21,示出了衬底210。可以使用任何合适的衬底210。在一些实施例中,衬底210可以包括集成电路,该集成电路包括一个或多个有源器件、无源器件和电路。例如,衬底210可以包括互补金属-氧化物-半导体(CMOS)芯片。在其它实施例中,衬底210可以没有有源器件,并且可以仅包括无源器件或电连接件。在其它实施例中,衬底210可以没有任何有源器件、无源器件或电连接件。可以使用任何合适的材料来形成衬底210。
在衬底210上形成电连接件212。在一些实施例中,电连接件212由诸如金属的导电材料形成。例如,电连接件212可以由铝、铜、它们的组合等形成。电连接件212可以提供至衬底210中的器件和/或电路的电连接。
可以在电连接件212上面并沿着电连接件212的侧壁形成介电材料214。介电材料214可以沿着衬底210的表面延伸。介电材料214可以将电连接件212与相邻的电连接件212电隔离。可以使用任何合适的介电材料。介电材料214由聚合物(诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等)、氮化物(诸如氮化硅等)、氧化物(诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)或它们的组合等)等形成,并且可以例如通过旋涂、层压、化学气相沉积(CVD)等形成。
在介电材料214上方形成底部导电层216。底部导电层216穿过介电材料214延伸以接触电连接件212。通过此方式,底部导电层216可以电连接至衬底210的电路。底部导电层216可以由例如Al、AlCu、Ti、TiN等的金属形成。在其它实施例中,底部导电层216可以由例如ITO、ZnO、RuO等的金属氧化物形成。可以使用诸如ALC、CVP、PVD等的适当沉积工艺来形成底部导电层216。
在底部导电层216上方形成多层结构224、226和228。在一些实施例中,使用以上结合图1至图20所描述的工艺来形成多层结构224、226和228。虽然图21中示出的截面将多层结构224、226和228示出为彼此断开,但是在平面图中,多层结构224、226和228中的两个或更多个可以是连续的。此外,虽然在多层结构224、226和228的每个中示出了三层,但是在一些实施例中,多层结构224、226和228中的一个或多个可以由以上结合图1至图20所描述的附加层形成。
在一些器件中,将在图21所示的结构上方形成第一层、第二层、第三层和第四层(见下面的图22至图25)。第一层、第二层、第三层和第四层中的每个将具有位于多层结构224、226和228上面的部分,以及不位于多层结构224、226和228上面的部分。在一些器件中,这些层中的一个或多个(例如,第二层和第一层)的不位于多层结构224、226和228上面的部分与第二层和第一层的位于多层结构224、226和228上面的部分不连续是期望的。对于这些器件,其它层(例如第三层和第四层)在第三层和第四层的位于多层结构224、226和228上面的部分与第三层和第四层的不位于多层结构224、226和228上面的部分之间连续可能是期望的。在一些实施例中,多层结构224、226和228可以使第一层、第二层、第三层和第四层形成为具有期望的连续/不连续特性。
参照图22,沿着多层结构224、226和228的侧壁以及沿着多层结构224、226和228的顶面在底部导电层216上方形成第一层230。在一些实施例中,第一层230是导电层。第一层230可以由例如Al、AlCu、Ti、TiN等的金属形成。在其它实施例中,第一层230可以由例如ITO、ZnO、RuO等的金属氧化物形成。在一些实施例中,例如使用化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、等离子增强CVD(PECVD)等来沉积第一层230。
如图22所示,多层结构224、226和228的侧壁轮廓使得第一层230能够以第一层230的不位于任何多层结构224、226和228上面的部分与第一层230的位于多层结构224、226和228中的一个上面的部分不连续的方式形成。例如,第一层230的顶面可以与多层结构224、226和228的第二层220相交,并且第二层220的侧壁的凹角可以有助于将第一层230的不位于任何多层结构224、226和228上面的部分与第一层230的位于多层结构224、226和228中的一个上面的部分切断。
参照图23,在第一层230上方形成第二层232。第二层232的部分位于多层结构224、226和228上面,并且第二层232的其它部分不位于多层结构224、226和228上面。在一些实施例中,例如使用化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)等来沉积第二层232。在一些实施例中,第二层232是导电层。第二层232可以由例如Al、AlCu、Ti、TiN等的金属形成。在其它实施例中,第二层232可以由例如ITO、ZnO、RuO等的金属氧化物形成。
如图23所示,多层结构224、226和228的侧壁轮廓使得第二层232能够以第二层232的不位于任何多层结构224、226和228上面的部分与第二层232的位于多层结构224、226和228中的一个上面的部分不连续的方式形成。例如,第二层232的顶面可以与多层结构224、226和228的第二层220相交,并且第二层220的侧壁的凹角可以有助于将第二层232的不位于任何多层结构224、226和228上面的部分与第二层232的位于多层结构224、226和228中的一个上面的部分切断。
参照图24,在第二层232上方形成第三层234。第三层234的部分位于多层结构224、226和228上面,并且第三层234的其它部分不位于多层结构224、226和228上面。在一些实施例中,例如使用化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)等来沉积第三层234。在一些实施例中,第三层234是导电层。第三层234可以由例如,Al、AlCu、Ti、TiN等的金属形成。在其它实施例中,第三层234可以由例如ITO、ZnO、RuO等的金属氧化物形成。
如图24所示,多层结构224、226和228的侧壁轮廓使得第三层234能够以第三层234的不位于任何多层结构224、226和228上面的部分与第三层234的位于多层结构224、226和228中的一个上面的部分连续的方式形成。例如,第三层234的顶面可以与多层结构224、226和228的第三层222相交,并且第三层222的侧壁的锥角可以有助于使得第三层234的不位于任何多层结构224、226和228上面的部分与第三层234的位于多层结构224、226和228中的一个上面的部分连续。
参照图25,在第四层236上方形成第四层236。第四层236的部分位于多层结构224、226和228上面,并且第四层236的其它部分不位于多层结构224、226和228上面。在一些实施例中,例如使用化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)等来沉积第四层236。在一些实施例中,第四层236是导电层。第四层236可以由例如,Al、AlCu、Ti、TiN等的金属形成。在其它实施例中,第四层236可以由例如ITO、ZnO、RuO等的金属氧化物形成。
如图25所示,多层结构224、226和228的侧壁轮廓使得第四层236能够以第四层236的不位于任何多层结构224、226和228上面的部分与第四层236的位于多层结构224、226和228中的一个上面的部分连续的方式形成。例如,第四层236的顶面可以与多层结构224、226和228的第三层222相交,并且第三层222的侧壁的锥角可以有助于使得第四层236的不位于任何多层结构224、226和228上面的部分与第四层236的位于多层结构224、226和228中的一个上面的部分连续。
如本文所述,根据一些实施例,提供了多层结构和形成多层结构的方法。多层结构可以包括侧壁,该侧壁具有可以针对特定设计定制的轮廓。例如,在多层结构中,多层结构的一层可以具有以第一角度延伸的侧壁,多层结构的第二层可以具有以第二角度延伸的侧壁,并且第一角度和第二角度可以彼此不同。多层结构还可以包括附加层,并且附加层的侧壁可以以与第一角度或第二角度相同或与第一角度或第二角度不同的角度延伸。以这种方式,可以实现多层结构的期望侧壁轮廓。
根据一些实施例,可以仅利用一个沉积/光刻/蚀刻工艺而不是使用多个沉积/光刻/蚀刻工艺来实现多层结构的期望侧壁轮廓。因此,可以以更低的成本和更少的时间来形成具有期望侧壁轮廓的多层结构。因此,可以改进制造循环时间和/或输出。
根据一些实施例,具有如本文所述的侧壁轮廓的多层结构可以用于集成Si纳米系统器件的形成中,该集成Si纳米系统器件包含在多层结构旁边延伸并且位于多层结构上面的夹层结构。在一些实施例中,多层结构位于例如硅互补金属氧化物半导体(CMOS)芯片的衬底上面。一些硅纳米系统器件可以包括位于CMOS芯片上方的多层结构。一个或多个层可以位于多层结构上面,并且这些层可以横向延伸超出CMOS芯片上方的多层结构。在一些器件中,以第一层的不位于多层结构上面的第一部分与第一层的位于多层结构上面的第二部分不连续的方式形成一个或多个层的第一层可能是期望的。类似地,在一些器件中,以第二层的接触第一层的第一部分的第一部分与第二层的位于第一层的第二部分上面的第二部分不连续的方式形成第二层可能是期望的。其它层在这些层的位于多层结构上面的部分和不位于多层结构上面的部分之间连续可能是期望的。多层结构的侧壁轮廓可以设计为使得侧壁的至少一部分有助于将第一层的第一部分与第一层的第二部分限界和/或切断,和/或将第二层的第一部分与第二层的第二部分限界和/或切断,同时允许其它层形成为连续的。
根据一些实施例提供了方法。该方法包括在衬底上沉积多个层;图案化位于多个层上面的第一掩模;使用第一掩模作为蚀刻掩模对多个层实施第一蚀刻工艺,其中,在第一蚀刻工艺之后,多个层横向延伸超出第一掩模,并且多个层的侧壁是锥形的;沿着第一掩模的侧壁和多个层的侧壁形成聚合物材料;去除聚合物材料,其中,去除聚合物材料消耗第一掩模的一部分以形成剩余的第一掩模;并使用剩余的第一掩模对多个层实施第二蚀刻工艺,其中,在第二蚀刻工艺终止之后,多个层的组合侧壁轮廓包括第一部分和第二部分,并且其中,第一部分的第一角度和第二部分的第二角度不同。在实施例中,去除聚合物材料使得第一掩模的侧壁成锥形。在实施例中,第一角度由第一部分相对于衬底的主表面形成,并且第二角度由第二部分相对于衬底的主表面形成,并且第一角度是锐角,并且其中第二角度是钝角。在实施例中,多个层包括第一层、第二层和第三层,第一部分包括第一层的侧壁,第二部分包括第二层的侧壁,以及组合侧壁轮廓的第三部分包括第三层的侧壁,并且第一角度、第二角度和第三部分的第三角度不同。在实施例中,第一角度在55至90度的范围内。在实施例中,第二角度在80至145度的范围内。在实施例中,第三角度在55至100度的范围内。在实施例中,该方法还包括形成第一层,其中,第一层的第一部分位于多个层上面,并且第一层的第二部分不位于多个层上面,并且第一层的第一部分与第一层的第二部分物理断开。在实施例中,该方法还包括在第一层上方形成第二层,其中,第二层的第一部分位于多个层上面,并且第二层的第二部分不位于多个层上面,并且第二层的第一部分与第二层的第二部分物理断开。在实施例中,该方法还包括形成第三层,其中,第三层在第三层的位于多个层上面的第一部分和第三层的不位于多个层上面的第二部分之间连续,并且该方法还包括形成第四层,其中,第四层在第四层的位于多个层上面的第一部分和第四层的不位于多个层上面的第二部分之间连续。
根据一些实施例提供了方法。该方法包括在衬底上形成第一多个层,其中,该第一多个层的第一层的材料组成与该第一多个层的第二层的材料组成不同;在第一多个层上方形成光刻胶材料;图案化光刻胶材料以形成第一掩模和第二掩模;使用第一掩模和第二掩模作为蚀刻掩模实施第一蚀刻工艺,其中,第一蚀刻工艺去除第一多个层的在第一掩模和第二掩模之间延伸的部分,以形成位于第一掩模下面的第二多个层和位于第二掩模下面的第三多个层;沿着第一掩模和第二掩模的侧壁形成聚合物,其中,聚合物的侧壁是锥形的;使用灰化工艺去除聚合物,其中,灰化工艺消耗第一掩模的部分和第二掩模的部分,以形成剩余的第一掩模和剩余的第二掩模,其中,剩余的第一掩模的形状与第一掩模的形状不同,并且剩余的第二掩模的形状和第二掩模的形状不同;使用剩余的第一掩模和剩余的第二掩模作为蚀刻掩模对第二多个层和第三多个层实施第二蚀刻工艺,其中,当第二多个层的侧壁轮廓是目标侧壁轮廓时,第二蚀刻工艺终止,并且目标侧壁轮廓包括目标侧壁轮廓的以不同角度延伸的不同部分;并去除剩余的第一掩模和剩余的第二掩模。在实施例中,在灰化工艺之后,剩余的第一掩模和剩余的第二掩模的侧壁是锥形的。在实施例中,使用第一蚀刻剂和氧气作为蚀刻剂来实施第二蚀刻工艺,并且第一蚀刻剂包括碳和氟。在实施例中,第二多个层包括第一层、第二层、第三层和第四层,其中,第一角度由第一层的侧壁和衬底的主表面形成,第二角度由第二层的侧壁和衬底的主表面形成,第三角度由第三层的侧壁和衬底的主表面形成,第四角度由第四层的侧壁和衬底的主表面形成,其中,第二角度和第三角度相同,并且其中,第一角度和第四角度与第二角度和第三角度不同。在实施例中,该方法还包括沿着第二多个层的侧壁形成第一层、第二层、第三层和第四层,其中,目标侧壁轮廓使得第一层和第二层沿着第二多个层的侧壁不连续,并且目标侧壁轮廓使得第三层和第四层沿着第二多个层的侧壁连续。在实施例中,第一多个层包括至少六个层。
根据一些实施例提供了器件。该器件包括衬底;位于衬底上面的底部导电层;位于底部导电层上方的多层结构,其中,底部导电层的第一部分没有多层结构,并且底部导电层的第二部分由多层结构覆盖;第一层,其中,第一层的第一部分位于底部导电层的第一部分上面,而第一层的第二部分位于多层结构上面,并且第一层的第一部分与第二层的第二部分不连续,并且其中,多层结构的部分在第一层的第一部分和第一层的第二部分之间延伸;第二层,其中,第二层的第一部分位于第一层的第一部分上面,并且第二层的第二部分位于多层结构上面,并且第二层的第一部分与第二层的第二部分不连续,并且其中,多层结构的该部分在第二层的第一部分和第二层的第二部分之间延伸;第三层,其中,第三层的第一部分位于第二层的第一部分上面,并且第三层的第二部分位于第二层的第二部分上面,并且第三层的第一部分与第三层的第二部分连续;以及第四层,位于第三层上面,其中,第四层的第一部分位于第三层的第一部分上面,并且第四层的第二部分位于第三层的第二部分上面,并且第四层的第一部分与第四层的第二部分连续。在实施例中,多层结构包括第五层、第六层和第二层,并且第六层的部分在第一层的第一部分和第一层的第二部分之间延伸。在实施例中,第六层的该部分在第二层的第一部分和第二层的第二部分之间延伸。在实施例中,第一层覆盖第五层的侧壁。
上面概述了若干实施例的特征,使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解,它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到,这种等同构造并不背离本发明的精神和范围,并且在不背离本发明的精神和范围的情况下,本文中它们可以做出多种变化、替换以及改变。
Claims (10)
1.一种形成半导体器件的方法,包括:
在衬底上沉积多个层;
图案化位于所述多个层上面的第一掩模;
使用所述第一掩模作为蚀刻掩模对所述多个层实施第一蚀刻工艺,其中,在所述第一蚀刻工艺之后,所述多个层横向延伸超出所述第一掩模,并且所述多个层的侧壁是锥形的;
沿着所述第一掩模的侧壁和所述多个层的侧壁形成聚合物材料;
去除所述聚合物材料,其中,去除所述聚合物材料消耗所述第一掩模的部分以形成剩余的第一掩模;以及
使用所述剩余的第一掩模对所述多个层实施第二蚀刻工艺,其中,在所述第二蚀刻工艺终止之后,所述多个层的组合侧壁轮廓包括第一部分和第二部分,并且其中,所述第一部分的第一角度和所述第二部分的第二角度不同。
2.根据权利要求1所述的方法,其中,去除所述聚合物材料使得所述第一掩模的侧壁成锥形。
3.根据权利要求1所述的方法,其中,所述第一角度由所述第一部分相对于所述衬底的主表面形成,并且所述第二角度由所述第二部分相对于所述衬底的主表面形成,并且所述第一角度是锐角,并且其中所述第二角度是钝角。
4.根据权利要求1所述的方法,其中,所述多个层包括第一层、第二层和第三层,其中,所述第一部分包括所述第一层的侧壁,所述第二部分包括所述第二层的侧壁,以及所述组合侧壁轮廓的第三部分包括所述第三层的侧壁,并且其中,所述第一角度、所述第二角度和所述第三部分的第三角度不同。
5.根据权利要求4所述的方法,其中,所述第一角度在55至90度的范围内。
6.根据权利要求5所述的方法,其中,所述第二角度在80至145度的范围内。
7.根据权利要求6所述的方法,其中,所述第三角度在55至100度的范围内。
8.根据权利要求1所述的方法,还包括:
形成第一层,其中,所述第一层的第一部分位于所述多个层上面,并且所述第一层的第二部分不位于所述多个层上面,并且所述第一层的第一部分与所述第一层的第二部分物理断开。
9.一种形成半导体器件的方法,包括:
在衬底上形成第一多个层,其中,所述第一多个层的第一层的材料组成与所述第一多个层的第二层的材料组成不同;
在所述第一多个层上方形成光刻胶材料;
图案化所述光刻胶材料以形成第一掩模和第二掩模;
使用所述第一掩模和所述第二掩模作为蚀刻掩模实施第一蚀刻工艺,其中,所述第一蚀刻工艺去除所述第一多个层的在所述第一掩模和所述第二掩模之间延伸的部分,以形成位于所述第一掩模下面的第二多个层和位于所述第二掩模下面的第三多个层;
沿着所述第一掩模和所述第二掩模的侧壁形成聚合物,其中,所述聚合物的侧壁是锥形的;
使用灰化工艺去除所述聚合物,其中,所述灰化工艺消耗所述第一掩模的部分和所述第二掩模的部分,以形成剩余的第一掩模和剩余的第二掩模,其中,所述剩余的第一掩模的形状与所述第一掩模的形状不同,并且所述剩余的第二掩模的形状和所述第二掩模的形状不同;
使用所述剩余的第一掩模和所述剩余的第二掩模作为蚀刻掩模对所述第二多个层和所述第三多个层实施第二蚀刻工艺,其中,当所述第二多个层的侧壁轮廓是目标侧壁轮廓时,所述第二蚀刻工艺终止,并且所述目标侧壁轮廓包括所述目标侧壁轮廓的以不同角度延伸的不同部分;以及
去除所述剩余的第一掩模和所述剩余的第二掩模。
10.一种半导体器件,包括:
衬底;
底部导电层,位于所述衬底上面;
多层结构,位于所述底部导电层上方,其中,所述底部导电层的第一部分没有所述多层结构,并且所述底部导电层的第二部分由所述多层结构覆盖;
第一层,其中,所述第一层的第一部分位于所述底部导电层的第一部分上面,而所述第一层的第二部分位于所述多层结构上面,并且所述第一层的第一部分与所述第二层的第二部分不连续,并且其中,所述多层结构的部分在所述第一层的第一部分和所述第一层的第二部分之间延伸;
第二层,其中,所述第二层的第一部分位于所述第一层的第一部分上面,并且所述第二层的第二部分位于所述多层结构上面,并且所述第二层的第一部分与所述第二层的第二部分不连续,并且其中,所述多层结构的所述部分在所述第二层的第一部分和所述第二层的第二部分之间延伸;
第三层,其中,所述第三层的第一部分位于所述第二层的第一部分上面,并且所述第三层的第二部分位于所述第二层的第二部分上面,并且所述第三层的第一部分与所述第三层的第二部分连续;以及
第四层,位于所述第三层上面,其中,所述第四层的第一部分位于所述第三层的第一部分上面,并且所述第四层的第二部分位于所述第三层的第二部分上面,并且所述第四层的第一部分与所述第四层的第二部分连续。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201862773559P | 2018-11-30 | 2018-11-30 | |
US62/773,559 | 2018-11-30 | ||
US16/694,121 US11004685B2 (en) | 2018-11-30 | 2019-11-25 | Multi-layer structures and methods of forming |
US16/694,121 | 2019-11-25 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN111261631A true CN111261631A (zh) | 2020-06-09 |
CN111261631B CN111261631B (zh) | 2022-12-13 |
Family
ID=70849330
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201911211799.8A Active CN111261631B (zh) | 2018-11-30 | 2019-12-02 | 半导体器件及其形成方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US11004685B2 (zh) |
KR (1) | KR102295357B1 (zh) |
CN (1) | CN111261631B (zh) |
TW (1) | TWI734274B (zh) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1812150A (zh) * | 2005-01-28 | 2006-08-02 | 日立环球储存科技荷兰有限公司 | 控制用于读传感器限定的掩模轮廓的方法 |
KR20090067608A (ko) * | 2007-12-21 | 2009-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
CN105609415A (zh) * | 2015-12-25 | 2016-05-25 | 中国科学院微电子研究所 | 一种刻蚀方法 |
CN107004584A (zh) * | 2014-12-05 | 2017-08-01 | 瓦里安半导体设备公司 | 异质结构的斜角离子束处理 |
Family Cites Families (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0499433B1 (en) * | 1991-02-12 | 1998-04-15 | Matsushita Electronics Corporation | Semiconductor device with improved reliability wiring and method of its fabrication |
JP3206145B2 (ja) * | 1992-01-16 | 2001-09-04 | セイコーエプソン株式会社 | テーパー制御方法、mim素子及びその製造方法、表示体及びその製造方法 |
JP2522616B2 (ja) | 1992-03-24 | 1996-08-07 | 株式会社東芝 | 半導体装置の製造方法 |
JPH05304153A (ja) * | 1992-04-28 | 1993-11-16 | Hitachi Ltd | 半導体装置 |
JP2614403B2 (ja) * | 1993-08-06 | 1997-05-28 | インターナショナル・ビジネス・マシーンズ・コーポレイション | テーパエッチング方法 |
US5554488A (en) * | 1994-07-28 | 1996-09-10 | Northern Telecom Limited | Semiconductor device structure and method of formation thereof |
US5679606A (en) * | 1995-12-27 | 1997-10-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | method of forming inter-metal-dielectric structure |
KR100477821B1 (ko) | 1997-12-30 | 2005-07-07 | 주식회사 하이닉스반도체 | 반도체소자의금속배선형성방법 |
US6124640A (en) * | 1998-08-31 | 2000-09-26 | Advanced Micro Devices, Inc. | Scalable and reliable integrated circuit inter-level dielectric |
US6472307B1 (en) * | 2000-01-27 | 2002-10-29 | Agere Systems Guardian Corp. | Methods for improved encapsulation of thick metal features in integrated circuit fabrication |
US6387820B1 (en) * | 2000-09-19 | 2002-05-14 | Advanced Micro Devices, Inc. | BC13/AR chemistry for metal overetching on a high density plasma etcher |
US6955964B2 (en) * | 2003-11-05 | 2005-10-18 | Promos Technologies, Inc. | Formation of a double gate structure |
TWI489519B (zh) * | 2004-04-28 | 2015-06-21 | Semiconductor Energy Lab | 基板上配線,半導體裝置及其製造方法 |
KR20060059565A (ko) * | 2004-11-29 | 2006-06-02 | 삼성전자주식회사 | 다층 배선, 이의 제조 방법 및 이를 갖는 박막트랜지스터 |
US7988875B2 (en) * | 2007-02-08 | 2011-08-02 | Applied Materials, Inc. | Differential etch rate control of layers deposited by chemical vapor deposition |
JP5259148B2 (ja) | 2007-09-20 | 2013-08-07 | 株式会社東芝 | 医用統合管理システムおよびそのための統合管理サーバ |
US8153527B2 (en) * | 2008-10-13 | 2012-04-10 | Globalfoundries Singapore Pte. Ltd. | Method for reducing sidewall etch residue |
US8071485B2 (en) * | 2009-06-29 | 2011-12-06 | Globalfoundries Inc. | Method of semiconductor manufacturing for small features |
KR101128383B1 (ko) | 2009-07-24 | 2012-03-23 | (주)조인마켓 | 음성패킷망을 이용한 학원 통합 관리 시스템 및 그 서비스 제공 방법 |
US8372714B2 (en) * | 2010-06-28 | 2013-02-12 | Macronix International Co., Ltd. | Semiconductor device and method of manufacturing a semiconductor device |
KR20140048087A (ko) | 2011-02-10 | 2014-04-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 발광 장치 및 그 제작 방법, 조명 장치 및 표시 장치 |
JP2012248649A (ja) | 2011-05-27 | 2012-12-13 | Renesas Electronics Corp | 半導体素子、および半導体素子の製造方法 |
US9406614B2 (en) * | 2013-03-08 | 2016-08-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Material and process for copper barrier layer |
US9299667B2 (en) * | 2014-04-23 | 2016-03-29 | Macronics International Company, Ltd. | Method of shaping densely arranged PL gates and peripheral MOS gates for ILD oxide fill-in |
US9263667B1 (en) | 2014-07-25 | 2016-02-16 | Spin Transfer Technologies, Inc. | Method for manufacturing MTJ memory device |
JP2017005227A (ja) | 2015-06-16 | 2017-01-05 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US10038137B2 (en) * | 2016-09-30 | 2018-07-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | MRAM device and method for fabricating the same |
US10084032B2 (en) * | 2017-01-13 | 2018-09-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure and method |
US10553479B2 (en) * | 2017-02-16 | 2020-02-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with contact pad and fabrication method therefore |
US10263064B2 (en) * | 2017-06-30 | 2019-04-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor devices and methods of forming the same |
KR102637849B1 (ko) * | 2017-11-28 | 2024-02-19 | 삼성디스플레이 주식회사 | 도전 패턴, 이를 포함하는 표시장치 및 도전 패턴의 제조 방법 |
US20190362983A1 (en) * | 2018-05-23 | 2019-11-28 | Applied Materials, Inc. | Systems and methods for etching oxide nitride stacks |
-
2019
- 2019-11-25 US US16/694,121 patent/US11004685B2/en active Active
- 2019-11-27 TW TW108143131A patent/TWI734274B/zh active
- 2019-11-27 KR KR1020190154802A patent/KR102295357B1/ko active IP Right Grant
- 2019-12-02 CN CN201911211799.8A patent/CN111261631B/zh active Active
-
2021
- 2021-05-10 US US17/316,008 patent/US11742204B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1812150A (zh) * | 2005-01-28 | 2006-08-02 | 日立环球储存科技荷兰有限公司 | 控制用于读传感器限定的掩模轮廓的方法 |
KR20090067608A (ko) * | 2007-12-21 | 2009-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
CN107004584A (zh) * | 2014-12-05 | 2017-08-01 | 瓦里安半导体设备公司 | 异质结构的斜角离子束处理 |
CN105609415A (zh) * | 2015-12-25 | 2016-05-25 | 中国科学院微电子研究所 | 一种刻蚀方法 |
Also Published As
Publication number | Publication date |
---|---|
US11004685B2 (en) | 2021-05-11 |
US20210265165A1 (en) | 2021-08-26 |
CN111261631B (zh) | 2022-12-13 |
KR102295357B1 (ko) | 2021-09-01 |
US20200176254A1 (en) | 2020-06-04 |
TWI734274B (zh) | 2021-07-21 |
KR20200066564A (ko) | 2020-06-10 |
TW202038303A (zh) | 2020-10-16 |
US11742204B2 (en) | 2023-08-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11502161B2 (en) | Metal insulator metal capacitor structure having high capacitance | |
US6319767B1 (en) | Method to eliminate top metal corner shaping during bottom metal patterning for MIM capacitors via plasma ashing and hard masking technique | |
US7592220B2 (en) | Capacitance process using passivation film scheme | |
US20220367610A1 (en) | Metal insulator metal capacitor structure having high capacitance | |
US20180286782A1 (en) | Method for producing semiconductor device and semiconductor device | |
US9318545B2 (en) | Resistor structure and method for forming the same | |
CN101295633A (zh) | 金属-绝缘体-金属电容器及其制造方法 | |
US8173539B1 (en) | Method for fabricating metal redistribution layer | |
US6825080B1 (en) | Method for forming a MIM capacitor | |
CN111261631B (zh) | 半导体器件及其形成方法 | |
KR102341024B1 (ko) | 다층 구조 및 형성 방법 | |
KR100613281B1 (ko) | 박막 커패시터의 제조 방법 | |
TWI717173B (zh) | 記憶體裝置及其製造方法 | |
KR100816247B1 (ko) | Mim 캐패시터 및 그 제조방법 | |
US11450733B2 (en) | Three dimensional metal insulator metal capacitor structure | |
US10910304B2 (en) | Tight pitch wirings and capacitor(s) | |
CN104112701B (zh) | 半导体结构及其制造方法 | |
US10879108B2 (en) | Topographic planarization method for lithography process | |
KR100664376B1 (ko) | 반도체 소자의 커패시터 제조 방법 | |
KR100607662B1 (ko) | 메탈 절연체 메탈 커패시터 형성방법 | |
KR20090119168A (ko) | 반도체 소자의 커패시터 제조 방법 | |
TWI237902B (en) | Method of forming a metal-insulator-metal capacitor | |
CN112635438A (zh) | 一种半导体结构及其形成方法 | |
TW202005101A (zh) | 電容結構及其製造方法 | |
JP2004349344A (ja) | 半導体装置の製造方法及びエッチング方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |