JP2012248649A - 半導体素子、および半導体素子の製造方法 - Google Patents

Abstract

【課題】信頼性の高い半導体素子を提供する。
【解決手段】半導体素子１００は、Ｆｅ−ＩｎＰ基板１０と、Ｆｅ−ＩｎＰ基板１０上に設けられたｎ−ＩｎＰエッチングストッパ層１４と、ｎ−ＩｎＰエッチングストッパ層１４上に設けられたＩｎＧａＡｓ層３２と、ＩｎＧａＡｓ層３２上に設けられたｐ−ＩｎＰウィンドウ層２２と、により構成されるメサ３０と、ｎ−ＩｎＰエッチングストッパ層１４上に設けられ、かつメサ３０の側面を覆うＩｎＰパッシベーション層４０と、を備えている。ＩｎＧａＡｓ層３２は、ｎ−ＩｎＰエッチングストッパ層１４と異なる材料により構成されており、ｐ−ＩｎＰウィンドウ層２２は、ｎ−ＩｎＰエッチングストッパ層１４と同一の材料から構成されている。また、ｐ−ＩｎＰウィンドウ層２２の層厚がＩｎＧａＡｓ層３２の層厚の１／３以下である。
【選択図】図１

Description

本発明は、半導体素子、および半導体素子の製造方法に関する。

受光素子の一つとして、導波路型受光素子がある。導波路型受光素子では、光吸収層に対して水平な方向から信号光が入射する。このため、応答特性の高速化（キャリア走行時間の短縮）のために光吸収層を薄く設計しても、導波路長を長くすることで高い光電変換効率が得られる。導波路型受光素子に関する技術としては、例えば特許文献１および２に記載のものがある。

特許文献１に記載の技術は、装荷型半導体受光素子に関するものであり、受光素子を構成するガイド層を、複数の半導体層の積層構造、また層厚方向に連続的に変化する組成を有する構造のものとするというものである。特許文献２に記載の技術は、導波路層がＦｅドープＩｎＰ層に埋め込まれた構成を有する埋め込み導波路型受光素子に関するものである。これらはいずれも高速特性確保のため、ｐｎ接合位置を高精度で制御できる「結晶成長によるｐｎ接合形成」と素子容量低減のための「微細メサ構造」とを組み合わせた素子構造である。

特開２００３−３３２６１３号公報 特開２００８−１５３５４７号公報

半導体素子を構成するメサを形成する際のドライエッチングにより、メサの表面にはダメージ層が形成されてしまう。このダメージ層を除去するために、当該ドライエッチング後にウェットエッチングを行う場合がある。この場合、メサの下方に設けられる構造を保護するため、メサはエッチングストッパ層上に設けられる。

ダメージ層を除去するためのウェットエッチングにおいて、メサを構成する半導体層のうち、エッチングストッパ層と同一の材料からなる半導体層はエッチングされない。このため、メサの側面には凹凸が形成される。メサの側面に凹凸が形成される場合、メサの側面を覆うように設けられるパッシベーション層の表面に段差が生じてしまう。この場合、メサ上に形成される配線が断線する等、半導体装置の信頼性を低下させるおそれがある。

本発明によれば、基板と、
前記基板上に設けられ、かつ半導体により構成されるエッチングストッパ層と、
前記エッチングストッパ層上に設けられた第１半導体層と、前記第１半導体層上に設けられた第２半導体層と、により構成されるメサと、
前記エッチングストッパ層上に設けられ、かつ前記メサの側面を覆うパッシベーション層と、
を備え、
前記第１半導体層は、前記エッチングストッパ層と異なる材料からなり、
前記第２半導体層は、前記エッチングストッパ層と同一の材料からなり、かつ層厚が前記第１半導体層の層厚の１／３以下である半導体素子が提供される。

本発明によれば、第２半導体層の層厚は、第１半導体層の層厚の１／３以下である。このため、メサの側面を覆うように設けられるパッシベーション層を成長させる際に、第１半導体層へ供給される原料の割合を増大させることができる。これにより、メサの側面に凹凸が形成される場合であっても、第１半導体層上に成長するパッシベーション層と第２半導体層上に成長するパッシベーション層との間に段差が形成されることを抑制することができる。従って、信頼性の高い半導体素子を提供することができる。

本発明によれば、基板上にエッチングストッパ層を形成する工程と、前記エッチングストッパ層上に、前記エッチングストッパ層と異なる材料からなる第１半導体層を形成する工程と、前記第１半導体層上に、前記エッチングストッパ層と同一の材料からなり、かつ層厚が前記第１半導体層の層厚の１／３以下である第２半導体層を形成する工程と、前記第１半導体層および前記第２半導体層をドライエッチングにより選択的に除去して、前記第１半導体層および前記第２半導体層により構成されるメサを形成する工程と、前記メサの側面に対し、前記エッチングストッパ層をエッチングストッパとしたウェットエッチングを行う工程と、前記第１半導体層および前記第２半導体層の側面を覆うように、前記エッチングストッパ層上にパッシベーション層を成長させる工程と、を備える半導体素子の製造方法が提供される。

本発明によれば、信頼性の高い半導体素子を提供することができる。

第１の実施形態に係る半導体素子を示す断面図である。 第１の実施形態に係る半導体素子を示す断面図である。 第１の実施形態に係る半導体素子を示す斜視図である。 図１に示す半導体素子の製造方法を示す断面図である。 比較例に係る半導体素子の製造における、ＩｎＰパッシベーション層の結晶成長を説明するための図である 比較例に係る半導体素子におけるＩｎＰパッシベーション層の形状を示す断面図である。 第１の実施形態に係る半導体素子におけるＩｎＰパッシベーション層の形状を示す断面図である。 ｐ−ＩｎＰウィンドウ層の層厚と、ＩｎＰパッシベーション層の側面角度との関係を示すグラフである。 ｐ−ＩｎＰウィンドウ層とＩｎＧａＡｓ層との層厚比と、ＩｎＰパッシベーション層の側面角度との関係を示すグラフである。 ＩｎＰパッシベーション層の層厚と、ＩｎＰパッシベーション層の側面角度との関係を示すグラフである。 ＩｎＰパッシベーション層の層厚と、マスク膜の上方へ張り出したＩｎＰパッシベーション層の張り出し高さとの関係を示すグラフである。 第２の実施形態に係る半導体素子を示す断面図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１および図２は、第１の実施形態に係る半導体素子１００を示す断面図である。図３は、第１の実施形態に係る半導体素子１００を示す斜視図である。なお、図１は、図３中におけるＡ−Ａ'断面を示している。また、図２は、図３中におけるＢ−Ｂ'断面を示している。半導体素子１００は、後述するように、ＰＩＮ構造を有する半導体受光素子である。

図１に示すように、半導体素子１００は、Ｆｅ−ＩｎＰ基板１０と、ｎ−ＩｎＰエッチングストッパ層１４と、メサ３０と、ＩｎＰパッシベーション層４０と、を備えている。ｎ−ＩｎＰエッチングストッパ層１４は、Ｆｅ−ＩｎＰ基板１０上に設けられている。メサ３０は、ｎ−ＩｎＰエッチングストッパ層１４上に設けられたＩｎＧａＡｓ層３２と、ＩｎＧａＡｓ層３２上に設けられたｐ−ＩｎＰウィンドウ層２２により構成される。ＩｎＰパッシベーション層４０は、ｎ−ＩｎＰエッチングストッパ層１４上に設けられ、かつメサ３０の側面を覆う。

ＩｎＧａＡｓ層３２は、ｎ−ＩｎＰエッチングストッパ層１４とは異なる材料によって構成されている。一方で、ｐ−ＩｎＰウィンドウ層２２は、ｎ−ＩｎＰエッチングストッパ層１４と同様に、ＩｎＰにより構成される。また、ｐ−ＩｎＰウィンドウ層２２の層厚は、ＩｎＧａＡｓ層３２の層厚の１／３以下である。以下、半導体素子１００の構成について、詳細に説明する。

図３に示すように、半導体素子１００は、信号光入射端面７０を有している。この信号光入射端面７０に入射された入射光７６は、図１に示すように光入力用導波路７２を通過し、ＰＩＮ構造部７４において受光される。すなわち、図１は、入射光７６と平行なＡ−Ａ'断面であり、（０−１１）面を示す。また、図２は、入射光７６と垂直なＢ−Ｂ'断面であり、（０−１−１）面を示す。

ＰＩＮ構造部７４は、メサ３０と、メサ３０下に位置するｎ−ＩｎＰエッチングストッパ層１４により構成される。また、図１に示すように、ＰＩＮ構造部７４と信号光入射端面７０は、互いに離間している。ＰＩＮ構造部７４と信号光入射端面７０との間隔は、例えば平面視で２０μｍである。このように、半導体素子１００は、ＰＩＮ構造部７４が信号光入射端面７０よりも内側に位置する装荷構造を有する。

半導体素子１００は、Ｆｅ−ＩｎＰ基板１０上に設けられたガイド層１２を有している。ｎ−ＩｎＰエッチングストッパ層１４は、Ｆｅ−ＩｎＰ基板１０上に設けられたガイド層１２上に形成されている。半導体素子１００において、ガイド層１２は、光入力用導波路７２として機能する。すなわち、信号光入射端面７０から入射された入射光７６は、ガイド層１２を通ってＰＩＮ構造部７４で受光される。ガイド層１２は、例えばＩｎＰ／ＩｎＧａＡｓＰ多段層またはＩｎＰ／ＩｎＡｌＧａＡｓ多段層により構成される。

図１および図２に示すように、メサ３０は、ＩｎＧａＡｓ層３２、ｐ−ＩｎＰウィンドウ層２２、およびｐ−ＩｎＧａＡｓコンタクト層２４を順にｎ−ＩｎＰエッチングストッパ層１４上に積層してなる。ＩｎＧａＡｓ層３２は、ｎ−ＩｎＧａＡｓ空乏終端層１６、ｕｎ−ｄｏｐｅｄ ＩｎＧａＡｓ光吸収層１８、およびｐ−ＩｎＧａＡｓ光吸収層２０を順に積層してなる。

メサ３０は、例えば平面視で矩形である。メサ３０の層厚は、例えば６００ｎｍ以上２５００ｎｍ以下であり、好ましくは８００ｎｍ以上１５００ｎｍである。ＰＩＮ構造部７４の導波路方向における長さ、すなわち図１に示す断面におけるメサ３０の底面の幅は、例えば３０μｍである。また、ＰＩＮ構造部７４の導波路方向と垂直な方向における幅、すなわち図２に示す断面におけるメサ３０の底面の幅は、例えば４μｍである。

ｎ−ＩｎＰエッチングストッパ層１４の層厚は、例えば５０ｎｍ以上１００ｎｍ以下である。ｎ−ＩｎＧａＡｓ空乏終端層１６の層厚は、例えば１０ｎｍ以上１００ｎｍ以下である。ｕｎ−ｄｏｐｅｄ ＩｎＧａＡｓ光吸収層１８の層厚は、例えば３００ｎｍ以上１０００ｎｍ以下である。ｐ−ＩｎＧａＡｓ光吸収層２０の層厚は、例えば１５０ｎｍ以上６００ｎｍ以下である。ｐ−ＩｎＰウィンドウ層２２の層厚は、例えば５０ｎｍ以上３００ｎｍ以下である。ｐ−ＩｎＧａＡｓコンタクト層２４の層厚は、例えば１００ｎｍ以上５００ｎｍ以下である。４０Ｇｂｉｔ等の高速動作をする場合、メサ３０を構成する半導体層の層厚が、それぞれ上記の範囲内であることが好ましい。

４０Ｇｂｉｔ等の高速動作時に、ｐ−ＩｎＰウィンドウ層２２が存在し、層厚が例えば５０ｎｍ以上である場合、ｐ−ＩｎＧａＡｓコンタクト層２４で吸収されたキャリアが無バイアスで光吸収層に拡散して高周波応答特性が低下してしまうことを抑制することができる。また、後述するように、メサ３０の側面上に設けられたＩｎＰパッシベーション層４０の表面に段差が発生することを抑制する観点から、ｐ−ＩｎＰウィンドウ層２２の層厚が３００ｎｍ以下であることが好ましい。

ｎ−ＩｎＰエッチングストッパ層１４のキャリア濃度は、例えば１．０×１０^１８ｃｍ^−３以上２．０×１０^１８ｃｍ^−３以下である。ｎ−ＩｎＧａＡｓ空乏終端層１６のキャリア濃度は、例えば２．０×１０^１８ｃｍ^−３以上４．０×１０^１８ｃｍ^−３以下である。ｐ−ＩｎＧａＡｓ光吸収層２０のキャリア濃度は、例えば１．０×１０^１８ｃｍ^−３以上２．０×１０^１８ｃｍ^−３以下である。ｐ−ＩｎＰウィンドウ層２２のキャリア濃度は、例えば１．０×１０^１８ｃｍ^−３以上２．０×１０^１８ｃｍ^−３以下である。ｐ−ＩｎＧａＡｓコンタクト層２４のキャリア濃度は、例えば１．０×１０^１９ｃｍ^−３以上２．０×１０^１９ｃｍ^−３以下である。

図１および図２に示すように、メサ３０の側面のうち、ＩｎＧａＡｓ層３２により構成される部分の少なくとも一部は、ｐ−ＩｎＰウィンドウ層２２により構成される部分よりも、平面視で内側に凹んでいる。メサ３０の側面のうち、ｐ−ＩｎＰウィンドウ層２２により構成される部分の少なくとも一部は、ｐ−ＩｎＰウィンドウ層２２により構成される部分よりも、例えば０．１μｍ程度内側に凹んでいる。このため、メサ３０の側面には凹凸が形成されることとなる。
なお、ＩｎＧａＡｓ層３２は、図１に示すＡ−Ａ'断面において、例えば順メサ形状を有する。また、ＩｎＧａＡｓ層３２は、図２に示すＢ−Ｂ'断面において、例えば逆メサ形状を有する。

ＩｎＰパッシベーション層４０は、ｎ−ＩｎＰエッチングストッパ層１４上であって、かつメサ３０の側面を覆うように設けられている。また、ＩｎＰパッシベーション層４０は、ｐ−ＩｎＧａＡｓコンタクト層２４上には設けられていない。ＩｎＰパッシベーション層４０の層厚は、例えば３００ｎｍ以上１０００ｎｍ以下である。なお、ＩｎＰパッシベーション層４０の層厚は、ＩｎＰパッシベーション層４０のうちメサ３０上に設けられた部分以外の部分における層厚から求められる。ＩｎＰパッシベーション層４０の層厚が３００ｎｍ以上１０００ｎｍ以下である場合、後述するように、メサ３０を十分に被覆することができ、かつ良好な埋め込み形状とすることができる。

半導体素子１００は、ＩｎＰパッシベーション層４０上に設けられたＳｉＮパッシベーション層４２を備えている。ＳｉＮパッシベーション層４２は、ｐ−ＩｎＧａＡｓコンタクト層２４上において、後述するｐ電極５０を形成するための開口を有している。
また、半導体素子１００は、ガイド層１２の端面であって、信号光入射端面７０にあたる部分を覆うように設けられた反射防止膜５４を備えている。反射防止膜５４は、Ｆｅ−ＩｎＰ基板１０、ガイド層１２、ｎ−ＩｎＰエッチングストッパ層１４、ＩｎＰパッシベーション層４０、およびＳｉＮパッシベーション層４２のそれぞれの端面と接するように設けられている。

図１および図３に示すように、半導体素子１００は、メサ３０上であって、ｐ−ＩｎＧａＡｓコンタクト層２４と接するように設けられたｐ電極５０を備えている。図１に示すように、ｐ電極５０は、ｐ−ＩｎＧａＡｓコンタクト層２４上およびＳｉＮパッシベーション層４２上に設けられる。
また、図２および図３に示すように半導体素子１００は、ＩｎＰパッシベーション層４０およびＳｉＮパッシベーション層４２を貫通して、ｎ−ＩｎＰエッチングストッパ層１４と接するように設けられたｎ電極５２を備えている。

次に、本実施形態に係る半導体素子１００の製造方法を説明する。図４は、図１に示す半導体素子１００の製造方法を示す断面図であり、メサ３０の形成工程を示す。
まず、図４（ａ）に示すように、Ｆｅ−ＩｎＰ基板１０上に、ガイド層１２、ｎ−ＩｎＰエッチングストッパ層１４、ｎ−ＩｎＧａＡｓ空乏終端層１６、ｕｎ−ｄｏｐｅｄ ＩｎＧａＡｓ光吸収層１８、ｐ−ＩｎＧａＡｓ光吸収層２０、ｐ−ＩｎＰウィンドウ層２２、ｐ−ＩｎＧａＡｓコンタクト層２４を順に積層する。次いで、ｐ−ＩｎＧａＡｓコンタクト層２４上にマスク膜６０を形成する。マスク膜６０は、例えばＳｉＯ_２により構成される。

次いで、図４（ｂ）に示すように、マスク膜６０をマスクとしたドライエッチングにより、ｎ−ＩｎＧａＡｓ空乏終端層１６、ｕｎ−ｄｏｐｅｄ ＩｎＧａＡｓ光吸収層１８、ｐ−ＩｎＧａＡｓ光吸収層２０、ｐ−ＩｎＰウィンドウ層２２、ｐ−ＩｎＧａＡｓコンタクト層２４を選択的に除去する。これにより、メサ３０が形成される。ドライエッチングは、例えば平面視でマスク膜６０と重ならない領域において、ｎ−ＩｎＧａＡｓ空乏終端層１６の一部が残存するように行われる。

次いで、図４（ｃ）に示すように、メサ３０の側面に対し、ｎ−ＩｎＰエッチングストッパ層１４をエッチングストッパとしたウェットエッチングを行う。このとき、マスク膜６０が、エッチングマスクとして用いられる。これにより、ドライエッチングによりＩｎＧａＡｓ層３２およびｐ−ＩｎＧａＡｓコンタクト層２４の側面に生じたダメージ層を除去することができる。このため、安定した信頼性特性を有する半導体素子を得ることができる。
また、このウェットエッチングにより、平面視でマスク膜６０と重ならない領域に残存していたｎ−ＩｎＧａＡｓ空乏終端層１６が除去される。

ウェットエッチングにおいては、ｎ−ＩｎＰエッチングストッパ層１４をエッチングストッパとして使用する。このため、ウェットエッチングにおいて、メサ３０を構成する半導体層のうち、ｎ−ＩｎＰエッチングストッパ層１４と同一の材料からなるｐ−ＩｎＰウィンドウ層２２はエッチングされない。一方で、ＩｎＧａＡｓ層３２およびｐ−ＩｎＧａＡｓコンタクト層２４の側面は、例えば０．１μｍ程度除去される。このため、図４（ｃ）に示すように、メサ３０の側面には凹凸が形成されることとなる。

次いで、マスク膜６０を利用して、ｎ−ＩｎＰエッチングストッパ層１４上にＩｎＰパッシベーション層４０を選択的に結晶成長させる。次いで、マスク膜６０を除去する。次いで、ＩｎＰパッシベーション層４０上に、ＳｉＮパッシベーション層４２を形成する。次いで、ｐ−ＩｎＧａＡｓコンタクト層２４上、およびＳｉＮパッシベーション層４２上に、ｐ電極５０を形成する。また、ＩｎＰパッシベーション層４０、およびＳｉＮパッシベーション層４２を貫通するｎ電極５２を形成する。次いで、ｎ−ＩｎＰエッチングストッパ層１４の端部であって、信号光入射端面７０に該当する部分を覆うように、反射防止膜５４を形成する。これにより、図１および図２に示す半導体素子１００の構造が得られる。

次に、本実施形態の作用および効果を説明する。
図５は、比較例に係る半導体素子の製造における、ＩｎＰパッシベーション層４０の結晶成長を説明するための図である。比較例に係る半導体素子は、ｐ−ＩｎＰウィンドウ層２２の層厚が、ＩｎＧａＡｓ層３２の層厚の１／３よりも大きい点を除いて、本実施形態に係る半導体素子１００と同様の構成を有する。

図５に示すように、Ｆｅ−ＩｎＰ基板１０には、例えばオリエンテーションフラット（図５中ＯＦ）が設けられている。
Ｆｅ−ＩｎＰ基板１０の表面である（００１）面以外の面にＩｎＰ層を成長させる場合、その面方位によってＩｎＰパッシベーション層４０がメサ３０を埋め込む形状が異なる。オリエンテーションフラットは、例えば導波路方向と垂直な面を有する。また、メサ３０は矩形を有する。このため、ＩｎＰパッシベーション層４０は、オリエンテーションフラットに垂直な面および平行な面において成長する。

図５における、ａ−ａ'断面は、（０−１−１）面においてＩｎＰパッシベーション層４０がメサ３０を埋め込む形状を示している。オリエンテーションフラットに垂直な面へ成長させる場合、ａ−ａ'断面における埋め込み形状は順メサ形状となりやすい。一方で、ｂ−ｂ'断面は、（０−１１）面においてＩｎＰパッシベーション層４０がメサ３０を埋め込む形状を示している。オリエンテーションフラットに平行な面に成長させる場合、ｂ−ｂ'断面における埋め込み形状は逆メサ形状となりやすい。

図６は、比較例に係る半導体素子におけるＩｎＰパッシベーション層４０の形状を示す断面図である。なお、図６は、図５に示すｂ−ｂ'断面に対応している。ＩｎＰパッシベーション層４０の埋め込み形状が逆メサ形状となりやすいｂ−ｂ'断面においては、次のような問題が生じうる。
ＩｎＰパッシベーション層４０の層厚が３００ｎｍ未満である場合、図６（ａ）に示すように、凹凸形状を有するメサ３０を十分に被覆することができない。このため、半導体素子の長期信頼性が低減するおそれがある。また、メサ３０の側面に凹凸が形成されている場合、メサ３０の側面上に設けられるＩｎＰパッシベーション層４０の表面には段差が生じる。この場合、メサ３０上に設けられる配線等において断線が生じるおそれがある。

また、ＩｎＰパッシベーション層４０の層厚が３００ｎｍ以上１０００ｎｍ以下である場合においても、図６（ｂ）に示すように、メサ３０の側面上に設けられるＩｎＰパッシベーション層４０の表面には大きな段差が生じてしまう。ＩｎＰパッシベーション層４０の層厚が１０００ｎｍ以上である場合、図６（ｃ）に示すように、ＩｎＰパッシベーション層４０表面の段差は解消されうる。しかし、ＩｎＰパッシベーション層４０は、マスク膜６０上方へ張り出してしまう。これらのような場合においても、メサ３０上に設けられる配線や電極構造が断線してしまうおそれがある。

これに対し、本実施形態によれば、ｐ−ＩｎＰウィンドウ層２２の層厚は、ＩｎＧａＡｓ層３２の層厚の１／３以下である。このため、メサ３０の側面を覆うように設けられるＩｎＰパッシベーション層４０を成長させる際に、ＩｎＧａＡｓ層３２の側面上へ供給されるＩＩＩ族原料（Ｉｎ）の割合を増大させることができる。これにより、ＩｎＧａＡｓ層３２の側面上におけるＩｎＰパッシベーション層４０の成長速度は、ｐ−ＩｎＰウィンドウ層２２の側面上よりも速くなる。すなわち、ＩｎＧａＡｓ層３２上に成長するＩｎＰパッシベーション層４０とｐ−ＩｎＰウィンドウ層２２上に成長するＩｎＰパッシベーション層４０との間の段差を解消し、メサ３０の側面上に設けられたＩｎＰパッシベーション層４０の表面を平坦化することができる。従って、信頼性の高い半導体素子を提供することが可能となる。

図７は、本実施形態に係る半導体素子１００におけるＩｎＰパッシベーション層４０の形状を示す断面図である。図７における破線は、ＩｎＰパッシベーション層４０がマスク膜６０の上方へ張り出した場合のＩｎＰパッシベーション層４０の形状を示している。
図７に示すｄ１は、ｐ−ＩｎＰウィンドウ層２２の層厚である。また、ｄ２は、ＩｎＧａＡｓ層３２の層厚である。また、ｄ３は、ＩｎＰパッシベーション層４０の層厚である。また、ｄ４は、マスク膜６０の上方へ張り出したＩｎＰパッシベーション層４０の張り出し高さである。さらに、側面角度θは、ｐ−ＩｎＰウィンドウ層２２の下面と水平な面と、メサ３０の側面上に設けられたＩｎＰパッシベーション層４０の表面と、がなす角度を示している。
以上のような本発明の効果が得られている理由を図７から図１１を用いて以下に詳しく説明する。

側面角度θ＞９０°である場合、ｐ−ＩｎＰウィンドウ層２２の側方に位置するＩｎＰパッシベーション層４０は、ＩｎＧａＡｓ層３２の側方に位置するＩｎＰパッシベーション層４０と比較して突出していることとなる。この場合、メサ３０の側面上に設けられたＩｎＰパッシベーション層４０は大きな段差を有する逆メサ形状となる。一方で、側面角度θ≦９０°である場合、ｐ−ＩｎＰウィンドウ層２２の側方に位置するＩｎＰパッシベーション層４０は、ＩｎＧａＡｓ層３２の側方に位置するＩｎＰパッシベーション層４０と比べて突出した形状を有しない。この場合、メサ３０の側面上に設けられたＩｎＰパッシベーション層４０は、大きな段差を有しない順メサ形状となる。

図８は、ｐ−ＩｎＰウィンドウ層２２の層厚ｄ１と、ＩｎＰパッシベーション層４０の側面角度θとの関係を示すグラフである。図８に示すように、ｄ１が３００ｎｍ以下である場合、側面角度θ≦９０°であることがわかる。
また、図９は、ｐ−ＩｎＰウィンドウ層２２とＩｎＧａＡｓ層３２との層厚比ｄ１／ｄ２と、ＩｎＰパッシベーション層４０の側面角度θとの関係を示すグラフである。ｄ１／ｄ２≦１／３である場合、側面角度θ≦９０°であることがわかる。
なお、図８および図９に示す結果は、ＩｎＧａＡｓ層３２の層厚ｄ２を９００ｎｍ、ＩｎＰパッシベーション層４０の層厚ｄ３を５００ｎｍとした場合の測定結果である。
このように、本実施形態によれば、ＩｎＰパッシベーション層４０の表面に段差が形成されることが抑制される。このため、信頼性の高い半導体素子を実現することが可能となる。

図１０は、ＩｎＰパッシベーション層４０の層厚ｄ３と、ＩｎＰパッシベーション層４０の側面角度θとの関係を示すグラフである。図１０に示すように、ｄ３が３００ｎｍ以上である場合、側面角度θ≦９０°であることがわかる。
また、図１１は、ＩｎＰパッシベーション層４０の層厚ｄ３と、マスク膜６０の上方へ張り出したＩｎＰパッシベーション層４０の張り出し高さｄ４との関係を示すグラフである。図１１に示すように、ｄ３が１０００ｎｍ以下である場合、マスク膜６０の上方へのＩｎＰパッシベーション層４０の張り出しが抑制されていることがわかる。
このように、本実施形態によれば、ＩｎＰパッシベーション層４０の表面に段差が形成されることが抑制される。また、マスク膜６０の上方にＩｎＰパッシベーション層４０が張り出すことが抑制される。このため、信頼性の高い半導体素子を実現することが可能となる。

図１２は、第２の実施形態に係る半導体素子１０２を示す断面図であり、第１の実施形態における図１に対応している。本実施形態に係る半導体素子１０２は、信号光入射端面７０とＰＩＮ構造部７４との距離が０．５μｍ以上２０μｍ以下である。また、信号光入射端面７０は、メサ３０の側方に位置する。これらの点を除いて、第１の実施形態に係る半導体素子１００と同様の構成を有する。

本実施形態に係る半導体素子１０２では、信号光入射端面７０を設ける側に位置し、かつＰＩＮ構造部７４から０．５μｍ以上２０μｍ以下の距離に位置する点において、Ｆｅ−ＩｎＰ基板１０、ガイド層１２、ｎ−ＩｎＰエッチングストッパ層１４、ＩｎＰパッシベーション層４０、およびＳｉＮパッシベーション層４２を劈開している。そして、当該劈開した面に反射防止膜５４を形成している。このように構成されることにより、信号光入射端面７０とＰＩＮ構造部７４との距離は０．５μｍ以上２０μｍ以下となる。また、光吸収層と同じ高さから、入射光を入射することが可能となる。

本実施形態においても、第１の実施形態と同様の効果を得ることができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

１０ Ｆｅ−ＩｎＰ基板
１２ ガイド層
１４ ｎ−ＩｎＰエッチングストッパ層
１６ ｎ−ＩｎＧａＡｓ空乏終端層
１８ ｕｎ−ｄｏｐｅｄ ＩｎＧａＡｓ光吸収層
２０ ｐ−ＩｎＧａＡｓ光吸収層
２２ ｐ−ＩｎＰウィンドウ層
２４ ｐ−ＩｎＧａＡｓコンタクト層
３０ メサ
３２ ＩｎＧａＡｓ層
４０ ＩｎＰパッシベーション層
４２ ＳｉＮパッシベーション層
５０ ｐ電極
５２ ｎ電極
５４ 反射防止膜
６０ マスク膜
７０ 信号光入射端面
７２ 光入力用導波路
７４ ＰＩＮ構造部
７６ 入射光
１００ 半導体素子
１０２ 半導体素子

Claims (10)

1. 基板と、
   前記基板上に設けられ、かつ半導体により構成されるエッチングストッパ層と、
   前記エッチングストッパ層上に設けられた第１半導体層と、前記第１半導体層上に設けられた第２半導体層と、により構成されるメサと、
   前記エッチングストッパ層上に設けられ、かつ前記メサの側面を覆うパッシベーション層と、
   を備え、
   前記第１半導体層は、前記エッチングストッパ層と異なる材料からなり、
   前記第２半導体層は、前記エッチングストッパ層と同一の材料からなり、かつ層厚が前記第１半導体層の層厚の１／３以下である半導体素子。
2. 請求項１に記載の半導体素子において、
   前記第２半導体層の層厚は、５０ｎｍ以上３００ｎｍ以下である半導体素子。
3. 請求項１または２に記載の半導体素子において、
   前記パッシベーション層の層厚は、３００ｎｍ以上１０００ｎｍ以下である半導体素子。
4. 請求項１ないし３いずれか１項に記載の半導体素子において、
   前記第１半導体層は、ＩｎＧａＡｓにより構成される半導体素子。
5. 請求項１ないし４いずれか１項に記載の半導体素子において、
   前記第２半導体層は、ＩｎＰにより構成される半導体素子。
6. 請求項１ないし５いずれか１項に記載の半導体素子において、
   前記パッシベーション層は、ＩｎＰにより構成される半導体素子。
7. 請求項１ないし６いずれか１項に記載の半導体素子において、
   前記半導体装置は、ＰＩＮ構造を有する半導体受光素子である半導体素子。
8. 基板上にエッチングストッパ層を形成する工程と、
   前記エッチングストッパ層上に、前記エッチングストッパ層と異なる材料からなる第１半導体層を形成する工程と、
   前記第１半導体層上に、前記エッチングストッパ層と同一の材料からなり、かつ層厚が前記第１半導体層の層厚の１／３以下である第２半導体層を形成する工程と、
   前記第１半導体層および前記第２半導体層をドライエッチングにより選択的に除去して、前記第１半導体層および前記第２半導体層により構成されるメサを形成する工程と、
   前記メサの側面に対し、前記エッチングストッパ層をエッチングストッパとしたウェットエッチングを行う工程と、
   前記第１半導体層および前記第２半導体層の側面を覆うように、前記エッチングストッパ層上にパッシベーション層を成長させる工程と、
   を備える半導体素子の製造方法。
9. 請求項８に記載の半導体素子の製造方法において、
   前記第２半導体層の層厚は、５０ｎｍ以上３００ｎｍ以下である半導体素子の製造方法。
10. 請求項８または９に記載の半導体素子の製造方法において、
    前記パッシベーション層の層厚は、３００ｎｍ以上１０００ｎｍ以下である半導体素子の製造方法。

Images