CN111244151A - 一种功率半导体器件超级结终端结构 - Google Patents

一种功率半导体器件超级结终端结构 Download PDF

Info

Publication number
CN111244151A
CN111244151A CN201811444411.4A CN201811444411A CN111244151A CN 111244151 A CN111244151 A CN 111244151A CN 201811444411 A CN201811444411 A CN 201811444411A CN 111244151 A CN111244151 A CN 111244151A
Authority
CN
China
Prior art keywords
region
stop ring
field stop
contact
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811444411.4A
Other languages
English (en)
Other versions
CN111244151B (zh
Inventor
朱春林
王亚飞
王彦刚
覃荣震
戴小平
罗海辉
刘国友
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuzhou CRRC Times Semiconductor Co Ltd
Original Assignee
Zhuzhou CRRC Times Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuzhou CRRC Times Electric Co Ltd filed Critical Zhuzhou CRRC Times Electric Co Ltd
Priority to CN201811444411.4A priority Critical patent/CN111244151B/zh
Publication of CN111244151A publication Critical patent/CN111244151A/zh
Application granted granted Critical
Publication of CN111244151B publication Critical patent/CN111244151B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种功率半导体器件超级结终端结构，包括位于衬底上的第一导电类型漂移区，在所述漂移区的表面设置有位于有源区外围的终端区，所述终端区包括在所述漂移区的表面设置的与有源区邻接的第二导电类型起始区和远离有源区的第一导电类型场截止环，在所述起始区与场截止环之间，沿着平行于所述场截止环的方向交替分布若干个第一导电类型掺杂区和第二导电类型掺杂区，其中，所述若干个第一导电类型掺杂区与第二导电类型掺杂区设置成能够在阻断状态时彼此完全耗尽，实现芯片终端体内电场三维均匀分布。通过本发明能够在提高芯片终端耐压的同时减少终端结构所占芯片面积的比例。

Description

一种功率半导体器件超级结终端结构
技术领域
本发明涉及功率半导体器件技术领域，尤其涉及一种功率半导体器件超级结终端结构。
背景技术
具有超级结结构的功率器件，如MOSFET和IGBT，是高压开关转换器领域极具商业价值的新型器件。区别于传统器件，具有超级结结构的功率器件在芯片漂移区引入交替相间的具有较高浓度的p型和n型半导体柱状区(如图1所示)，两者间需满足一定的电荷平衡条件。在导通状态下，导通电流流经高掺杂浓度的n型柱，实现低导通电阻；在阻断状态下，p型柱与n型柱相互耗尽从而实现漂移区内均匀的二维电场分布，有效降低局部最高电场强度，进而获得较高的击穿电压。此设计打破传统功率器件理论设计极限，大大提升了器件导通电阻和击穿电压之间的折衷关系。
另一方面，为进一步提升芯片性能，可以通过大幅度提升有源区元胞密度以提高芯片的电流密度。而现有的终端设计主要采用的传统的浮空限场环、场板设计等需要占用大量芯片的面积。同时随着芯片技术向小型化、致密化发展，对半导体工艺例如光刻技术有更加严格的要求，需要通过平整的芯片表面来实现低线宽的光刻技术。可是传统的终端技术都会导致芯片表面的凹凸不平，从而限制了芯片有源区元胞致密化设计。
总之，现有技术中存在着芯片终端耐压不够理想、芯片终端占用的芯片面积过大、芯片终端表面凹凸不平等诸多的问题。因此有必要提出新的终端设计来满足下一代芯片技术小型化致密化发展的需求。
发明内容
针对上述问题，本发明提供一种新的功率半导体器件超级结终端结构。通过采用本发明的超级结终端设计，能够在提高芯片终端耐压的同时减少终端结构所占芯片面积的比例。
本发明提供了一种功率半导体器件超级结终端结构，其特征在于，包括：
位于衬底上的第一导电类型漂移区，在所述漂移区的表面设置有位于有源区外围的终端区，所述终端区包括在所述漂移区的表面设置的与有源区邻接的第二导电类型起始区和远离有源区的第一导电类型场截止环，在所述起始区与场截止环之间，沿着平行于所述场截止环的方向交替分布若干个第一导电类型掺杂区和第二导电类型掺杂区，其中，所述若干个第一导电类型掺杂区与第二导电类型掺杂区设置成能够在阻断状态时彼此完全耗尽，实现芯片终端体内电场三维均匀分布。
根据本发明的实施例，所述第一导电类型掺杂区和第二导电类型掺杂区的一端与所述起始区接触，另一端沿着朝着所述场截止环的方向延伸。
根据本发明的实施例，所述第一导电类型掺杂区的另一端与所述场截止环接触，所述第二导电类型掺杂区的另一端与所述场截止环接触。
根据本发明的实施例，所述第一导电类型掺杂区的另一端与所述场截止环接触，所述第二导电类型掺杂区的另一端与所述场截止环不接触。
根据本发明的实施例，所述第一导电类型掺杂区的另一端与所述场截止环不接触，所述第二导电类型掺杂区的另一端与所述场截止环也不接触，并且在所述第一和第二导电类型掺杂区的另一端与所述场截止环之间设置有第一导电类型过渡区，其中所述第一导电类型过渡区的掺杂浓度与衬底的掺杂浓度相同。
本发明还提供了另一种功率半导体器件超级结终端结构，其特征在于，包括：
位于衬底上的第一导电类型漂移区，在所述漂移区的表面设置有位于有源区外围的终端区，所述终端区包括在所述漂移区的表面设置的与有源区邻接的第二导电类型起始区和远离有源区的第一导电类型场截止环，在所述起始区与场截止环之间，设置有平行于所述场截止环的若干个第二导电类型限场环，使得所述起始区与场截止环之间被分为若干区段，在每一个所述区段中，沿着平行于所述场截止环的方向交替分布若干个第一导电类型掺杂区和第二导电类型掺杂区，其中，所述若干个第一导电类型掺杂区和第二导电类型掺杂区设置成能够在阻断状态时彼此完全耗尽。
根据本发明的实施例，在每一个区段中，所述第一导电类型掺杂区和第二导电类型掺杂区的一端与所述起始区/限场环接触，另一端沿着朝着所述场截止环的方向延伸；并且，在除了与所述场截止环相邻的区段的其他每一个区段中，所述第一导电类型掺杂区的另一端与所述限场环接触，第二导电类型掺杂区的另一端与所述限场环不接触。
根据本发明的实施例，在与所述场截止环相邻的区段中，所述第一导电类型掺杂区的另一端与所述场截止环接触，所述第二导电类型掺杂区的另一端与所述场截止环接触；
根据本发明的实施例，在与所述场截止环相邻的区段中，所述第一导电类型掺杂区的另一端与所述场截止环接触，所述第二导电类型掺杂区的另一端与所述场截止环不接触。
根据本发明的实施例，在与所述场截止环相邻的区段中，所述第一导电类型掺杂区的另一端与所述场截止环不接触，所述第二导电类型掺杂区的另一端与所述场截止环也不接触，并且在所述第一和第二导电类型掺杂区的另一端与所述场截止环之间设置有第一导电类型过渡区，其中所述第一导电类型过渡区的掺杂浓度与衬底的掺杂浓度相同。
与现有技术相比，本发明具有如下优点或有益效果：
1)本发明采用的超级结终端结构，通过交替设置p型掺杂区和n型掺杂区，在阻断状态完全耗尽，从而提高芯片终端耐压能力；
2)本发明采用的超级结终端结构，可以减小终端所占芯片面积比例，在保持芯片尺寸不变的情况下增大芯片电流密度，或在保持芯片电流密度不变的情况下减小芯片面积；
3)本发明采用的超级结终端结构，仅需在芯片终端上表面形成浅型结，易于制备，成本较低且实用性强；
4)本发明采用的超级结终端结构，在其上表面可以避免设置复杂的场板等结构，从而能够使得芯片终端表面光滑平整，有助于芯片有源区元胞低线宽工艺的顺利实施，便于实现芯片致密化设计。
附图说明
通过结合附图阅读下文示例性实施例的详细描述可更好地理解本公开的范围。其中所包括的附图是：
图1示出了现有技术中的典型超级结结构的示意图；
图2示出了本发明实施例一的超级结终端结构的俯视图；
图3示出了图2所示的超级结终端结构沿着沿着AB线的剖面图；
图4示出了本发明实施例二的超级结终端结构的俯视图；
图5示出了本发明实施例三的超级结终端结构的俯视图；
图6示出了本发明实施例四的超级结终端结构的俯视图；
图7示出了本发明实施例五的超级结终端结构的俯视图；
图8示出了图7所示的超级结终端结构沿着沿着CD线的剖面图；
图9示出了本发明实施例六的超级结终端结构的俯视图。
在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例绘制。
具体实施方式
本发明的核心思想是提供一种新的超级结终端结构，以在提高芯片耐压性能的同时减少终端结构所占芯片面积的比例。图2至图9示出了基于上述思想本发明所提供的终端结构的几个具体实施例。由图2至图9可知，与现有技术相同，本发明的终端结构设置于芯片有源区的外围，与现有技术不同的是，本发明的终端结构中设置了若干个交替排布的第一导电类型掺杂区和第二导电类型掺杂区，这些掺杂区通过离子注入和扩散形成并且这些掺杂区被设置成能够在阻断状态时彼此完全耗尽，从而达到提高芯片耐压性能的技术效果。其中，这些掺杂区的电荷平衡系数与杂质浓度及掺杂区面积相关，相应的关系式如下所示：
Figure BDA0001885422100000041
其中，CD为电荷平衡系数，Nd为n型掺杂区的掺杂浓度，Npillar_Area为n型掺杂区面积，Na为p型掺杂区的掺杂浓度，Ppillar_Area为p型掺杂区面积。根据具体的耐压需求，CD值可以在0附近进行适当漂移。
对于传统的限场环终端结构来说，当处于阻断状态时，终端区耗尽层中的电场分布主要分为两个方向：一个是垂直于芯片表面方向，另一个是平行与芯片表面方向且垂直于限场环方向。然而对于本发明的终端结构来说，交替分布的第一导电类型掺杂区和第二导电类型掺杂区在阻断状态时相互耗尽，从而在平行于芯片表面且平行于场(截止)环的方向形成互相抵消的电场，从而能够有效缓解上述传统限场环终端结构中的其他两个方向的电场，进而增加终端的阻压能力。
为使本发明的目的、技术方案和优点更加清楚，下面以n型衬底硅基IGBT器件终端结构为例，结合附图及实施例来详细说明本发明的实施方案，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。
实施例一
图2示出了实施例一的超级结终端结构的俯视图，图3为图2所示的超级结终端结构沿AB线的剖面图。由图2和图3可知，该超级结终端结构包括：
位于衬底1上的n型漂移区2，在所述n型漂移区2的表面上设置的位于有源区3外围的终端区4。所述终端区4包括在所述n型漂移区的表面设置的与有源区3邻接的p+起始区5和远离有源区3的n+场截止环6。在所述p+起始区5与n+场截止环6之间，沿着平行于所述n+场截止环6的方向交替分布有若干个长条状的n型掺杂区7和p型掺杂区8。在此，所述n型掺杂区7和p型掺杂区8的一端与所述p+起始区5接触，另一端沿着朝着所述n+场截止环6的方向延伸并与n+场截止环6接触。
实施例二
图4示出了实施例二的超级结终端结构的俯视图。由图4可知，在本实施例中，虽然所述n型掺杂区7和p型掺杂区8的一端与所述p+起始区5接触，另一端(如实施例一一样)沿着朝着所述n+场截止环6的方向延伸，但是在本实施例中只有所述n型掺杂区7的另一端与n+场截止环6接触，而所述p型掺杂区8的一端与所述n+场截止环6并不接触。
实施例三
图5示出了实施例三的超级结终端结构的俯视图。由图5可知，在本实施例中，虽然所述n型掺杂区7和p型掺杂区8的一端与所述p+起始区5接触，另一端(如实施例一一样)沿着朝着所述n+场截止环6的方向延伸，但是在本实施例中所述n型掺杂区7的另一端和p型掺杂区8的另一端与所述n+场截止环6均不接触，并且在所述n型掺杂区7和p型掺杂区8的另一端与所述n+场截止环6之间还设置有n型过渡区10。该n型过渡区10的掺杂浓度与衬底的掺杂浓度相同。该n型过渡区10的长度在此不做具体限制。
实施例四
图6示出了实施例四的超级结终端结构的俯视图。由图6可知，该超级结终端结构包括：
位于衬底1上的n型漂移区2，在所述n型漂移区2的表面上设置的位于有源区3外围的终端区4。所述终端区4包括在所述n型漂移区的表面设置的与有源区3邻接的p+起始区5和远离有源区3的n+场截止环6。在所述p+起始区4与n+场截止环6之间，设置有平行于所述n+场截止环6的若干个p+限场环9，使得所述p+起始区5与n+场截止环6之间被分为若干个区段，在每一个区段中，沿着平行于所述n+场截止环6的方向交替分布有若干个长条状的n型掺杂区7和p型掺杂区8，并且所述n型掺杂区7和p型掺杂区8均沿着从所述p+起始区5朝着所述n+场截止环6的方向延伸。其中：
在与所述p+起始区5相邻的第一个区段中，所述n型掺杂区7的一端与所述p+起始区5接触，所述n型掺杂区7的另一端与所述p+限场环9接触，所述p型掺杂区8的一端与所述p+起始区5接触，所述p型掺杂区8的另一端与所述p+限场环9不接触；
在中间区段中，所述n型掺杂区7的一端与所述p+限场环9接触，另一端与所述p+限场环9接触，所述p型掺杂区8的一端与所述p+限场环9接触，另一端与所述所述p+限场环9不接触；
在与所述n+场截止环6相邻的最后一个区段中，所述n型掺杂区7的一端与所述p+限场环9接触，所述n型掺杂区7的另一端与所述n+场截止环6接触，所述p型掺杂区8的一端与所述p+限场环9接触，所述p型掺杂区8的另一端与所述n+场截止环6接触。
实施例五
图7示出了实施例五的超级结终端结构的俯视图，图8为图7所示的超级结终端结构沿CD线的剖面图。由图7和图8可知，与实施例四不同的是，在本实施例中，在与所述n+场截止环6相邻的最后一个区段中，所述n型掺杂区7的一端与所述p+限场环9接触，所述n型掺杂区7的另一端与所述n+场截止环6接触，所述p型掺杂区8的一端与所述p+限场环9接触，然而所述p型掺杂区8的另一端与所述n+场截止环6并不接触。
实施例六
图9示出了实施例六的超级结终端结构的俯视图。由图9可知，与实施例五不同的是，在本实施例中，在与所述n+场截止环6相邻的最后一个区段中，所述n型掺杂区7的一端与所述p+限场环9接触，所述n型掺杂区7的另一端与所述n+场截止环6并不接触，所述p型掺杂区8的一端与所述p+限场环9接触，所述p型掺杂区8的另一端与所述n+场截止环6也不接触。并且在所述n型掺杂区7和p型掺杂区8的另一端与所述n+场截止环6之间还设置有n型过渡区10。该n型过渡区10的掺杂浓度与衬底的掺杂浓度相同。该n型过渡区10的长度在此不做具体限制。
最后，以上实施例仅是本发明的具体实施例子。显然，本发明不限于以上实施例，还可以存在许多变形。如，第一导电类型可以是n型或p型，第二导电类型可以相应地是p型或n型；第一、第二导电类型掺杂区的形状既可以是条状也可以是块状；所适用的器件类型可以例如MOSFET、IGBT或FRD等；衬底材料类型既可以为硅半导体材料，也可以为其他半导体材料，例如碳化硅，氮化镓等；与终端区相邻的有源区既可以采用超级结设计也可以采用传统非超级结设计。凡是本领域的普通技术人员能以本发明公开的内容直接导出或是联想到的所有变形均应被认为是本发明的保护范围。

Claims (10)

1.一种功率半导体器件超级结终端结构，其特征在于，包括：
位于衬底上的第一导电类型漂移区，在所述漂移区的表面设置有位于有源区外围的终端区，所述终端区包括在所述漂移区的表面设置的与有源区邻接的第二导电类型起始区和远离有源区的第一导电类型场截止环，在所述起始区与场截止环之间，沿着平行于所述场截止环的方向交替分布若干个第一导电类型掺杂区和第二导电类型掺杂区，其中，所述若干个第一导电类型掺杂区和第二导电类型掺杂区从所述起始区朝着所述场截止环的方向延伸，并且所述若干个第一导电类型掺杂区与第二导电类型掺杂区设置成能够在阻断状态时彼此完全耗尽。
2.根据权利要求1所述的功率半导体器件超级结终端结构，其特征在于：
所述第一导电类型掺杂区和第二导电类型掺杂区的一端与所述起始区接触。
3.根据权利要求2所述的功率半导体器件超级结终端结构，其特征在于：
所述第一导电类型掺杂区的另一端与所述场截止环接触，所述第二导电类型掺杂区的另一端与所述场截止环接触。
4.根据权利要求2所述的功率半导体器件超级结终端结构，其特征在于：
所述第一导电类型掺杂区的另一端与所述场截止环接触，所述第二导电类型掺杂区的另一端与所述场截止环不接触。
5.根据权利要求2所述的功率半导体器件超级结终端结构，其特征在于：
所述第一导电类型掺杂区的另一端与所述场截止环不接触，所述第二导电类型掺杂区的另一端与所述场截止环也不接触，并且在所述第一和第二导电类型掺杂区的另一端与所述场截止环之间设置有第一导电类型过渡区，其中所述第一导电类型过渡区的掺杂浓度与衬底的掺杂浓度相同。
6.一种功率半导体器件超级结终端结构，其特征在于，包括：
位于衬底上的第一导电类型漂移区，在所述漂移区的表面设置有位于有源区外围的终端区，所述终端区包括在所述漂移区的表面设置的与有源区邻接的第二导电类型起始区和远离有源区的第一导电类型场截止环，在所述起始区与场截止环之间，设置有平行于所述场截止环的若干个第二导电类型限场环，使得所述起始区与场截止环之间被分为若干区段，在每一个所述区段中，沿着平行于所述场截止环的方向交替分布若干个第一导电类型掺杂区和第二导电类型掺杂区，其中，所述若干个第一导电类型掺杂区和第二导电类型掺杂区从所述起始区朝着所述场截止环的方向延伸，并且所述若干个第一导电类型掺杂区和第二导电类型掺杂区设置成能够在阻断状态时彼此完全耗尽。
7.根据权利要求6所述的功率半导体器件超级结终端结构，其特征在于：
在每一个区段中，所述第一导电类型掺杂区和第二导电类型掺杂区的一端与所述起始区/限场环接触；
并且，在除了与所述场截止环相邻的区段的其他每一个区段中，所述第一导电类型掺杂区的另一端与所述限场环接触，第二导电类型掺杂区的另一端与所述限场环不接触。
8.根据权利要求7所述的功率半导体器件超级结终端结构，其特征在于：
在与所述场截止环相邻的区段中，所述第一导电类型掺杂区的另一端与所述场截止环接触，所述第二导电类型掺杂区的另一端与所述场截止环接触。
9.根据权利要求7所述的功率半导体器件超级结终端结构，其特征在于：
在与所述场截止环相邻的区段中，所述第一导电类型掺杂区的另一端与所述场截止环接触，所述第二导电类型掺杂区的另一端与所述场截止环不接触。
10.根据权利要求7所述的功率半导体器件超级结终端结构，其特征在于：
在与所述场截止环相邻的区段中，所述第一导电类型掺杂区的另一端与所述场截止环不接触，所述第二导电类型掺杂区的另一端与所述场截止环也不接触，并且在所述第一和第二导电类型掺杂区的另一端与所述场截止环之间设置有第一导电类型过渡区，其中所述第一导电类型过渡区的掺杂浓度与衬底的掺杂浓度相同。
CN201811444411.4A 2018-11-29 2018-11-29 一种功率半导体器件超级结终端结构 Active CN111244151B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811444411.4A CN111244151B (zh) 2018-11-29 2018-11-29 一种功率半导体器件超级结终端结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811444411.4A CN111244151B (zh) 2018-11-29 2018-11-29 一种功率半导体器件超级结终端结构

Publications (2)

Publication Number Publication Date
CN111244151A true CN111244151A (zh) 2020-06-05
CN111244151B CN111244151B (zh) 2023-06-23

Family

ID=70873858

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811444411.4A Active CN111244151B (zh) 2018-11-29 2018-11-29 一种功率半导体器件超级结终端结构

Country Status (1)

Country Link
CN (1) CN111244151B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007116190A (ja) * 2006-12-12 2007-05-10 Toshiba Corp 半導体素子およびその製造方法
US20070138543A1 (en) * 2005-12-20 2007-06-21 Kabushiki Kaisha Toshiba Semiconductor device
CN204857734U (zh) * 2015-08-11 2015-12-09 张家港意发功率半导体有限公司 一种超结终端的vdmos结构
CN105206674A (zh) * 2015-08-11 2015-12-30 张家港意发功率半导体有限公司 一种超结终端的vdmos结构
US9312381B1 (en) * 2015-06-23 2016-04-12 Alpha And Omega Semiconductor Incorporated Lateral super-junction MOSFET device and termination structure
US9450045B1 (en) * 2015-06-23 2016-09-20 Alpha And Omega Semiconductor Incorporated Method for forming lateral super-junction structure

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070138543A1 (en) * 2005-12-20 2007-06-21 Kabushiki Kaisha Toshiba Semiconductor device
JP2007116190A (ja) * 2006-12-12 2007-05-10 Toshiba Corp 半導体素子およびその製造方法
US9312381B1 (en) * 2015-06-23 2016-04-12 Alpha And Omega Semiconductor Incorporated Lateral super-junction MOSFET device and termination structure
US9450045B1 (en) * 2015-06-23 2016-09-20 Alpha And Omega Semiconductor Incorporated Method for forming lateral super-junction structure
CN204857734U (zh) * 2015-08-11 2015-12-09 张家港意发功率半导体有限公司 一种超结终端的vdmos结构
CN105206674A (zh) * 2015-08-11 2015-12-30 张家港意发功率半导体有限公司 一种超结终端的vdmos结构

Also Published As

Publication number Publication date
CN111244151B (zh) 2023-06-23

Similar Documents

Publication Publication Date Title
CN106158800B (zh) 半导体器件
CN109244136B (zh) 槽底肖特基接触SiC MOSFET器件
JP4488935B2 (ja) 高耐圧半導体装置
CN110534514B (zh) 一种横向高压功率半导体器件的槽型终端结构
CN115832057A (zh) 一种碳化硅mosfet器件以及制备方法
CN116469916A (zh) 一种沟槽型碳化硅mosfet及其制作方法
JP2023162328A (ja) 縦型電界効果トランジスタおよびその形成のための方法
CN108321187A (zh) 一种带沟槽的终端结构
CN106229339A (zh) 一种超结mos的终端结构及其制造方法
CN111244151B (zh) 一种功率半导体器件超级结终端结构
US20240038837A1 (en) Super junction mosfet device
CN114497184B (zh) 功率半导体器件元胞结构、功率半导体器件及其制造方法
CN216213475U (zh) 屏蔽栅沟槽型功率mosfet器件
CN110534566B (zh) 一种igbt功率器件
CN107863378B (zh) 超结mos器件及其制造方法
CN209071338U (zh) 超结mosfet终端结构
CN106876441B (zh) 具有固定界面电荷场限环的功率器件
CN113078206A (zh) 一种功率半导体器件
CN105206674A (zh) 一种超结终端的vdmos结构
CN113410299A (zh) 一种高耐压的n沟道LDMOS器件及其制备方法
CN114613846B (zh) 一种sgt器件及其制备方法
CN220934086U (zh) 碳化硅半导体器件的终端结构及碳化硅半导体器件
CN112687729A (zh) 功率器件的终端结构
CN114725219B (zh) 碳化硅沟槽栅晶体管及其制造方法
US20230223435A1 (en) Pillar structure and super junction semiconductor device including the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20200930

Address after: 412001 Room 309, floor 3, semiconductor third line office building, Tianxin hi tech park, Shifeng District, Zhuzhou City, Hunan Province

Applicant after: Zhuzhou CRRC times Semiconductor Co.,Ltd.

Address before: The age of 412001 in Hunan Province, Zhuzhou Shifeng District Road No. 169

Applicant before: ZHUZHOU CRRC TIMES ELECTRIC Co.,Ltd.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant