CN111179839B - 像素电路及其驱动方法 - Google Patents

Abstract

本发明提供一种像素电路及其驱动方法。像素电路包含发光单元、第一晶体管、第二晶体管、第三晶体管、第一电容、第二电容以及一开关。第一晶体管耦接于第一电压源与发光单元之间，第一晶体管的栅极耦接于第一节点。第一晶体管用以提供发光单元供应电压。第二晶体管耦接于第二电压源与第一节点之间，第二晶体管的栅极用以接收第一驱动信号。第三晶体管一端用以接收像素信号，另一端耦接于第二节点，且栅极用以接收第一驱动信号。第一电容耦接于第一节点与发光单元之间。第二电容耦接于第二节点与第三电压源之间。开关耦接于第一节点与第二节点之间。

Description

像素电路及其驱动方法

技术领域

本发明涉及一种像素电路及其驱动方法，尤其是涉及一种降低面板功率消耗的像素电路及其驱动方法。

背景技术

现有技术中提供一种像素电路，其中每一像素使用晶体管作为开关驱动发光单元，例如发光二极管(LED)或有机发光二极管(OLED)。然而，由于这种像素的显示灰阶是由通过的发光单元的电流大小决定，亦即，作为发光单元开关的晶体管，除了需消耗开启晶体管的阈值电压，还需消耗额外功率以调整发光单元的显示灰阶。因此，如何使像素电路能够调整显示灰阶，以提高显示画面品质，同时能够节省显示面板的消耗功率，是本技术领域重要的课题之一。

发明内容

因此，本发明提供一种像素电路及其驱动方法，利用一动态调整占空比的开关以调整发光单元的发光长度，借此调整发光单元的显示灰阶。

本发明的一实施例提供一种像素电路，包括发光单元、第一晶体管、第二晶体管、第三晶体管、第一电容、第二电容以及一开关。第一晶体管耦接于第一电压源与发光单元之间，第一晶体管的栅极耦接于第一节点。第一晶体管用以提供发光单元供应电压。第二晶体管耦接于第二电压源与第一节点之间，第二晶体管的栅极用以接收第一驱动信号。第三晶体管的源极以及漏极的其中之一用以接收像素信号，另一耦接于第二节点。第三晶体管的栅极用以接收第一驱动信号。第一电容耦接于第一节点与发光单元之间。第二电容耦接于第二节点与第三电压源之间。开关耦接于第一节点与第二节点之间。当开关形成导通，第一节点的电位小于第一晶体管的导通电压与发光单元的驱动电压的和。

本发明另一实施例提供一种像素电路的驱动方法，用于上述的像素电路。像素电路的驱动方法包括：对第三晶体管提供像素信号；在发光单元的发光开始时间，对第二晶体管以及第三晶体管提供第一驱动信号，其中，像素信号的致能期间与第一驱动信号的致能期间重叠；以及在发光单元的发光截止时间，使开关形成导通。

本发明另一实施例提供一种像素电路的驱动方法，用于上述的像素电路，其中，像素电路进一步包括第五晶体管耦接于第一电压源与第一晶体管之间。第五晶体管的栅极用以接收发光控制信号。像素电路的驱动方法包括：对第三晶体管提供像素信号；对第二晶体管以及第三晶体管提供第一驱动信号，其中，像素信号的致能期间与第一驱动信号的致能期间重叠；在发光单元的发光开始时间，对第五晶体管提供发光控制信号；以及在发光单元的发光截止时间，使开关形成导通。

附图说明

图1为本发明第一实施例的像素电路的示意图。

图2为本发明第一实施例的像素电路的驱动方法的流程图。

图3为本发明第一实施例的像素电路的另一实施示意图。

图4为本发明第一实施例的像素电路的驱动方法的流程图。

图5为本发明第一实施例的像素电路所接收的信号以及第一节点的电压波形图。

图6为本发明第二实施例的像素电路的示意图。

图7为本发明第二实施例的像素电路的驱动方法的流程图。

图8为本发明第二实施例的像素电路所接收的信号以及第一节点的电压波形图。

图9为本发明第三实施例的像素电路的示意图。

图10为本发明第三实施例的占空比信号产生电路接收的信号以及第一节点的电压波形图。

图11A与图11B为本发明第三实施例的占空比信号产生电路的变化实施例的部分示意图。

图12为本发明一实施例的像素电路所接收的信号以及第一节点的电压波形图。

图13A至图13C为本发明实施例的占空比信号的变化实施例。

附图标记说明：

像素电路 P

发光单元 1

第一晶体管 T1

第二晶体管 T2

第三晶体管 T3

第四晶体管 T4

第六晶体管 T6、T61、T62

第七晶体管 T7

第一电容 C1

第二电容 C2

第一节点 N1

第二节点 N2

第一驱动信号 S1

第二驱动信号 S2

发光控制信号 Se

像素信号 Vdata

数据线 D

第一电压源 VDD

第二电压源 Vref、Vpam

第三电压源 VSS

开关 2

占空比信号输出电路 3

占空比信号 Spwm

输出端 Nout

第四电压源 Vgh

第五电压源 Vgl

具体实施方式

以下通过特定的具体实施例并配合图1至图13C以说明本发明所公开的像素电路及其驱动方法的实施方式，本领域技术人员可由本说明书所公开的内容了解本发明的优点与效果。然而，以下所公开的内容并非用以限制本发明的保护范围，在不悖离本发明构思构思的原则下，本领域技术人员可基于不同观点与应用以其他不同实施例实现本发明。

在附图中，为了清楚起见，放大了层、膜、面板、区域等的厚度。在整个说明书中，相同的附图标记表示相同的元件。应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”是可为二元件间存在其它元件。

此外，应当理解，尽管术语“第一”、“第二”、“第三”等在本文中可以用于描述各种元件、部件、区域、层及/或部分，但是这些元件、部件、区域、及/或部分不应受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开。因此，下面讨论的“第一元件”、“部件”、“区域”、“层”或“部分”可以被称为第二元件、部件、区域、层或部分而不脱离本文的教导。

第一实施例

以下配合图1至图5说明本发明第一实施例提供的像素电路P及其驱动方法。首先，请参阅图1，本实施例的像素电路P具有发光单元1、第一晶体管T1、第二晶体管T2、第三晶体管T3、第一电容C1、第二电容C2以及开关2。本实施例中，发光单元1为一发光二极管(LED)，然而，本发明不以此为限。第一晶体管T1耦接于第一电压源VDD与发光单元1之间，且第一晶体管T1的栅极耦接于第一节点N1。第二晶体管T2耦接于第二电压源Vref以及第一节点N1之间。本实施例中，第二电压源Vref为一参考电压，且第二晶体管T2是通过耦接于一数据线D以接收像素信号Vdata；然而，本发明不限于此。在其他实施例中，第二电压源可为一可变电压源，其输出的电压可改变，详细实施方式将在下文以变化实施例说明。

如图1所示，第三晶体管T3的源极或漏极的其中之一用以接收像素信号Vdata，另外之一耦接于第二节点N2。进一步来说，第二晶体管T2以及第三晶体管T3的栅极皆用以接收第一栅极信号S1，以分别将参考电压Vref以及像素信号Vdata传输至第一节点N1以及第二节点N2。第一电容C1耦接于第一节点N1以及发光单元1之间，且第二电容C2耦接于第二节点与第三电压源VSS之间。因此，第一节点N1会存储第二电压源Vref提供的电压，而第二节点N2会存储像素信号Vdata。当第一节点N1的电位大于第一晶体管T1的临界电压以及发光单元1的驱动电压，第一晶体管T1形成导通，并提供第一电压源VDD的电压给发光单元1，以使发光单元1发光。本实施例中，第一电压源VDD可例如为一直流电压源，然而，本发明不以此为限。在其他实施例中，可依据发光单元1的种类以及应用需求而使用交流电压源。此外，本实施例中，第三电压源为一接地端VSS，且第二电容C2与发光单元1共用该接地端VSS。然而，本发明不以此为限；第三电压源与发光单元1可各自耦接于不同的低电压源。

请参阅图1及图2，本实施例提供一驱动方法用于图1的像素电路P，驱动方法至少包括下列步骤。步骤S100：对第三晶体管T3提供像素信号Vdata；步骤S102：在发光单元1的发光开始时间，对第二晶体管T2以及第三晶体管T3提供第一驱动信号S1，其中，像素信号Vdata的致能期间与第一驱动信号S1的致能期间重叠；步骤S104：在发光单元1的发光截止时间，使开关2形成导通。

明确来说，当开关2导通，第一节点N1与第二节点N2电性连接，第一电容C1耦接第一节点N1的一端会与第二电容C2耦接第二节点N2的一端发生电荷分享，而使第一节点N1的电压电平由第二电压源Vref下降至电压Vc，其中电压

C1为第一电容C1的电容值，C2为第二电容C2的电容值。本实施例中，开关2导通时，第一节点N1的电位由第二电压源供应电压Vref下降至电位Vc，且电位Vc小于第一晶体管T1的导通电压以及发光单元1的驱动电压的和。因此，当开关2导通时，第一晶体管T1不导通，或者第一晶体管T1导通但发光单元1不导通，因此发光单元1停止发光。

本实施例通过像素信号Vdata及第二电压源Vref的电压值的选择，使电压Vc的电位小于第一晶体管T1的导通电压以及发光单元1的驱动电压的和。如此，当欲使发光单元1在一预设的发光截止时间停止发光，可使开关2在上述发光截止时间导通。通过上述技术手段，本实施例的像素电路P可控制发光单元1的发光时间长度，借此以控制发光单元1的显示灰阶。

请参阅图3，在本发明一实施例中，开关2可示例为一第四晶体管T4。如图所示，第四晶体管的栅极用以接收一占空比信号Spwm，且占空比信号Spwm的峰值电压大于或等于第四晶体管T4的临界电压。详细来说，请参阅图4。图4的驱动方法中，步骤200与步骤202与图2的步骤100与步骤102相同，差异在于图4中，以步骤204达到步骤S104，亦即对第四晶体管T4提供占空比信号Spwm，以使第四晶体管T4在预设的发光截止时间关闭，借此以控制发光单元1的发光时间长度。

进一步来说，请配合参阅图4及图5，当执行图4中的步骤S200及步骤S204，第一节点N1在第一驱动信号S1开始致能时(即发光开始时间t1)接收并存储第二电压源Vref，因此电位上升至参考电压Vref。此时，第二节点N2亦在第一驱动信号S1致能时接收并存储像素信号Vdata。在步骤S204中，第四晶体管T4在发光截止时间t2之前接收占空比信号Spwm，且占空比信号Spwm在发光截止时间t2使第四晶体管T4导通。由于第四晶体管T4导通后第一节点N1与第二节点N2发生电荷分享，因此第一节点N1的电位在发光截止时间t2下降至电位Vc。如上所述，本实施例中，电位Vc低于第一晶体管T1的临界电压以及发光单元1的导通电压，因此发光单元1的发光时间到发光截止时间t2为止。故本发明通过使第四晶体管T4接收占空比信号Spwm，且使占空比信号Spwm在发光截止时间t2到达第四晶体管T4的临界电压，以使发光单元1在发光截止时间t2停止发光。故通过上述手段，可控制发光单元1的发光时间长度T，借此以控制发光单元1的显示灰阶。此外，由于以发光单元1的发光时间长度T的方式来控制显示灰阶，取代以发光单元1的电流大小来控制显示灰阶，故可降低像素电路P的功率消耗。

第二实施例

请参阅图6，本发明第二实施例提供的像素电路P与第一实施例的主要差异在于，本实施例的像素电路P进一步包括第五晶体管T5。第五晶体管T5耦接于第一电压源VDD与第一晶体管T1之间，其栅极用以接收发光控制信号Se。通过第五晶体管T5的设置，本实施例的像素电路P可供独立调整发光单元1开始发光的时间点。详细来说，本实施例中，发光单元1要满足发光的条件除了第一节点N1的电位需高于第一晶体管T1的临界电压与发光单元1的导通电压的和，还需配合第五晶体管T5的导通。

进一步而言，请配合参阅图6、图7与图8，本实施例的像素电路P的驱动方法包括：步骤S300：对第三晶体管T3提供像素信号Vdata；步骤S302：对第二晶体管T2以及第三晶体管T3提供第一驱动信号S1，其中，像素信号Vdata的致能期间与第一驱动信号S1的致能期间重叠；步骤S304：在发光单元1的发光开始时间t1，对第五晶体管T5提供发光控制信号Se；以及步骤S306：在发光单元1的发光截止时间t2，使开关2形成导通。

如图8所示，当第一驱动信号S1进入致能期间，第一节点N1的电位即开始存储来自第二电压源Vref的电流电荷，至电位到达Vref。而在发光开始时间t1，第四晶体管T4开始接收占空比信号Spwm，且第五电压源Vgl接收发光控制信号Se，发光单元才开始发光时间。至发光截止时间t2时，占空比信号Spwm电位到达第四晶体管T4的临界电压，使第四晶体管T4开启，故第一节点N1的电位下降至Vc，发光单元1停止发光。本实施例通过调整像素信号Vdata以及第一驱动信号S1，以使电位Vc低于第一晶体管T1的临界电压与发光单元1的导通电压，并通过调整发光开始时间t1与发光截止时间t2，以调整发光单元1的发光时间长度T。在一实施例中，参考电压Vref可例如配置为等于第一晶体管T1的临界电压以及发光单元1显示灰阶L255的电压的和，进一步搭配像素信号Vdata调整第二节点N2的电位，以控制发光单元1的发光时间长度T。因此，可降低像素信号Vdata的消耗功率。

第三实施例

请参阅图9，本实施例与图6的实施例相较，主要差异在于本实施例的像素电路P进一步包括占空比信号产生电路3，用以提供第四晶体管T4占空比信号Spwm。详细来说，本实施例中，占空比信号产生电路3具有输出端Nout、至少一第六晶体管T6以及第七晶体管。图9的实施例中，第六晶体管T6的数量为一以为示例，然本发明不以此为限。输出端Nout耦接于第四晶体管T4的栅极；第六晶体管耦接于第四电压源Vgh与输出端Nout之间，且第六晶体管T6的栅极用以接收第二驱动信号S2；第七晶体管T7耦接于第五电压源Vgl与输出端Nout之间，且第七晶体管T7的栅极用以接收第一驱动信号S1。本实施例中，第五电压源Vgl为一栅极低电位，以使第七晶体管T7接收第一驱动信号S1时，输出端Nout输出的占空比信号Spwm使第四晶体管T4关闭；第四电压源Vgh为一栅极高电位，以使第六晶体管T6接收第二驱动信号S2时，输出端Nout输出的占空比信号Spwm使第四晶体管T4开启，以使第一节点N1与第二节点N2电性连接。

请配合参阅图9与图10。图10的波形图中，为方便示意，仅示出占空比信号产生电路3接收的第二驱动信号S2、第四电压源Vgh、占空比信号Spwm以及第一节点N1的电位变化，像素电路P接收的其他信号的电位变化因与前述实施例大致相同，于图10中省略。本实施例中，因第六晶体管T6运行于饱和区，其输出的占空比信号Spwm较第二驱动信号S2略小。因此，本实施例中，可根据第六晶体管T6的晶体管性质(第二驱动信号S2与占空比信号Spwm之间的电位差距)以决定第二驱动信号S2的输出时间点，并且根据预设的占空比信号Spwm的波形、电位大小以及上述第二驱动信号S2与占空比信号Spwm之间的电位差距，以决定第二驱动信号S2的波形以及电位。

明确来说，请配合参阅图9与图10所示，于发光单元1预设停止发光的发光截止时间t2，第二驱动信号S2使第六晶体管T6形成导通，此时占空比信号产生电路3输出的占空比信号Spwm达到栅极高电位Vgh，因此第四晶体管T4也形成导通，使第一节点N1与第二节点N2电性连接，第一节点N1电位下降至Vc，使发光单元1停止发光。因此，本实施例可通过占空比信号产生电路3接收第二驱动信号S2，以输出调整发光时间长度T的占空比信号Spwm。

请参阅图11A，其显示占空比信号输出电路3的部分示意图。在一变化实施例中，第六晶体管T6的源极或漏极可连接于栅极，如此，当第二驱动电压S2到达栅极高电位Vgh，第六晶体管即导通并输出栅极高电位Vgh。相较图9的实施例，可达到类似的效果并简化电路。此外，请参阅图11B，在另一变化实施例中，可具有多个第六晶体管(T61、T61)，图11B以两颗第六晶体管为示例，然而并不以此为限。明确来说，本实施例中，通过调整第六晶体管的数目，可调整第二驱动信号S2与占空比信号Spwm之间的电位差距。例如，依据图11B实施例的占空比信号输出电路3所提供的占空比信号Spwm相较图11A的实施例所输出的占空比信号Spwm会电位会较小。因此，本实施例可进一步调整第二驱动信号S2的输出时间。

请参阅图12。前述实施例中，第二电压源以参考电压源Vref作为示例，然而本发明不以此为限。例如，在如图12所示的实施例中，第二电压源Vpam为一脉冲幅值调制信号，可在前后不同的画面输出时间输出不同的电压值(V1、V2)。进一步来说，第二电压源Vpam的输出电压值可根据像素信号Vdata以及发光单元1预设的显示灰阶而定。以图12的实施例而言，在第一画面输出时间(图12左半部)，根据发光单元1的预设显示灰阶，可以像素信号Vdata的输出电压值V3决定发光单元1的发光时间长度T1以及以第二电压源Vpam决定第一节点的电压V1。而在第二输出画面时间(图12右半部)，由于像素信号Vdata的电压值V4决定了不同于第一画面输出时间的发光时间长度T2，第二电压源Vpam可根据预设显示灰阶以及发光时间长度T2做相对应的调整而输出电压值V2。

前述实施例的占空比信号Spwm以在三角脉冲信号为主(如图8)。在如图13A的变化实施例中，占空比信号Spwm可为一阶梯脉冲信号。举例而言，本实施例的像素电路可应用发光单元具有不同的驱动电压的显示面板，而通过如图11A所示的阶梯形脉冲信号，可阶段性地使位于同一驱动电压范围内的发光单元一齐发光，减少每一发光单元发光时间点不一致的现象，提高显示画面品质。

参阅图13B及图13C，在另一变化实施例中，占空比信号Spwm可为曲线脉冲。举例而言，图13B的变化实施例中，由于在输出较高电压信号时，单位时间信号变化较慢，因此可应用在显示高亮度的显示画面，以使高亮度显示画面在视觉上的亮度变化较明显。而图13C的变化实施例中，由于在输出较低电压信号时，单位时间信号变化较慢，因此可应用在显示低亮度的显示画面，以使低亮度显示画面在视觉上的亮度变化较明显。上述图13A至图13C的应用情境仅为举例说明，本发明不限于此。

综上所述，本发明实施例所提供的像素电路及其驱动方法通过“第二晶体管耦接于第二电压源与第一节点之间”、“第三晶体管的源极或漏极的其中之一用以接收像素信号，另外之一耦接于第二节点之间”以及“开关耦接于第一节点与第二节点之间”的技术手段，以达到“当开关形成导通，第一节点的电位小于第一晶体管的导通电压与发光单元的驱动电压的和”。

上所公开的内容仅为本发明的优选可行实施例，并非因此局限本发明的权利要求，所以凡是运用本发明说明书及附图内容所做的等效技术变化，均落入本发明的权利要求内。

Claims (14)

1.一种像素电路，包含：

一发光单元；

一第一晶体管，耦接于一第一电压源与该发光单元之间，该第一晶体管的栅极耦接于一第一节点，该第一晶体管用以提供该发光单元供应电压；

一第二晶体管，耦接于一第二电压源与该第一节点之间，该第二晶体管的栅极用以接收一第一驱动信号；

一第三晶体管，该第三晶体管的源极或漏极的其中之一用以接收一像素信号，另外之一耦接于一第二节点，该第三晶体管的栅极用以接收该第一驱动信号，

一第一电容，耦接于该第一节点与该发光单元之间；

一第二电容，耦接于该第二节点与一第三电压源之间；以及

一开关，耦接于该第一节点与该第二节点之间，其中，当该开关形成导通时，该第一节点的电位小于该第一晶体管的导通电压与该发光单元的驱动电压的和，

其中，该开关为一第四晶体管，该第四晶体管的栅极用以接收一占空比信号，其中，该占空比信号的峰值电压大于或等于该第四晶体管的导通电压，

其中，该占空比信号为一三角脉冲信号。

2.如权利要求1所述的像素电路，其中，该占空比信号为一曲线脉冲信号以及一阶梯脉冲信号的其中之一。

3.如权利要求1所述的像素电路，其中，该第二电压源所供应的电压为可调整。

4.如权利要求1所述的像素电路，其中，该第一电压源为一直流电压源以及一交流电压源的其中之一。

5.如权利要求1所述的像素电路，进一步包括：

一第五晶体管，耦接于该第一电压源与该第一晶体管之间，该第五晶体管的栅极用以接收一发光控制信号。

6.如权利要求1所述的像素电路，进一步包括：

一占空比信号产生电路，该占空比信号产生电路包括：

一输出端耦接于第四晶体管的栅极；

至少一第六晶体管，耦接于第四电压源与该输出端之间，该至少一第六晶体管的栅极用以接收一第二驱动信号；以及

一第七晶体管，耦接于一第五电压源与该输出端之间，该第七晶体管的栅极用以接收该第一驱动信号，其中，该第五电压源供应的电压小于该第四晶体管的导通电压。

7.如权利要求6所述的像素电路，其中，每一该第六晶体管的源极与漏极的其中之一耦接于该第六晶体管的栅极。

8.如权利要求6所述的像素电路，其中，占空比信号输出电路具有多个彼此串联相接的该第六晶体管。

9.一种像素电路的驱动方法，用于如权利要求1所述的像素电路，该驱动方法包含：

对该第三晶体管提供一像素信号；

在该发光单元的一发光开始时间，对该第二晶体管以及该第三晶体管提供该第一驱动信号，其中，该像素信号的致能期间与该第一驱动信号的致能期间重叠；以及

在该发光单元的一发光截止时间，使该开关形成导通。

10.如权利要求9所述的驱动方法，其中，该开关为一第四晶体管，且在该发光单元的该发光截止时间，使该开关形成导通的步骤中，进一步包括：

对该第四晶体管提供一占空比信号，其中，该占空比信号的峰值电压大于或等于该第四晶体管的导通电压。

11.如权利要求10所述的驱动方法，其中，该占空比信号为一曲线脉冲信号以及一阶梯脉冲信号的其中之一。

12.如权利要求9所述的驱动方法，其中，该第一电压源为一直流电压源以及一交流电压源的其中之一。

13.如权利要求9所述的驱动方法，进一步包括：根据该发光单元的一预设亮度、该发光开始时间以及该发光截止时间，以决定该第二电压源所供应的电压值。

14.一种像素电路的驱动方法，用于如权利要求5所述的像素电路，该驱动方法包含：

对该第三晶体管提供一像素信号；

对该第二晶体管以及该第三晶体管提供该第一驱动信号，其中，该像素信号的致能期间与该第一驱动信号的致能期间重叠；

在该发光单元的一发光开始时间，对该第五晶体管提供一发光控制信号；以及

在该发光单元的一发光截止时间，使该开关形成导通。

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