CN114664231A - 电子装置以及像素电路 - Google Patents

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CN114664231A CN202110923552.XA CN202110923552A CN114664231A CN 114664231 A CN114664231 A CN 114664231A CN 202110923552 A CN202110923552 A CN 202110923552A CN 114664231 A CN114664231 A CN 114664231A
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高克毅
曾名骏
郭拱辰
刘勇志
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Abstract

一种电子装置包括基板、第一发光单元、第二发光单元、驱动晶体管、第一发光晶体管以及第二发光晶体管。第一发光单元以及第二发光单元设置于基板上。驱动晶体管电性连接至电压源，第一发光晶体管电性连接于驱动晶体管以及第一发光单元之间。第二发光晶体管电性连接于驱动晶体管以及第二发光单元之间。

Description

电子装置以及像素电路
技术领域
本公开是有关于一种电子装置以及其像素电路，特别是有关于一种共用驱动晶体管的像素电路。
背景技术
随着高解析度显示面板的应用日益普及，使得显示面板中像素之间的间距越来越小，而电路布局的面积也越来越受限。为了解决电路布局面积受限的问题，有必要针对像素电路进行优化。
发明内容
有鉴于此，本公开提出一种电子装置包括基板、第一发光单元、第二发光单元、驱动晶体管、第一发光晶体管以及第二发光晶体管。第一发光单元以及第二发光单元设置于基板上。驱动晶体管电性连接至电压源，第一发光晶体管电性连接于驱动晶体管以及第一发光单元之间。第二发光晶体管电性连接于驱动晶体管以及第二发光单元之间。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是显示根据本公开的一实施例所述的像素电路的电路图；
图2是显示根据本公开的一实施例所述的像素电路中晶体管结构的示意图；
图3是显示根据本公开的一实施例所述的图1的像素电路的波形图；
图4是显示根据本公开的另一实施例所述的像素电路的电路图；
图5是显示根据本公开的另一实施例所述的像素电路的电路图；
图6是显示根据本公开的另一实施例所述的像素电路的电路图；
图7是显示根据本公开的另一实施例所述的像素电路的电路图；
图8是显示根据本公开的一实施例所述的图7的像素电路的波形图；
图9是显示根据本公开的另一实施例所述的图7的像素电路的波形图；以及
图10是显示根据本公开的另一实施例所述的像素电路的电路图。
符合说明：
10:电子装置
20:基板
100,400,500,600,700,1000:像素电路
300,800,900:波形图
ID:驱动电流
VDD:电压源
VSS:接地位准
TSW1:第一开关晶体管
TSW2:第二开关晶体管
TSW3:第三开关晶体管
TSW4:第四开关晶体管
CST1:第一储存电容
CST2:第二储存电容
TD:驱动晶体管
LED1:第一发光单元
LED2:第二发光单元
TEM1:第一发光晶体管
TEM2:第二发光晶体管
EM1:第一发光信号
EM2:第二发光信号
EN1:第一使能信号
EN2:第二使能信号
N1:第一节点
N2:第二节点
ND:节点
A:第一期间
B:第二期间
C:第三期间
D1:第一延迟时间
D2:第二延迟时间
D3:第三延迟时间
D4:第四延迟时间
E:第四期间
F:第五期间
G:第六期间
H:第七期间
J:第八期间
L:第九期间
M:第十期间
N:第十一期间
O:第十二期间
P:第十三期间
S:源极
D:漏极
CL:间距
SMC:半导体层
GT:栅极
W:宽度
具体实施方式
以下说明为本公开的实施例。其目的是要举例说明本公开一般性的原则，不应视为本公开的限制，本公开的范围当以权利要求所界定者为准。
能理解的是，虽然在此可使用用语“第一”、“第二”、“第三”等来叙述各种元件、组成成分、区域、层、及/或部分，这些元件、组成成分、区域、层、及/或部分不应被这些用语限定，且这些用语仅是用来区别不同的元件、组成成分、区域、层、及/或部分。因此，在说明书中所称的一第一元件、组成成分、区域、层、及/或部分可在不偏离本公开一些实施例的启示的情况下，于权利要求中被称为一第二元件、组成成分、区域、层、及/或部分。
值得注意的是，以下所公开的内容可提供多个用以实践本公开的不同特点的实施例或范例。以下所述的特殊的元件范例与安排仅用以简单扼要地阐述本公开的精神，并非用以限定本公开的范围。此外，以下说明书可能在多个范例中重复使用相同的元件符号或文字。然而，重复使用的目的仅为了提供简化并清楚的说明，并非用以限定多个以下所讨论的实施例以及/或配置之间的关系。此外，以下说明书所述的一个特征连接至、电性连接至以及/或形成于另一特征之上等的描述，实际可包含多个不同的实施例，包括这些特征直接接触，或者包含其它额外的特征形成于这些特征之间等等，使得这些特征并非直接接触。
图1是显示根据本公开的一实施例所述的电子装置的示意图。本公开的电子装置可包括显示装置，或是包含显示面板的任何电子装置，例如触控显示装置(touchdisplay)、曲面显示装置(curved display)、可弯折或可挠式显示装置(flexibledisplay)或非矩形显示装置(free shape display)，但不以此为限。如图1所示，电子装置10包括像素电路100以及基板20，其中像素电路100是形成于基板20的上。如图1所示，像素电路100包括第一开关晶体管TSW1、第一储存电容CST1、第二开关晶体管TSW2、第三开关晶体管TSW3、第二储存电容CST2、第四开关晶体管TSW4、驱动晶体管TD、第一发光单元LED1、第二发光单元LED2、第一发光晶体管TEM1以及第二发光晶体管TEM2。根据本公开的一实施例，像素电路100是仅由P型晶体管所实现，但本公开的晶体管类型并不限于此。
如图1所示，第一开关晶体管TSW1是电性连接于驱动晶体管TD，其中第一开关晶体管TSW1与驱动晶体管TD栅极之间可具有一驱动节点ND，第一开关晶体管TSW1与第三开关晶体管TSW3电性连接，且两者之间可具有一第一节点N1，该第一节点N1与第一开关晶体管TSW1与第三开关晶体管TSW3电性连接，且第一开关晶体管TSW1的栅极端是接收第一发光信号EM1。第一储存电容CST1是电性连接于电压源VDD以及第一节点N1之间，用以储存第一节点N1的电压。根据本公开的另一实施例，第一储存电容CST1是电性连接于接地位准VSS以及第一节点N1之间。根据本公开的其他实施例，第一储存电容CST1可电性连接于任何参考电压以及第一节点N1之间。
相似地，第二开关晶体管TSW2是电性连接于驱动晶体管TD，其中第二开关晶体管TSW2与第四开关晶体管TSW4电性连接，且两者之间可具有一第二节点N2，该第二节点N2与第二开关晶体管TSW2与第四开关晶体管TSW4电性连接，且第二开关晶体管TSW2的栅极端是接收第二发光信号EM2。第二储存电容CST2是电性连接于电压源VDD以及第二节点N2之间，用以储存第二节点N2的电压。根据本公开的其他实施例，第二储存电容CST2可电性连接于任何参考电压以及第二节点N2之间。
第三开关晶体管TSW3是电性连接于第一数据信号DT1以及第一节点N1之间，且第三开关晶体管TSW3的栅极端是接收扫描信号SCN。第四开关晶体管TSW4是电性连接于第二数据信号DT2以及第二节点N2之间，且第四开关晶体管TSW4的栅极端是电性连接扫描信号SCN。
驱动晶体管TD是电性连接至电压源VDD，驱动晶体管TD的栅极端电性连接至驱动节点ND，且驱动晶体管TD基于驱动节点ND的电压高低，而控制驱动电流ID的大小。第一发光单元LED1以及第二发光单元LED2是电性连接至接地位准VSS。图2显示了本公开的像素电路中的晶体管的结构的示意图。其中晶体管的一部分半导体层SMC位于源极S与漏极D之间并形成一通道区，栅极GT可与通道区于俯视方向上重叠。如图2所示，通道区的有效通道宽度可定义为其宽度W与间距CL间的比值(W/CL)。根据本公开的一实施例，像素电路中驱动晶体管TD比像素电路中其他晶体管大，更具体的说，驱动晶体管TD的有效通道宽度远大于其他晶体管的有效通道宽度，例如驱动晶体管TD的有效通道宽度与其他晶体管的有效通道宽度的比值可介于4到2000(4≦有效通道宽度比值≦2000)。
根据本公开的一些实施例，第一发光单元LED1以及第二发光单元LED2可以包括发光二极管，例如有机发光二极管(organic light-emitting diode，OLED)、次毫米发光二极管(mini light-emitting diode，mini-LED)、微型发光二极管(micro light-emittingdiode，micro LED)、量子点发光二极管(quantum dot light-emitting diode，QLED/QDLED)等，或包含量子点(quantum dot，QD)、磷光粉(phosphors)、荧光材料(fluorescentmaterial)等材料的光源，但发光单元的类型并不限于此。
第一发光晶体管TEM1是电性连接于驱动晶体管TD以及第一发光单元LED1之间，并且第一发光晶体管TEM1基于第一发光信号EM1，而将驱动电流ID提供至第一发光单元LED1。第二发光晶体管TEM2是电性连接于驱动晶体管TD以及第二发光单元LED2之间，并且第二发光晶体管TEM2基于第二发光信号EM2，而将驱动电流ID提供至第二发光单元LED2。也就是说第一开关晶体管TSW1与第一发光晶体管TEM1皆接收第一发光信号EM1，第二开关晶体管TSW2与第二发光晶体管TEM2皆接收第二发光信号EM2。
换句话说，图1的第一发光单元LED1以及第二发光单元LED2是共用相同的驱动晶体管TD。由于像素电路的驱动晶体管TD的有效通道宽度是远大于其他所有晶体管的有效通道宽度的总和，因此当第一发光单元LED1以及第二发光单元LED2共用相同的驱动晶体管TD时可大幅省下电路布局的面积，或提高显示面板的解析度。须说明的是，虽然本公开以二个发光单元LED1、LED2共用一个驱动晶体管TD作为说明，但本公开并不限于此。根据本公开的其他实施例，任意数量的发光单元亦可共用相同的驱动晶体管。
图3是显示根据本公开的一实施例所述的图1的像素电路的波形图。以下针对图3的波形图300的叙述，将搭配图1的像素电路100，以利详细说明。
如图3所示，在第一期间A中，扫描信号SCN是为低逻辑位准，因此第三开关晶体管TSW3以及第四开关晶体管TSW4基于低逻辑位准的扫描信号SCN而导通，使得第一数据信号DT1经第三开关晶体管TSW3而提供至第一节点N1，第二数据信号DT2经第四开关晶体管TSW4而提供至第二节点N2，并且第一储存电容CST1储存第一节点N1的第一数据信号DT1，第二储存电容CST2储存第二节点N2的第二数据信号DT2。
如图3所示，在第二期间B中，扫描信号SCN是为高逻辑位准，第一发光信号EM1是为低逻辑位准，因此第三开关晶体管TSW3以及第四开关晶体管TSW4基于高逻辑位准的扫描信号SCN而不导通，而第一开关晶体管TSW1以及第一发光晶体管TEM1基于低逻辑位准的第一发光信号EM1而导通。储存于第一储存电容CST1的第一数据信号DT1经第一开关晶体管TSW1而提供至驱动节点ND，驱动晶体管TD基于提供至驱动节点ND的第一数据信号DT1而产生驱动电流ID，而第一发光晶体管TEM1基于第一发光信号EM1，而将驱动电流ID提供至第一发光单元LED1。
如图3所示，第二期间B与第一期间A之间具有第一延迟时间D1，其中第一延迟时间D1是大于或等于零。换句话说，第一期间A的扫描信号SCN的上升缘可与第二期间B的第一发光信号EM1的下降缘同时发生，或者第一期间A的扫描信号SCN的上升缘是于第二期间B的第一发光信号EM1的下降缘之前发生。换句话说，在一发光周期中，对应扫描信号SCN的第三开关晶体管TSW3的导通时间早于对应第一发光信号EM1的第一开关晶体管TSW1与第一发光晶体管TEM1的导通时间。且第三开关晶体管TSW3的导通时段与第一开关晶体管TSW1(及/或第一发光晶体管TEM1)的导通时段之间有一间隔。
如图3所示，在第三期间C中，扫描信号SCN是为高逻辑位准，第一发光信号EM1是为高逻辑位准，且第二发光信号EM2是为低逻辑位准，因此第三开关晶体管TSW3以及第四开关晶体管TSW4基于高逻辑位准的扫描信号SCN而不导通，第一开关晶体管TSW1以及第一发光晶体管TEM1基于高逻辑位准的第一发光信号EM1而不导通，第二开关晶体管TSW2以及第二发光晶体管TEM2基于低逻辑位准的第二发光信号EM2而导通。储存于第二储存电容CST2的第二数据信号DT2经第二开关晶体管TSW2而提供至驱动节点ND，驱动晶体管TD基于提供至驱动节点ND的第二数据信号DT2而产生驱动电流ID，而第二发光晶体管TEM2基于第二发光信号EM2，而将驱动电流ID提供至第二发光单元LED2。
如图3所示，第三期间C与第二期间B之间具有第二延迟时间D2，其中第二延迟时间D2是大于或等于零。换句话说，第二期间B的第一发光信号EM1的上升缘可与第三期间C的第二发光信号EM2的下降缘同时发生，或者第二期间B的第一发光信号EM1的上升缘是于第三期间C的第二发光信号EM2的下降缘之前发生。
图4是显示根据本公开的另一实施例所述的像素电路的电路图。其中，像素电路400的架构与图1的像素电路100相似，其差异处在于，像素电路400是仅由N型晶体管所实现。
图5是显示根据本公开的另一实施例所述的像素电路的电路图。如图5所示，像素电路500的架构与图1的像素电路100相似，其差异处在于，像素电路500中的驱动晶体管TD是由P型晶体管所实现，而其他晶体管是由N型晶体管所实现。
图6是显示根据本公开的另一实施例所述的像素电路的电路图。如图6所示，像素电路600的架构与图1的像素电路100相似，其差异处在于，像素电路600中的驱动晶体管TD是由N型晶体管所实现，而其他晶体管是由P型晶体管所实现。
由于图4的像素电路400、图5的像素电路500与图6的像素电路600是与图1的像素电路100相似，因此该领域熟知此技艺人士者可根据图1的像素电路100以及N型晶体管与P型晶体管的元件特性，对像素电路400、像素电路500或像素电路600进行类似的操作，使得像素电路400、像素电路500或像素电路600具有图1的像素电路100的相同功能，故在此不再赘述。另外，本公开的像素电路中，各类型晶体管的设置并不以图1、图4、图5与图6所示的实施例为限。
图7是显示根据本公开的另一实施例所述的像素电路700的电路图。如图7所示，像素电路700包括第一开关晶体管TSW1、第一储存电容CST1、第二开关晶体管TSW2、第三开关晶体管TSW3、第二储存电容CST2、第四开关晶体管TSW4、驱动晶体管TD、第一发光单元LED1、第二发光单元LED2、第一发光晶体管TEM1以及第二发光晶体管TEM2。根据本公开的一实施例，像素电路700是仅由P型晶体管所实现。
图7所示的像素电路700与图1所示的像素电路100大多相似，因此像素电路700中各元件之间的电性连接方式在此不再赘述。像素电路700与像素电路100的主要差异在于，第一开关晶体管TSW1与第一发光晶体管TEM1分别接收不同的信号EN1与EM1，而且第二开关晶体管TSW2与第二发光晶体管TEM2也分别接收不同的信号EN2与EM2。更具体的说，第一开关晶体管TSW1的栅极端是接收第一使能信号EN1，且第二开关晶体管TSW2的栅极端是接收第二使能信号EN2。而第一发光晶体管TEM1基于第一发光信号EM1，而将驱动电流ID提供至第一发光单元LED1，且第二发光晶体管TEM2基于第二发光信号EM2，而将驱动电流ID提供至第二发光单元LED2。
将图7的像素电路700与图1的像素电路100相比，由于像素电路700的第一开关晶体管TSW1以及第一发光晶体管TEM1(或第二开关晶体管TSW2以及第二发光晶体管TEM2)是利用不同的信号所控制，使得在控制像素电路的时序上较具有弹性。
图8是显示根据本公开的一实施例所述的图7的像素电路的波形图。以下针对图8的波形图800的叙述，将搭配图7的像素电路700，以利详细说明。
如图8所示，在第四期间E中，扫描信号SCN是为低逻辑位准，因此第三开关晶体管TSW3以及第四开关晶体管TSW4基于低逻辑位准的扫描信号SCN而导通，使得第一数据信号DT1经第三开关晶体管TSW3而提供至第一节点N1，第二数据信号DT2经第四开关晶体管TSW4而提供至第二节点N2，并且第一储存电容CST1储存第一节点N1的第一数据信号DT1，第二储存电容CST2储存第二节点N2的第二数据信号DT2。
如图8所示，在第五期间F中，扫描信号SCN是为高逻辑位准，第一使能信号EN1是为低逻辑位准，第一发光信号EM1是为低逻辑位准，更具体的说，第一使能信号EN1以及第一发光信号EM1自高逻辑位准转变至低逻辑位准。因此，第三开关晶体管TSW3以及第四开关晶体管TSW4基于高逻辑位准的扫描信号SCN而不导通，而第一开关晶体管TSW1基于低逻辑位准的第一使能信号EN1而导通，且第一发光晶体管TEM1基于低逻辑位准的第一发光信号EM1而导通。换句话说，对应扫描信号SCN的第三开关晶体管TSW3的导通时间早于对应第一使能信号EN1的第一开关晶体管TSW1的导通时间，也早于对应第一发光信号EM1的第一发光晶体管TEM1的导通时间。
储存于第一储存电容CST1的第一数据信号DT1经第一开关晶体管TSW1而提供至驱动节点ND，驱动晶体管TD基于提供至驱动节点ND的第一数据信号DT1而产生驱动电流ID。此外，第一发光晶体管TEM1基于第一发光信号EM1，而将驱动电流ID提供至第一发光单元LED1。
如图8所示，第五期间F与第四期间E之间具有第三延迟时间D3，其中第三延迟时间D3是大于或等于零。换句话说，第四期间E的扫描信号SCN的上升缘可与第五期间F的第一使能信号EN1的下降缘同时发生，或者第四期间E的扫描信号SCN的上升缘是于第五期间F的第一使能信号EN1的下降缘之前发生。
如图8所示，在第六期间G中，第一使能信号EN1是为高逻辑位准，且第一发光信号EM1维持在低逻辑位准。因此，当第一开关晶体管TSW1基于高逻辑位准的第一使能信号EN1而不导通时，经第一开关晶体管TSW1所提供至驱动节点ND的第一数据信号DT1是储存于驱动晶体管TD本身的寄生电容，使得驱动晶体管TD依然基于驱动节点ND的第一数据信号DT1而产生驱动电流ID，并透过第一发光晶体管TEM1而将驱动电流ID提供至第一发光单元LED1。须说明的是，在一些实施例中，驱动晶体管TD可另外电性连接一电容以储存由第一开关晶体管TSW1所提供的第一数据信号DT1，使得驱动晶体管TD依然可基于驱动节点ND的第一数据信号DT1而产生驱动电流ID。
如图8所示，在第七期间H中，扫描信号SCN、第一使能信号EN1以及第一发光信号EM1是为高逻辑位准，并且第二使能信号EN2以及第二发光信号EM2自高逻辑位准转变至低逻辑位准。
因此，第三开关晶体管TSW3以及第四开关晶体管TSW4基于高逻辑位准的扫描信号SCN而不导通，第一开关晶体管TSW1基于高逻辑位准的第一使能信号EN1而不导通，第一发光晶体管TEM1基于高逻辑位准的第一发光信号EM1而不导通，第二开关晶体管TSW2基于低逻辑位准的第二使能信号EN2而导通，第二发光晶体管TEM2基于低逻辑位准的第二发光信号EM2而导通。
储存于第二储存电容CST2的第二数据信号DT2经第二开关晶体管TSW2而提供至驱动节点ND，驱动晶体管TD基于提供至驱动节点ND的第二数据信号DT2而产生驱动电流ID。此外，第二发光晶体管TEM2基于第二发光信号EM2，而将驱动电流ID提供至第二发光单元LED2。
如图8所示，第七期间H与第六期间G之间具有第四延迟时间D4，其中第四延迟时间D4是大于或等于零。换句话说，第六期间G的第一发光信号EM1的上升缘可与第七期间H的第二使能信号EN2的下降缘以及第二发光信号EM2的下降缘可同时发生，或者第六期间G的第一发光信号EM1的上升缘是于第七期间H的第二使能信号EN2的下降缘以及第二发光信号EM2的下降缘之前发生。
如图8所示，在第八期间J中，第二使能信号EN2是为高逻辑位准，且第二发光信号EM2维持在低逻辑位准。因此，当第二开关晶体管TSW2基于高逻辑位准的第二使能信号EN2而不导通时，经第二开关晶体管TSW2所提供至驱动节点ND的第二数据信号DT2是储存于驱动晶体管TD的寄生电容，使得驱动晶体管TD依然基于驱动节点ND的第二数据信号DT2而产生驱动电流ID，并透过第二发光晶体管TEM2而将驱动电流ID提供至第二发光单元LED2。
图9是显示根据本公开的另一实施例所述的图7的像素电路的波形图。以下针对图9的波形图900的叙述，将搭配图7的像素电路700，以利详细说明。
如图9所示，在第九期间L中，扫描信号SCN是为低逻辑位准，因此第三开关晶体管TSW3以及第四开关晶体管TSW4基于低逻辑位准的扫描信号SCN而导通，使得第一数据信号DT1经第三开关晶体管TSW3而提供至第一节点N1，第二数据信号DT2经第四开关晶体管TSW4而提供至第二节点N2，并且第一储存电容CST1储存第一节点N1的第一数据信号DT1，第二储存电容CST2储存第二节点N2的第二数据信号DT2。
如图9所示，在第十期间M中，扫描信号SCN是为高逻辑位准，第一使能信号EN1是为低逻辑位准，并且当扫描信号SCN自低逻辑位准转变至高逻辑位准时，第一使能信号EN1自高逻辑位准转变至低逻辑位准。因此，第三开关晶体管TSW3以及第四开关晶体管TSW4基于高逻辑位准的扫描信号SCN而不导通，而第一开关晶体管TSW1基于低逻辑位准的第一使能信号EN1而导通。储存于第一储存电容CST1的第一数据信号DT1经第一开关晶体管TSW1而提供至驱动节点ND，驱动晶体管TD基于提供至驱动节点ND的第一数据信号DT1而产生驱动电流ID。须说明的是，虽然依图9所示，扫描信号SCN自低逻辑位准转变至高逻辑位准与第一使能信号EN1自高逻辑位准转变至低逻辑位准的时间点为同时，但在一些实施例中，两信号逻辑位准改变的时间点之间可以具有如图8中所示的延迟时间。
如图9所示，在第十一期间N中，第一使能信号EN1是为高逻辑位准，且第一发光信号EM1是为低逻辑位准，并且当第一使能信号EN1自低逻辑位准转变至高逻辑位准时，第一发光信号EM1自高逻辑位准转变至低逻辑位准。因此，当第一开关晶体管TSW1基于高逻辑位准的第一使能信号EN1而不导通时，经第一开关晶体管TSW1所提供至驱动节点ND的第一数据信号DT1是储存于驱动晶体管TD的寄生电容，使得驱动晶体管TD依然基于驱动节点ND的第一数据信号DT1而产生驱动电流ID。此外，第一发光晶体管TEM1基于第一发光信号EM1，而将驱动电流ID提供至第一发光单元LED1。须说明的是，虽然依图9所示，第一使能信号EN1自低逻辑位准转变至高逻辑位准与第一发光信号EM1自高逻辑位准转变至低逻辑位准的时间点为同时，但在一些实施例中，两信号逻辑位准改变的时间点之间可以具有一延迟时间。另外，由图9可知，在一发光周期中，对应扫描信号SCN的第三开关晶体管TSW3的导通时间早于对应第一使能信号EN1的第一开关晶体管TSW1的导通时间，而第一开关晶体管TSW1的导通时间则早于对应第一发光信号EM1的第一发光晶体管TEM1的导通时间。
如图9所示，在第十二期间O中，第一发光信号EM1是为高逻辑位准，第二使能信号EN2是为低逻辑位准，并且当第一发光信号EM1自低逻辑位准转变至高逻辑位准时，第二使能信号EN2是自高逻辑位准转变至低逻辑位准。须说明的是，虽然依图9所示，第一发光信号EM1自低逻辑位准转变至高逻辑位准与第二使能信号EN2自高逻辑位准转变至低逻辑位准的时间点为同时，但在一些实施例中，两信号逻辑位准改变的时间点之间可以具有一延迟时间。
因此，第一发光晶体管TEM1基于高逻辑位准的第一发光信号EM1而不导通，第二开关晶体管TSW2基于低逻辑位准的第二使能信号EN2而导通，使得储存于第二储存电容CST2的第二数据信号DT2经第二开关晶体管TSW2而提供至驱动节点ND。驱动晶体管TD基于提供至驱动节点ND的第二数据信号DT2而产生驱动电流ID。
如图9所示，在第十三期间P中，第二使能信号EN2是为高逻辑位准，第二发光信号EM2是为低逻辑位准，并且当第二使能信号EN2自低逻辑位准转变至高逻辑位准时，第二发光信号EM2自高逻辑位准转变至低逻辑位准。因此，当第二开关晶体管TSW2基于高逻辑位准的第二使能信号EN2而不导通时，经第二开关晶体管TSW2所提供至驱动节点ND的第二数据信号DT2是储存于驱动晶体管TD的寄生电容，使得驱动晶体管TD依然基于驱动节点ND的第二数据信号DT2而产生驱动电流ID。此外，第二发光晶体管TEM2基于低逻辑位准的第二发光信号EM2，而将驱动电流ID提供至第二发光单元LED2。须说明的是，虽然依图9所示，第一发光信号EM1自低逻辑位准转变至高逻辑位准与第二使能信号EN2自高逻辑位准转变至低逻辑位准的时间点为同时，但在一些实施例中，两信号逻辑位准改变的时间点之间可以具有一延迟时间。
将图9的波形图900与图8的波形图800相比，图9中第一发光信号EM1自高逻辑位准转变至低逻辑位准的时间点比第一使能信号EN1自高逻辑位准转变至低逻辑位准的时间晚，相似地，第二发光信号EM2自高逻辑位准转变至低逻辑位准的时间点比第二使能信号EN2自高逻辑位准转变至低逻辑位准的时间晚。这使得当驱动晶体管TD基于第一数据信号DT1或第二数据信号DT2而输出稳定的驱动电流ID时，第一发光晶体管TEM1以及第二发光晶体管TEM2才将驱动电流ID分别提供至第一发光单元LED1以及第二发光晶体管LED2。因此，波形图900的操作方式将有助于提升发光单元的亮度的稳定性。
图10是显示根据本公开的另一实施例所述的像素电路的电路图。将图10所示的像素电路1000与图7的像素电路700相比，像素电路1000是仅由N型晶体管所实现。然而，该领域熟知此技艺人士者可根据图7的像素电路700、图8的波形图800、图9的波形图900的操作原理以及N型晶体管与P型晶体管的元件特性，对像素电路1000进行类似的操作，使得像素电路1000具有图7的像素电路700的相同功能，故在此不再重复赘述。另外，本公开的像素电路中，各类型晶体管类型的设置与变化并不以图10所示的实施例为限，在一些实施例中，像素电路可同时包含一个或多个N型晶体管与一个或多个P型晶体管。
本公开在此提出了电子装置以及像素电路，透过多个发光单元共用相同的驱动晶体管，以降低整体像素电路的布局面积。
此外，透过利用不同的控制信号来控制第一开关晶体管以及第一发光晶体管(或为第二开关晶体管以及第二发光晶体管)，有助于增加像素电路的控制弹性。并且，驱动晶体管可先基于第一数据信号或第二数据信号而产生驱动电流，待驱动电流稳定时，再提供至第一发光单元或第二发光单元，因而提升发光单元的亮度的稳定性。
虽然本公开的实施例及其优点已公开如上，但应该了解的是，任何本领域技术人员，在不脱离本公开的精神和范围内，当可作组合、更动、替代与润饰。此外，本公开的保护范围并未局限于说明书内所述特定实施例中的制程、机器、制造、物质组成、装置、方法及步骤，任何本领域技术人员可从本公开一些实施例的揭示内容中理解现行或未来所发展出的制程、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本公开一些实施例使用。因此，本公开的保护范围包括上述制程、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求构成个别的实施例，且本公开的保护范围也包括各个权利要求及实施例的组合。

Claims (10)

1.一种电子装置，包括：
一基板；
一第一发光单元，设置于所述基板上；
一第二发光单元，设置于所述基板上；
一驱动晶体管，电性连接至一电压源；
一第一发光晶体管，电性连接于所述驱动晶体管以及所述第一发光单元之间；以及
一第二发光晶体管，电性连接于所述驱动晶体管以及所述第二发光单元之间。
2.如权利要求1所述的电子装置，其特征在于，更包括：
一第一开关晶体管，电性连接于所述驱动晶体管；
一第二开关晶体管，电性连接于所述驱动晶体管；
一第三开关晶体管，电性连接于所述第一开关晶体管；以及
一第四开关晶体管，电性连接于所述第二开关晶体管。
3.如权利要求2所述的电子装置，其特征在于，更包括：
一第一节点，电性连接于所述第一开关晶体管与第三开关晶体管；以及
一第二节点，电性连接于所述第二开关晶体管与第四开关晶体管；
其中所述第三开关晶体管基于一扫描信号，将一第一数据信号提供至所述第一节点，其中所述第四开关晶体管基于所述扫描信号，将一第二数据信号提供至所述第二节点。
4.如权利要求3所述的电子装置，其特征在于，更包含
一第一储存电容，电性连接至所述第一节点；以及
一第二储存电容，电性连接至所述第二节点。
5.如权利要求2所述的电子装置，其特征在于，所述第一开关晶体管与第一发光晶体管皆接收一第一发光信号，所述第二开关晶体管与所述第二发光晶体管皆接收一第二发光信号。
6.如权利要求5所述的电子装置，其特征在于，所述第三开关晶体管的导通时间早于所述第一开关晶体管的导通时间。
7.如权利要求6所述的电子装置，其特征在于，所述第三开关晶体管的导通时段与所述第一开关晶体管的导通时段之间有一间隔。
8.如权利要求2所述的电子装置，其特征在于，所述第一开关晶体管与第一发光晶体管分别接收不同信号。
9.如权利要求2所述的电子装置，其特征在于，所述第二开关晶体管与第二发光晶体管分别接收不同信号。
10.如权利要求8所述的电子装置，其特征在于，所述第三开关晶体管的导通时间早于所述第一开关晶体管的导通时间，且所述第一开关晶体管的导通时间早于所述第一发光晶体管的导通时间。
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