TWI706400B - 畫素電路及其驅動方法 - Google Patents

Abstract

本發明提供一種畫素電路及其驅動方法。畫素電路包含發光單元、第一電晶體、第二電晶體、第三電晶體、第一電容、第二電容以及一開關。第一電晶體耦接於第一電壓源與發光單元之間，第一電晶體的閘極耦接於第一節點。第一電晶體用以提供發光單元供應電壓。第二電晶體耦接於第二電壓源與第一節點之間，第二電晶體的閘極用以接收第一驅動訊號。第三電晶體一端用以接收畫素訊號，另一端耦接於第二節點，且閘極用以接收第一驅動訊號。第一電容耦接於第一節點與發光單元之間。第二電容耦接於第二節點與第三電壓源之間。開關耦接於第一節點與第二節點之間。

Description

畫素電路及其驅動方法

本發明涉及一種畫素電路及其驅動方法，尤其是涉及一種降低面板功率消耗的畫素電路及其驅動方法。

現有技術中提供一種畫素電路，其中每一畫素使用電晶體作為開關驅動發光單元，例如發光二極體（LED）或有機發光二極體（OLED）。然而，由於此種畫素的顯示灰階是由通過的發光單元的電流大小決定，亦即，作為發光單元開關的電晶體，除了需消耗開啟電晶體的閾值電壓，還需消耗額外功率以調整發光單元的顯示灰階。因此，如何使畫素電路能夠調整顯示灰階，以提高顯示畫面品質，同時能夠節省顯示面板的消耗功率，是本技術領域重要的課題之一。

因此，本發明提供一種畫素電路及其驅動方法，利用一動態調整占空比的開關以調整發光單元的發光長度，藉此調整發光單元的顯示灰階。

本發明之一實施例提供一種畫素電路，包括發光單元、第一電晶體、第二電晶體、第三電晶體、第一電容、第二電容以及一開關。第一電晶體耦接於第一電壓源與發光單元之間，第一電晶體的閘極耦接於第一節點。第一電晶體用以提供發光單元供應電壓。第二電晶體耦接於第二電壓源與第一節點之間，第二電晶體的閘極用以接收第一驅動訊號。第三電晶體的源極以及汲極的其中之一用以接收畫素訊號，另一耦接於第二節點。第三電晶體的閘極用以接收第一驅動訊號。第一電容耦接於第一節點與發光單元之間。第二電容耦接於第二節點與第三電壓源之間。開關耦接於第一節點與第二節點之間。當開關形成導通，第一節點的電位小於第一電晶體的導通電壓與發光單元的驅動電壓之和。

本發明另一實施例提供一種畫素電路的驅動方法，用於上述之畫素電路。畫素電路的驅動方法包括：對第三電晶體提供畫素訊號；在發光單元的發光開始時間，對第二電晶體以及第三電晶體提供第一驅動訊號，其中，畫素訊號的致能期間與第一驅動訊號的致能期間重疊；以及在發光單元的發光截止時間，使開關形成導通。

本發明另一實施例提供一種畫素電路的驅動方法，用於上述之畫素電路，其中，畫素電路進一步包括第五電晶體耦接於第一電壓源與第一電晶體之間。第五電晶體的閘極用以接收發光控制訊號。畫素電路的驅動方法包括：對第三電晶體提供畫素訊號；對第二電晶體以及第三電晶體提供第一驅動訊號，其中，畫素訊號的致能期間與第一驅動訊號的致能期間重疊；在發光單元的發光開始時間，對第五電晶體提供發光控制訊號；以及在發光單元的發光截止時間，使開關形成導通。

P:畫素電路

1:發光單元

T1:第一電晶體

T2:第二電晶體

T3:第三電晶體

T4:第四電晶體

T6、T61、T62:第六電晶體

T7:第七電晶體

C1:第一電容

C2:第二電容

N1:第一節點

N2:第二節點

S1:第一驅動訊號

S2:第二驅動訊號

Se:發光控制訊號

Vdata:畫素訊號

D:資料線

VDD:第一電壓源

Vref、Vpam:第二電壓源

VSS:第三電壓源

2:開關

3:占空比訊號輸出電路

Spwm:占空比訊號

Nout:輸出端

Vgh:第四電壓源

Vgl:第五電壓源

圖1為本發明第一實施例的畫素電路的示意圖。

圖2為本發明第一實施例的畫素電路的驅動方法的流程圖。

圖3為本發明第一實施例的畫素電路的另一實施示意圖。

圖4為本發明第一實施例的畫素電路的驅動方法的流程圖。

圖5為本發明第一實施例的畫素電路所接收的訊號以及第一節點的電壓波形圖。

圖6為本發明第二實施例的畫素電路的示意圖。

圖7為本發明第二實施例的畫素電路的驅動方法的流程圖。

圖8為本發明第二實施例的畫素電路所接收的訊號以及第一節點的電壓波形圖。

圖9為本發明第三實施例的畫素電路的示意圖。

圖10為本發明第三實施例的占空比訊號產生電路接收的訊號以及第一節點的電壓波形圖。

圖11A與圖11B為本發明第三實施例的占空比訊號產生電路的變化實施例的部分示意圖。

圖12為本發明一實施例的畫素電路所接收的訊號以及第一節點的電壓波形圖。

圖13A至圖13C為本發明實施例的占空比訊號的變化實施例。

以下通過特定的具體實施例並配合圖1至圖13C以說明本發明所公開的畫素電路及其驅動方法的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。然而，以下所公開的內容並非用以限制本發明的保護範圍，在不悖離本發明構思精神的原則下，本領域技術人員可基於不同觀點與應用以其他不同實施例實現本發明。

在附圖中，為了清楚起見，放大了層、膜、面板、區域等的厚度。在整個說明書中，相同的附圖標記表示相同的元件。應當理解，當諸如 層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”係可為二元件間存在其它元件。

此外，應當理解，儘管術語“第一”、“第二”、“第三”等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。因此，下面討論的“第一元件”、“部件”、“區域”、“層”或“部分”可以被稱為第二元件、部件、區域、層或部分而不脫離本文的教導。

第一實施例

以下配合圖1至圖5說明本發明第一實施例提供的畫素電路P及其驅動方法。首先，請參閱圖1，本實施例的畫素電路P具有發光單元1、第一電晶體T1、第二電晶體T2、第三電晶體T3、第一電容C1、第二電容C2以及開關2。本實施例中，發光單元1為一發光二極體(LED)，然而，本發明不以此為限。第一電晶體T1耦接於第一電壓源VDD與發光單元1之間，且第一電晶體T1的閘極耦接於第一節點N1。第二電晶體T2耦接於第二電壓源Vref以及第一節點N1之間。本實施例中，第二電壓源Vref為一參考電壓，且當開關2關閉而使開關2兩端導通時，第二電晶體T2是通過開關2及第三電晶體T3耦接於一資料線D以接收畫素訊號Vdata；然而，本發明不限於此。在其他實施例中，第二電壓源可為一可變電壓源，其輸出之電壓可改變，詳細實施方式將在下文以變化實施例說明。

如圖1所示，第三電晶體T3的源極或汲極的其中之一用以接收畫素訊號Vdata，另外之一耦接於第二節點N2。進一步來說，第二電晶體T2以及第三電晶體T3的閘極皆用以接收第一閘極訊號S1，以分別將參考電壓Vref以及畫素訊號Vdata傳輸至第一節點N1以及第二節點N2。第一電容C1耦接於第一節點N1以及發光單元1之間，且第二電容C2耦接於第二節點與第三電壓源VSS之間。因此，第一節點N1會儲存第二電壓源Vref提供之電壓，而第二節點N2會儲存畫素訊號Vdata。當第一節點N1之電位大於第一電晶體T1的臨界電壓以及發光單元1的驅動電壓，第一電晶體T1形成導通，並提供第一電壓源VDD之電壓給發光單元1，以使發光單元1發光。本實施例中，第一電壓源VDD可例如為一直流電壓源，然而，本發明不以此為限。在其他實施例中，可依據發光單元1的種類以及應用需求而使用交流電壓源。此外，本實施例中，第三電壓源為一接地端VSS，且第二電容C2與發光單元1共用該接地端VSS。然而，本發明不以此為限；第三電壓源與發光單元1可各自耦接於不同的低電壓源。

請參閱圖1及圖2，本實施例提供一驅動方法用於圖1之畫素電路P，驅動方法至少包括下列步驟。步驟S100：對第三電晶體T3提供畫素訊號Vdata；步驟S102：在發光單元1的發光開始時間，對第二電晶體T2以及第三電晶體T3提供第一驅動訊號S1，其中，畫素訊號Vdata的致能期間與第一驅動訊號S1的致能期間重疊；步驟S104：在發光單元1的發光截止時間，使開關2形成導通。

明確來說，當開關2導通，第一節點N1與第二節點N2電性連接，第一電容C1耦接第一節點N1的一端會與第二電容C2耦接第二節點N2的一端發生電荷分享，而使第一節點N1的電壓位準由第二電壓源Vref下降至電壓Vc，其中電壓

。C1為第一電容C1的電容值，C2為第二電容C2的電容值。 本實施例中，開關2導通時，第一節點N1的電位由第二電壓源供應電壓Vref下降至電位Vc，且電位Vc小於第一電晶體T1的導通電壓以及發光單元1的驅動電壓之和。藉此，當開關2導通時，第一電晶體T1不導通，或者第一電晶體T1導通但發光單元1不導通，因此發光單元1停止發光。

本實施例通過畫素訊號Vdata及第二電壓源Vref的電壓值的選擇，使電壓Vc的電位小於第一電晶體T1的導通電壓以及發光單元1的驅動電壓之和。如此，當欲使發光單元1在一預設之發光截止時間停止發光，可使開關2在上述發光截止時間導通。通過上述技術手段，本實施例的畫素電路P可控制發光單元1的發光時間長度，藉此以控制發光單元1的顯示灰階。

請參閱圖3，在本發明一實施例中，開關2可示例為一第四電晶體T4。如圖所示，第四電晶體的閘極用以接收一占空比訊號Spwm，且占空比訊號Spwm的峰值電壓大於或等於第四電晶體T4的臨界電壓。詳細來說，請參閱圖4。圖4的驅動方法中，步驟200與步驟202與圖2的步驟100與步驟102相同，差異在於圖4中，以步驟204達到步驟S104，亦即對第四電晶體T4提供占空比訊號Spwm，以使第四電晶體T4在預設的發光截止時間關閉，藉此以控制發光單元1的發光時間長度。

進一步來說，請配合參閱圖4及圖5，當執行圖4中的步驟S200及步驟S204，第一節點N1在第一驅動訊號S1開始致能時(即發光開始時間t1)接收並儲存第二電壓源Vref，因此電位上升至參考電壓Vref。此時，第二節點N2亦在第一驅動訊號S1致能時接收並儲存畫素訊號Vdata。在步驟S204中，第四電晶體T4在發光截止時間t2之前接收占空比訊號Spwm，且占空比訊號Spwm在發光截止時間t2使第四電晶體T4導通。由於第四電晶體T4導通後第一節點N1與第二節點N2 發生電荷分享，因此第一節點N1的電位在發光截止時間t2下降至電位Vc。如上所述，本實施例中，電位Vc低於第一電晶體T1的臨界電壓以及發光單元1的導通電壓，因此發光單元1的發光時間到發光截止時間t2為止。故本發明藉由使第四電晶體T4接收占空比訊號Spwm，且使占空比訊號Spwm在發光截止時間t2到達第四電晶體T4的臨界電壓，以使發光單元1在發光截止時間t2停止發光。故藉由上述手段，可控制發光單元1的發光時間長度T，藉此以控制發光單元1的顯示灰階。此外，由於以發光單元1的發光時間長度T的方式來控制顯示灰階，取代以發光單元1的電流大小來控制顯示灰階，故可降低畫素電路P的功率消耗。

第二實施例

請參閱圖6，本發明第二實施例提供的畫素電路P與第一實施例的主要差異在於，本實施例的畫素電路P進一步包括第五電晶體T5。第五電晶體T5耦接於第一電壓源VDD與第一電晶體T1之間，其閘極用以接收發光控制訊號Se。通過第五電晶體T5的設置，本實施例的畫素電路P可供獨立調整發光單元1開始發光的時間點。詳細來說，本實施例中，發光單元1要滿足發光的條件除了第一節點N1的電位需高於第一電晶體T1的臨界電壓與發光單元1的導通電壓之和，還需配合第五電晶體T5的導通。

進一步而言，請配合參閱圖6、圖7與圖8，本實施例的畫素電路P的驅動方法包括：步驟S300：對第三電晶體T3提供畫素訊號Vdata；步驟S302：對第二電晶體T2以及第三電晶體T3提供第一驅動訊號S1，其中，畫素訊號Vdata的致能期間與第一驅動訊號S1的致能期間重疊；步驟S304：在發光單元1的發光開始時間t1，對第五電晶體T5提供發光控制訊號Se；以及步驟S306：在發光單元1的發 光截止時間t2，使開關形成導通。與圖3之實施例相同，圖6之實施例中步驟S306中的「開關」以一電晶體(第四電晶體T4)實現。

如圖8所示，當第一驅動訊號S1進入致能期間，第一節點N1的電位即開始儲存來自第二電壓源Vref的電流電荷，至電位到達Vref。而在發光開始時間t1，第四電晶體T4開始接收占空比訊號Spwm，且第五電晶體T5接收發光控制訊號Se，發光單元才開始發光時間。至發光截止時間t2時，占空比訊號Spwm電位到達第四電晶體T4的臨界電壓，使第四電晶體T4開啟，故第一節點N1的電位下降至Vc，發光單元1停止發光。本實施例藉由調整畫素訊號Vdata以及第一驅動訊號S1，以使電位Vc低於第一電晶體T1的臨界電壓與發光單元1的導通電壓，並藉由調整發光開始時間t1與發光截止時間t2，以調整發光單元1的發光時間長度T。在一實施例中，參考電壓Vref可例如配置為等於第一電晶體T1的臨界電壓以及發光單元1顯示灰階L255的電壓之和，進一步搭配畫素訊號Vdata調整第二節點N2的電位，以控制發光單元1的發光時間長度T。藉此，可降低畫素訊號Vdata的消耗功率。

第三實施例

請參閱圖9，本實施例與圖6的實施例相較，主要差異在於本實施例的畫素電路P進一步包括占空比訊號產生電路3，用以提供第四電晶體T4占空比訊號Spwm。詳細來說，本實施例中，占空比訊號產生電路3具有輸出端Nout、至少一第六電晶體T6以及第七電晶體。圖9的實施例中，第六電晶體T6的數量為一以為示例，然本發明不以此為限。輸出端Nout耦接於第四電晶體T4的閘極；第六電晶體耦接於第四電壓源Vgh與輸出端Nout之間，且第六電晶體T6的閘極用以接收第二驅動訊號S2；第七電晶體T7耦接於第五電壓源Vgl與輸出端Nout之間，且第七電晶體T7的閘極用以接收第一驅動訊號S1。本實施例中，第五電壓源Vgl為一 閘極低電位，以使第七電晶體T7接收第一驅動訊號S1時，輸出端Nout輸出之占空比訊號Spwm使第四電晶體T4關閉；第四電壓源Vgh為一閘極高電位，以使第六電晶體T6接收第二驅動訊號S2時，輸出端Nout輸出的占空比訊號Spwm使第四電晶體T4開啟，以使第一節點N1與第二節點N2電性連接。

請配合參閱圖9與圖10。圖10的波形圖中，為方便示意，僅繪示占空比訊號產生電路3接收的第二驅動訊號S2、第四電壓源Vgh、占空比訊號Spwm以及第一節點N1的電位變化，畫素電路P接收的其他訊號的電位變化因與前述實施例大致相同，於圖10中省略。本實施例中，因第六電晶體T6運作於飽和區，其輸出之占空比訊號Spwm較第二驅動訊號S2略小。因此，本實施例中，可根據第六電晶體T6的電晶體性質(第二驅動訊號S2與占空比訊號Spwm之間的電位差距)以決定第二驅動訊號S2的輸出時間點，並且根據預設的占空比訊號Spwm的波形、電位大小以及上述第二驅動訊號S2與占空比訊號Spwm之間的電位差距，以決定第二驅動訊號S2的波形以及電位。

明確來說，請配合參閱圖9與圖10所示，於發光單元1預設停止發光的發光截止時間t2，第二驅動訊號S2使第六電晶體T6形成導通，此時占空比訊號產生電路3輸出的占空比訊號Spwm達到閘極高電位Vgh，因此第四電晶體T4也形成導通，使第一節點N1與第二節點N2電性連接，第一節點N1電位下降至Vc，使發光單元1停止發光。因此，本實施例可藉由占空比訊號產生電路3接收第二驅動訊號S2，以輸出調整發光時間長度T的占空比訊號Spwm。

請參閱圖11A，其顯示占空比訊號輸出電路3的部分示意圖。在一變化實施例中，第六電晶體T6的源極或汲極可連接於閘極，如此，當第二驅動電壓S2到達閘極高電位Vgh，第六電晶體即導通並輸出閘極高電位Vgh。相較圖9的 實施例，可達到類似的效果並簡化電路。此外，請參閱圖11B，在另一變化實施例中，可具有複數個第六電晶體(T61、T61)，圖11B以兩顆第六電晶體為示例，然而並不以此為限。明確來說，本實施例中，藉由調整第六電晶體的數目，可調整第二驅動訊號S2與占空比訊號Spwm之間的電位差距。例如，依據圖11B實施例的占空比訊號輸出電路3所提供的占空比訊號Spwm相較圖11A的實施例所輸出的占空比訊號Spwm會電位會較小。藉此，本實施例可進一步調整第二驅動訊號S2的輸出時間。

請參閱圖12。前述實施例中，第二電壓源以參考電壓源Vref作為示例，然而本發明不以此為限。例如，在如圖12所示的實施例中，第二電壓源Vpam為一脈衝幅值調變訊號，可在前後不同的畫面輸出時間輸出不同的電壓值(V1、V2)。進一步來說，第二電壓源Vpam的輸出電壓值可根據畫素訊號Vdata以及發光單元1預設的顯示灰階而定。以圖12的實施例而言，在第一畫面輸出時間(圖12左半部)，根據發光單元1的預設顯示灰階，可以畫素訊號Vdata的輸出電壓值V3決定發光單元1的發光時間長度T1以及以第二電壓源Vpam決定第一節點的電壓V1。而在第二輸出畫面時間(圖12右半部)，由於畫素訊號Vdata的電壓值V4決定了不同於第一畫面輸出時間的發光時間長度T2，第二電壓源Vpam可根據預設顯示灰階以及發光時間長度T2做相對應的調整而輸出電壓值V2。

前述實施例的占空比訊號Spwm以在三角脈波訊號為主(如圖8)。在如圖13A的變化實施例中，占空比訊號Spwm可為一階梯脈波訊號。舉例而言，本實施例的畫素電路可應用發光單元具有不同的驅動電壓的顯示面板，而藉由如圖11A所示的階梯形脈波訊號，可階段性地使位於同一驅動電壓範圍內的發光單元一齊發光，減少每一發光單元發光時間點不一致的現象，提高顯示畫面品質。

圖參閱圖13B及圖13C，在另一變化實施例中，占空比訊號Spwm可為曲線脈波。舉例而言，圖13B的變化實施例中，由於在輸出較高電壓訊號時，單位時間訊號變化較慢，因此可應用在顯示高亮度的顯示畫面，以使高亮度顯示畫面在視覺上的亮度變化較明顯。而圖13C的變化實施例中，由於在輸出較低電壓訊號時，單位時間訊號變化較慢，因此可應用在顯示低亮度的顯示畫面，以使低亮度顯示畫面在視覺上的亮度變化較明顯。上述圖13A至圖13C的應用情境僅為舉例說明，本發明不限於此。

綜上所述，本發明實施例所提供的畫素電路及其驅動方法通過「第二電晶體耦接於第二電壓源與第一節點之間」、「第三電晶體的源極或汲極的其中之一用以接收畫素訊號，另外之一耦接於第二節點之間」以及「開關耦接於第一節點與第二節點之間」的技術手段，以達到「當開關形成導通，第一節點的電位小於第一電晶體的導通電壓與發光單元的驅動電壓之和」。

上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均落入本發明的申請專利範圍內。

P:畫素電路

1:發光單元

T1:第一電晶體

T2:第二電晶體

T3:第三電晶體

T4:第四電晶體

C1:第一電容

C2:第二電容

N1:第一節點

N2:第二節點

S1:第一驅動訊號

Vdata:畫素訊號

D:資料線

VDD:第一電壓源

Vref:第二電壓源

VSS:第三電壓源

Claims (15)

1. 一種畫素電路，包含： 一發光單元； 一第一電晶體，耦接於一第一電壓源與該發光單元之間，該第一電晶體的閘極耦接於一第一節點，該第一電晶體用以提供該發光單元供應電壓； 一第二電晶體，耦接於一第二電壓源與該第一節點之間，該第二電晶體的閘極用以接收一第一驅動訊號； 一第三電晶體，該第三電晶體的源極或汲極的其中之一用以接收一畫素訊號，另外之一耦接於一第二節點之間，該第三電晶體的閘極用以接收該第一驅動訊號， 一第一電容，耦接於該第一節點與該發光單元之間； 一第二電容，耦接於該第二節點與一第三電壓源之間；以及 一開關，耦接於該第一節點與該第二節點之間，其中，當該開關形成導通，該第一節點的電位小於該第一電晶體的導通電壓與該發光單元的驅動電壓之和。
2. 如請求項1所述的畫素電路，其中，該開關為一第四電晶體，該第四電晶體的閘極用以接收一占空比訊號，其中，該占空比訊號的峰值電壓大於或等於該第四電晶體的臨界電壓。
3. 如請求項2所述的畫素電路，其中，該占空比訊號為一三角脈波訊號、一曲線脈波訊號以及一階梯脈波訊號的其中之一。
4. 如請求項1所述的畫素電路，其中，該第二電壓源所供應之電壓為可調整。
5. 如請求項1所述的畫素電路，其中，該第一電壓源為一直流電壓源以及一交流電壓源的其中之一。
6. 如請求項1所述的畫素電路，進一步包括： 一第五電晶體，耦接於該第一電壓源與該第一電晶體之間，該第五電晶體的閘極用以接收一發光控制訊號。
7. 如請求項1所述的畫素電路，進一步包括： 一占空比訊號產生電路，該占空比訊號產生電路包括： 一輸出端耦接於該第四電晶體的閘極； 至少一第六電晶體，耦接於該第四電壓源與該輸出端之間，該至少一第六電晶體的閘極用以接收一第二驅動訊號；以及 一第七電晶體，耦接於一第五電壓源與該輸出端之間，該第七電晶體的閘極用以接收該第一驅動訊號，其中，該第五電壓源供應之電壓小於該第四電晶體之臨界電壓。
8. 如請求項7所述的畫素電路，其中，每一該第六電晶體的源極與汲極的其中之一耦接於該第六電晶體的閘極。
9. 如請求項7所述的畫素電路，其中，該占空比訊號輸出電路具有複數個彼此串聯相接的該第六電晶體。
10. 一種畫素電路的驅動方法，用於如請求項1所述的畫素電路，該驅動方法包含： 對該第三電晶體提供一畫素訊號； 在該發光單元的一發光開始時間，對該第二電晶體以及該第三電晶體提供該第一驅動訊號，其中，該畫素訊號的致能期間與該第一驅動訊號的致能期間重疊；以及 在該發光單元的一發光截止時間，使該開關形成導通。
11. 如請求項10所述的驅動方法，其中，該開關為一第四電晶體，且在該發光單元的該發光截止時間，使該開關形成導通的步驟中，進一步包括： 對該第四電晶體提供一占空比訊號，其中，該占空比訊號的峰值電壓大於或等於該第四電晶體的臨界電壓。
12. 如請求項11所述的驅動方法，其中，該占空比訊號為一三角脈波訊號、一曲線脈波訊號以及一階梯脈波訊號的其中之一。
13. 如請求項10所述的驅動方法，其中，該第一電壓源為一直流電壓源以及一交流電壓源的其中之一。
14. 如請求項10所述的驅動方法，進一步包括：根據該發光單元的一預設亮度、該發光開始時間以及該發光截止時間，以決定該第二電壓源所供應之電壓值。
15. 一種畫素電路的驅動方法，用於如請求項6所述的畫素電路，該驅動方法包含： 對該第三電晶體提供一畫素訊號； 對該第二電晶體以及該第三電晶體提供該第一驅動訊號，其中，該畫素訊號的致能期間與該第一驅動訊號的致能期間重疊； 在該發光單元的一發光開始時間，對該第五電晶體提供一發光控制訊號；以及 在該發光單元的一發光截止時間，使該開關形成導通。

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