CN111133582A - 具有通过对超晶格退火形成的包埋绝缘层的半导体器件的制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 156
- 238000000137 annealing Methods 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000010410 layer Substances 0.000 claims abstract description 99
- 239000002356 single layer Substances 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000013078 crystal Substances 0.000 claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 70
- 229910052710 silicon Inorganic materials 0.000 claims description 66
- 239000010703 silicon Substances 0.000 claims description 65
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 36
- 239000001301 oxygen Substances 0.000 claims description 35
- 229910052760 oxygen Inorganic materials 0.000 claims description 35
- 229910052732 germanium Inorganic materials 0.000 claims description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 4
- 239000004094 surface-active agent Substances 0.000 claims 1
- 239000000463 material Substances 0.000 description 27
- 235000012431 wafers Nutrition 0.000 description 19
- 230000004888 barrier function Effects 0.000 description 9
- 125000004429 atom Chemical group 0.000 description 8
- 238000000151 deposition Methods 0.000 description 8
- 238000012545 processing Methods 0.000 description 7
- 239000002800 charge carrier Substances 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 125000004430 oxygen atom Chemical group O* 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 238000003775 Density Functional Theory Methods 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 241001496863 Candelaria Species 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 241000607568 Photobacterium Species 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910008310 Si—Ge Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 235000021438 curry Nutrition 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- CSJDCSCTVDEHRN-UHFFFAOYSA-N methane;molecular oxygen Chemical compound C.O=O CSJDCSCTVDEHRN-UHFFFAOYSA-N 0.000 description 1
- 239000002052 molecular layer Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/02505—Layer structure consisting of more than two layers
- H01L21/02507—Alternating layers, e.g. superlattice
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/0245—Silicon, silicon germanium, germanium
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
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Abstract
一种用于制造半导体器件的方法，可包括在半导体衬底上形成超晶格，所述超晶格包括各自的多个堆叠的层组。每个层组可包括多个堆叠的基础半导体单层，其限定出基础半导体部分，以及约束在相邻基础半导体部分的晶格内的至少一个非半导体单层。另外，来自相对的基础半导体部分的至少一些半导体原子可通过其间的至少一个非半导体单层化学健合在一起。该方法可以进一步包括在超晶格上外延形成半导体层，和对所述超晶格退火以便形成包埋绝缘层，在所述包埋绝缘层中至少一些半导体原子不再通过其间的至少一个非半导体单层化学键合在一起。
Description
技术领域
本公开总体上涉及半导体器件，且更具体地，涉及半导体器件的增强材料和制造技术。
背景技术
已经有人提出了增强半导体器件性能的结构和技术，例如通过增强电荷载流子的迁移率。例如，Currie等人的美国专利申请第2003/0057416号公开了硅、硅-锗和松弛硅的应变材料层，其还包括原本会导致性能下降的无杂质区域。上部硅层中所产生的双轴应变改变载流子迁移率，从而实现更高速和/或更低功率的器件。Fitzgerald等人的公布美国专利申请第2003/0034529号公开了一种也基于类似应变硅技术的CMOS反相器。
Takagi的美国专利US 6,472,685 B2公开了一种半导体器件，其包括夹在硅层之间的硅和碳层，使得第二硅层的导带和价带承受拉伸应变。具有较小有效质量并且已由施加到栅电极的电场所感应的电子被限制在第二硅层中，因此，断言n沟道MOSFET具有较高的迁移率。
Ishibashi等人的美国专利US 4,937,204公开了一种超晶格，其中交替且外延地生长多个层，所述多个层少于八个单层且包含部分或二元或二元化合物半导体层。主要电流方向垂直于超晶格的层。
Wang等人的美国专利US 5,357,119公开了Si-Ge短周期超晶格，其具有通过减少超晶格中的合金散射而实现的较高迁移率。沿着这些路线，Candelaria的美国专利US 5,683,934公开了一种迁移率增强的MOSFET，其包括沟道层，该沟道层包含硅和第二材料的合金，该第二材料以使沟道层处于拉应力下的百分比替位存在于硅晶格中。
Tsu的美国专利US 5,216,262公开了一种量子阱结构，其包含两个阻挡区和夹在阻挡区之间的外延生长半导体薄层。每个阻挡区由厚度通常为2到6个单层的SiO2/Si交替层组成。阻挡区之间夹有厚得多的硅部分。
作者同为Tsu并且由Applied Physics and Materials Science&Processing于2000年9月6日在线公布的题为“Phenomena in silicon nanostructure devices”的文章(第391-402页)公开了硅和氧的半导体原子超晶格(SAS)。该Si/O超晶格据公开对硅量子器件和发光器件有用。特别地，构建并测试了绿色电致发光二极管结构。该二极管结构中的电流是竖向的，即垂直于SAS的层。所公开的SAS可以包括被吸附物质(如氧原子和CO分子)隔开的半导体层。超出所吸附的氧单层的硅生长被描述为具有相当低缺陷密度的外延。一种SAS结构包括1.1nm厚的硅部分，其为约八个硅原子层，而另一种结构两倍于该硅厚度。在Physical Review Letters，Vol.89,No.7(2002年8月12日)公布的Luo等人的题为“Chemical Design of Direct-Gap Light-Emitting Silicon”的文章进一步讨论了Tsu的发光SAS结构。
Wang、Tsu和Lofgren的公布国际申请WO 02/103,767 A1公开了薄的硅和氧、碳、氮、磷、锑、砷或氢的阻挡构造块，从而将竖向流过晶格的电流降低超过四个数量级。该绝缘层/阻挡层允许邻接于绝缘层沉积低缺陷外延硅。
Mears等人的公布英国专利申请GB 2,347,520公开了非周期性光子带隙(APBG)结构的原理可适用于电子带隙工程。特别地，该申请公开了：可以调节材料参数(例如，能带最小值的位置、有效质量等)以产生具有期望能带结构特性的新型非周期材料。还公开了其它参数，例如电导率、热导率和介电常数或磁导率也可能被设计于材料中。
此外，Wang等人的美国专利US 6,376,337公开了一种制造半导体器件的绝缘层或阻挡层的方法，该方法包括在硅衬底上沉积硅和至少一种附加元素的层，由此所沉积的层基本上没有缺陷，使得可以在沉积层上沉积基本上没有缺陷的外延硅。作为替代，在硅衬底上吸附一种或多种元素的单层，优选包含氧。夹在外延硅之间的多个绝缘层形成阻挡复合体。
尽管已有这些方法，但对于使用先进半导体加工技术以便在半导体器件中提供绝缘区或绝缘层而言，进一步的增强可能是期望的。
发明概述
一种用于制造半导体器件的方法，可以包括在半导体衬底上形成超晶格，该超晶格包括各自的多个堆叠的层组。每个层组可包含多个堆叠的基础半导体单层，其限定出基础半导体部分，以及约束在相邻基础半导体部分的晶格内的至少一个非半导体单层。此外，来自相对的基础半导体部分的至少一些半导体原子可以通过其间的至少一个非半导体单层化学健合在一起。该方法可进一步包括在超晶格上外延形成半导体层，以及对该超晶格退火从而形成包埋绝缘层，在该包埋绝缘层中至少一些半导体原子不再通过其间的至少一个非半导体单层化学键合在一起。
更特别地，该方法可进一步包括在外延形成的半导体层中形成至少一个有源半导体器件。举例来说，可在800℃至1000℃的温度下于惰性气氛中进行退火，然而也可使用其它温度和气氛。另外，例如，可以用至少2.5×1014原子/cm3的剂量形成该至少一个非半导体单层。此外，举例来说，可以用小于或等于
的相邻层组的非半导体单层之间的间距形成该超晶格，然而也可使用更宽的间距。
根据一个示例性实施方案，形成该超晶格可包括在半导体衬底上选择性地形成多个间隔开的超晶格。根据另一示例性实施方案，形成该超晶格可包括形成跨越半导体衬底的连续超晶格。
举例来说，该至少一个非半导体单层可包含氧，并且该半导体单层可包含硅和/或锗。
附图简述
图1是用于根据本发明的半导体器件的超晶格的大幅放大的示意性截面视图。
图2是图1所示超晶格的局部的透视示意原子图。
图3是根据本发明的超晶格的另一实施方案的大幅放大的示意性截面视图。
图4A是现有技术的块体硅和图1-2所示的4/1Si/O超晶格的从γ点(G)计算的能带结构图。
图4B是现有技术的块体硅和图1-2所示的4/1Si/O超晶格的从Z点计算的能带结构图。
图4C是现有技术的块体硅和图3所示的5/1/3/1Si/O超晶格的从γ点和Z点计算的能带结构图。
图5和图6是说明根据示例性实施方案的制造具有包埋绝缘层的半导体器件的方法的示意性截面视图。
图7是根据示例性实施方案的具有包埋绝缘层的半导体器件的制造方法的流程图。
发明详述
现在将在下文中参考附图来更全面地描述本公开，附图中示出了示例性实施方案。然而，可基于本文所述教导实施许多不同的形式，并且不应将本公开解释为局限于所提供的具体示例性实施方案。相反，提供这些实施方案以使本公开更全面和完整，并向本领域技术人员充分传达所公开的概念。同样的附图标记自始至终表示同样的要素，而撇号用以表示不同实施方案中的相似要素。
申请人推理(但不希望受此约束)，本文所述的某些超晶格降低载流子的有效质量，这从而导致更高的载流子迁移率。利用文献中的各种定义来说明有效质量。作为有效质量改善的量度，申请人对于电子和空穴分别使用“导电性倒易有效质量张量”，Me -1和Mh -1，对于电子定义为：
并且对于空穴定义为：
其中f是费米-狄拉克分布，EF是费米能量，T是温度，E(k,n)是处在对应于波矢量k和第n能带的状态的电子的能量，下标i和j表示笛卡尔坐标x、y和z，在布里渊区(BZ)上进行积分，并且对于电子和空穴分别在能量高于或低于费米能量的能带上进行求和。
申请人对导电性倒易有效质量张量的定义是，对于导电性倒易有效质量张量的相应分量的较大值，材料的导电率的张量分量较大。申请人再次推理(但不希望受此约束)，本文所述的超晶格设定导电性倒易有效质量张量的值，以便增强材料的导电性能，例如通常对于电荷载流子传输的优选方向。合适张量元素的倒逆(inverse)被称为导电性有效质量。换句话说，为了表征半导体材料结构，使用如上所述且在预期的载流子传输方向上计算的电子/空穴的导电性有效质量来辨别改良的材料。
申请人已经确认了用于半导体器件的改良材料或结构。更具体地，申请人已经确认了具有以下能带结构的材料或结构：其电子和/或空穴的合适导电性有效质量显著小于硅的相应值。这些结构除了增强的迁移率特性之外，它们的形成或使用方式使得它们提供有利于用在各种不同类型器件中的压电、热电和/或铁电性能，下文将进一步讨论。
参考图1和2，该材料或结构的形式为超晶格25，超晶格的结构在原子或分子水平上受到控制，并且可使用已知的原子或分子层沉积技术来形成。超晶格25包含以堆叠关系排列的多个层组45a-45n，具体参照图1的横截面示意图可能最好理解。
超晶格25的每个层组45a-45n说明性地包括多个堆叠的基础半导体单层46，其限定出各自的基础半导体部分46a-46n及其上的能带调整层50。为了说明的清楚，能带调整层50在图1中用点划线表示。
能带调整层50说明性地包括一个非半导体单层，其被约束在相邻的基础半导体部分的晶格内。“约束在相邻的基础半导体部分的晶格内”是指来自相对的基础半导体部分46a-46n的至少一些半导体原子通过其间的非半导体单层50化学健合在一起，如图2所示。一般来说，通过如下方式使这种构造成为可能：控制以原子层沉积技术沉积在半导体部分46a-46n上的非半导体材料的量，使得可用的半导体健合位点不会全部(即少于全部或小于100％覆盖率)被与非半导体原子的键占据，下文将进一步讨论。因此，当半导体材料的另外单层46沉积在非半导体单层50之上或上方时，新沉积的半导体原子将占据该非半导体单层下方的半导体原子的剩余空键合位点。
在其它实施方案中，超过一个此类非半导体单层是可能的。应注意的是，本文提及非半导体或半导体单层时，是指如果以块体形成时，用于该单层的材料是非半导体或半导体。即，材料(例如硅)的单个单层展现出的性能，可能不一定与以块体或以相对较厚层形成时其展现的性能相同，这是本领域技术人员将理解的。
申请人推理(但不希望受此约束)，能带调整层50和相邻的基础半导体部分46a-46n致使超晶格25在平行层方向上对于电荷载流子具有比原本情况更低的适当导电性有效质量。换一种方式考虑，这个平行方向正交于堆叠方向。能带调整层50还可使超晶格25具有常见的能带结构，同时还有利地充当该超晶格竖直上方和下方的层或区之间的绝缘体。
此外，该超晶格结构还可有利地充当在该超晶格25竖直上方和下方的层之间的掺杂剂和/或材料扩散的阻挡体。这些性质因此可有利地允许超晶格25为高K电介质提供界面，其不仅减少高K材料向沟道区中的扩散，而且其还可有利地减少不希望的散射效应，并改善器件迁移率，这是本领域技术人员将理解的。
还推理，包括超晶格25的半导体器件可基于比原本情况更低的导电性有效质量从而可享有更高的电荷载流子迁移率。在一些实施方案中，并且作为通过本发明实现的能带工程的结果，超晶格25可进一步具有基本上直接的带隙,这对于例如光电器件特别有利。
超晶格25还说明性地包括在上部层组45n上的覆盖层52。该覆盖层52可包含多个基础半导体单层46。该覆盖层52可具有2至100个基础半导体单层，更优选地10至50个单层。
每个基础半导体部分46a-46n可包含选自IV族半导体、III-V族半导体和II-VI族半导体的基础半导体。当然，术语IV族半导体还包括IV-IV族半导体，这是本领域技术人员将理解的。更具体地，基础半导体可包含例如硅和锗中的至少一种。
每个能带调整层50例如可包含选自氧、氮、氟、碳和碳-氧的非半导体。所述非半导体还理想地在沉积下一层期间是热稳定的，从而有利于制造。在其它实施方案中，所述非半导体可以是与给定半导体加工兼容的另一种无机或有机元素或化合物，这是本领域技术人员将理解的。更具体地，基础半导体可包含例如硅和锗中的至少一种。
应注意的是，术语单层是指包括单原子层，也指包括单分子层。还应注意，由单个单层提供的能带调整层50还意指包括其中并非所有可能位点被占据的单层(即少于全部或小于100％的覆盖率)。例如，参考图2的原子图，对于硅作为基础半导体材料并且氧作为能带调整材料,示出了4/1重复结构。在所示的例子中，氧的可能位点仅有一半被占据。
在其它实施方案中和/或对于不同的材料，本领域技术人员将理解,将不一定是这种二分之一占据的情形。实际上，原子沉积领域的技术人员还将理解，即使在该示意图中也可以看出，在给定单层中的个体氧原子没有精确地沿平面排列。举例来说，优选的占据范围是可能的氧位点的约八分之一到二分之一充满，但在某些实施方案中，可以使用其它数字。
硅和氧目前广泛用于传统半导体加工中，因此制造商将能够容易地使用本文所述的这些材料。原子或单层沉积现在也被广泛使用。因此，包括根据本发明的超晶格25的半导体器件易于被采用和实施，这是本领域技术人员将理解的。
据推理(申请人不希望受此约束)，对于超晶格而言，例如Si/O超晶格，硅单层的数目应理想地为七个以下，以使超晶格的能带在各处是常见的或在各处是相对均匀的，以实现期望的优点。对于Si/O,图1和图2所示的4/1重复结构已经过建模以表示电子和空穴在X方向上的增强迁移率。例如，电子的计算导电性有效质量(对于块体硅而言是各向同性的)为0.26，并且对于X方向上的4/1SiO超晶格而言其为0.12,从而导致0.46的比值。类似地，块体硅的关于空穴的计算产生0.36的值，并且对于4/1Si/O超晶格的值为0.16，从而导致0.44的比值。
尽管这样的方向择优特征在某些半导体器件中可能是期望的，然而其它器件也可得益于在平行于层组的任何方向上的更均匀的迁移率增加。正如本领域技术人员将理解的,电子和空穴两者的迁移率均增加，或者这些类型的电荷载流子中仅一种的迁移率增加，也可以是有益的。
超晶格25的4/1Si/O实施方案的较低导电性有效质量，可小于原本发生的导电性有效质量的三分之二，且这适用于电子和空穴两者。当然，正如本领域技术人员将理解的,超晶格25还可在其中包含至少一种类型的导电性掺杂剂。
事实上,现在另外参考图3，现在说明根据本发明的具有不同性质的超晶格25'的另一实施方案。在该实施例方案中，说明重复模式3/1/5/1。更具体地，最低的基础半导体部分46a'具有三个单层，并且次最低的基础半导体部分46b'具有五个单层。该模式在整个超晶格25'中重复。能带调整层50'可各自包括单个单层。就包括Si/O的这种超晶格25'而言，电荷载流子迁移率的增强与层平面中的取向无关。图3中的未特别提及的那些其它要素，与上文参考图1所讨论的那些相似，故无需在此进一步讨论。
在一些器件实施方案中，超晶格的所有基础半导体部分的厚度可以是相同数目的单层。在其它实施方案中，至少一些基础半导体部分的厚度可以是不同数目的单层。在另外的实施方案中，所有基础半导体部分的厚度可以是不同数目的单层。
在图4A-4C中，示出了使用密度泛函理论(DFT)计算出的能带结构。在本领域中公知，DFT低估了带隙的绝对值。因此，带隙以上的所有能带可通过适当的“剪刀校正”加以偏移。然而，已知能带的形状是更加可靠的。纵向的能量轴应从此角度来解释。
图4A示出了块体硅(以连续线表示)和图1中所示的4/1Si/O超晶格25(以点线表示)两者的从γ点(G)计算出的能带结构。这些方向是指4/1Si/O结构的晶胞而不是Si的常规晶胞，虽然图中的方向(001)确实对应于Si的常规晶胞的方向(100)，并因此显示出Si导带最小值的预期位置。图中的(100)和(010)方向对应于常规Si晶胞的(110)和(-110)方向。本领域技术人员将会理解，图中的Si能带被折叠，以便将它们表示在该4/1Si/O结构的适当倒易晶格方向上。
可以看出，与块体硅(Si)截然不同，该4/1Si/O结构的导带最小值位于γ点，而其价带最小值则出现在方向(001)上的布里渊区的边缘，我们称其为Z点。还可注意到，与Si的导带最小值的曲率相比，该4/1Si/O结构的导带最小值的曲率较大，这是由于附加氧层引入的微扰造成的能带分裂。
图4B示出了块体硅(连续线)和4/1Si/O超晶格25(点线)两者的由Z点计算出的能带结构。该图显示了价带在方向(100)上的增强曲率。
图4C示出了块体硅(连续线)和图3的超晶格25'的5/1/3/1Si/O(点线)两者的由γ点和Z点计算出的能带结构。由于该5/1/3/1Si/O结构的对称性，在方向(100)和(010)上计算的能带结构是等效的。因此，在与所述层平行的平面中，即垂直于堆叠方向(001)，导电性有效质量和迁移率预期为各向同性。请注意，在该5/1/3/1Si/O实例中，导带最小值和价带最大值均位于或接近Z点。
尽管增加的曲率指示着减小的有效质量，但可通过导电性倒易有效质量张量计算而进行适当的比较和判别。这导致申请人进一步推论，该5/1/3/1超晶格25'实质上应为直接带隙。本领域技术人员将理解，光学跃迁的适当矩阵元素是区别直接与间接带隙行为的另一指示。
转向图5-6和图7的流程图200，现在说明使用上述技术制造半导体器件130的示例性方法。作为背景说明，目前的绝缘体上硅(SOI)、蓝宝石上硅(SOS)和绝缘体上应变硅(sSOI)方法有许多工艺变化。注氧隔离(SIMOX)，或硅晶片键合，是将单晶硅晶片(处理)键合到具有SiO2表面的第二晶片上，在SiO2表面层下方的单晶硅内具有高应力的氢或氦注入区。氧化和注入的硅晶片的顶部(几埃)沿着受应力的氢或氦注入区从其原始晶片分离。剥离的硅成为处理晶片的顶表面。SOI晶片比块体硅晶片有利，因为在SOI上制造的器件可以更好地与相邻器件和晶片块体的亚表面隔离。这减少了将在SOI晶片上实施的晶体管中的寄生效能损失。
然而，当前的SOI技术相对昂贵，因为它们需要额外的制造步骤，并且在某些情况下需要额外的晶片来形成最终的SOI衬底。此外，SIMOX需要相对昂贵的高能量注入，所述高能量注入对硅晶格造成大量损伤，这需要通过高温退火以便修复晶格。晶片键合方法需要额外的晶片和化学机械抛光(CMP)步骤，以使分切过程产生的粗糙表面变得平滑。此外，这些SOI技术可能只能施加在全局范围上，也就是说，整个晶片要么是SOI要么不是SOI。
从框格71处开始，在半导体(例如硅)衬底121上形成与上文所讨论类似的超晶格125。如上文进一步所讨论，超晶格125说明性地包括多个堆叠的层组145a-145d，然而如前所述可在不同的实施方案中使用不同数目的层组。每个组层145a-145d说明性地包括多个堆叠的基础半导体(例如硅)单层，其限定出基础半导体部分146b，以及被约束在相邻基础半导体部分的晶格内的一个或多个非半导体(例如氧)单层150。同样，如上所述，来自相对的基础半导体部分46b的至少一些半导体原子通过其间的非半导体单层150化学键合在一起。
应注意的是，超晶格125可以是在半导体衬底121上选择性地形成的多个横向间隔开的超晶格。即，通过使用选择性外延超晶格生长工艺，可以在晶片上形成局部的SOI区，这不同于同现有SOI技术那样使SOI跨整个晶片。然而，如果需要，超晶格125也可形成为跨越整个半导体衬底121的连续超晶格。
该方法进一步说明性地包括在超晶格125上外延形成半导体层152(例如硅覆盖层)。外延半导体层152可用作有源器件层用于在随后的处理步骤器件用于形成附加电路/器件。在外延沉积半导体层152之后，还可形成天然的硅氧化层159。
根据一个实例方面，可有利地对超晶格125进行退火，使得非半导体单层150的非半导体(例如氧)原子重新定位以形成绝缘层160，由此通过其间的非半导体单层先前化学键合在一起的半导体原子不再化学键合在一起，这将在下面进一步讨论。
更具体地，包埋绝缘层160在衬底121和外延半导体层152之间提供相对薄的绝缘层，这在晶片处理之后将保持单晶。对于该应用，使用硅作为半导体材料并且使用氧作为非半导体材料，例如用于形成单层150的插入氧剂量以及多组硅单层146b之间的间隔，可相对于迁移率增强的形成SOI而予以优化(即对于SOI应用，更小的空间和更高的氧百分比)，如下进一步所述。
该示例方法有利地以上述能力将氧单层添加到硅晶格而不干扰外延硅的顺序。举例来说，用于该SOI应用的氧剂量可高于2.5×1014原子/cm3，以提供包埋绝缘层160。一般而言，可能希望在不破坏硅晶格的情况下使用尽可能高的氧剂量(即在超晶格沉积期间不形成SiO2)。换而言之，～2.5×1014原子/cm3以下的剂量可用于上述迁移率增强应用，但在本SOI实施方式中，单层150中有更高的氧原子浓度或覆盖率可能是期望的。
关于插入的氧单层之间的间距，在典型的迁移率增强构造中，超晶格可具有约
的间距。对于当前的SOI应用中，期望间距小于
但更宽的间距(例如，高达约
也可用于其它实施方案中)。一般而言，在不会在硅晶格中引入缺陷的情况下，硅单层组146b的厚度应尽可能薄。
举例来说，可在约750℃或更高的温度下于惰性气氛(例如N2、Ar、He等)中进行退火，更优选在约800℃至1000℃的范围内进行。例如，在一些实施方案中，也可根据所使用的温度范围而使用非惰性气氛(例如H2)。退火导致插入的氧单层150亚稳均相分解(decompose spinodially)。换言之，氧原子将一起扩散从而形成具有较高氧浓度的氧化物绝缘层160，并在新形成的绝缘体的两侧上具有剥蚀的单晶硅区161。将理解的是，上述示例性退火时间、温度、环境、以及剂量和间距可能根据具体的应用和所用材料而变化。
如上所述，在框格75处，可进行附加的处理步骤以便在外延半导体层152之中或之上形成有源半导体器件(晶体管、二极管等)以提供最终的半导体器件130。本领域技术人员将理解，在其它应用中，半导体器件130可以是由一个制造商制造并由另一制造商进行后续的电路加工的半导体晶片。图7的方法说明性地结束于框格76。
受益于前述说明书和相关附图给出的教导，本领域技术人员将想到本发明的许多修改和其它实施方案。因此，应理解的是，本发明不限于所公开的具体实施方案，并且意图是修改和实施方案包括在所附权利要求书的范围内。
Claims (23)
1.一种制造半导体晶片的方法，包括：
在半导体衬底上形成超晶格，所述超晶格包含各自的多个堆叠的层组，每个层组包含多个堆叠的基础半导体单层，其限定出基础半导体部分，以及约束在相邻基础半导体部分的晶格内的至少一个非半导体单层，来自相对的基础半导体部分的至少一些半导体原子通过其间的至少一个非半导体单层化学健合在一起；
在超晶格上外延形成半导体层；和
对所述超晶格退火以便形成包埋绝缘层，在所述包埋绝缘层中至少一些半导体原子不再通过其间的至少一个非半导体单层化学键合在一起。
2.根据权利要求1所述的方法，进一步包括在所述外延形成的半导体层中形成至少一个有源半导体器件。
3.根据权利要求1所述的方法，其中退火包括在800℃至1000℃范围内的温度对所述超晶格进行退火。
4.根据权利要求1所述的方法，其中退火包括在惰性气氛中对所述超晶格进行退火。
5.根据权利要求1所述的方法，其中形成所述至少一个非半导体单层包括用至少2.5×1014原子/cm3的剂量形成所述至少一个非半导体层。
6.根据权利要求1所述的方法，其中用小于
的相邻层组的非半导体单层之间的间距形成所述超晶格。
7.根据权利要求1所述的方法，其中形成所述超晶格包括在所述半导体衬底上选择性地形成多个间隔开的超晶格。
8.根据权利要求1所述的方法，其中形成所述超晶格包括形成跨越所述半导体衬底的连续超晶格。
9.根据权利要求1所述的方法，其中所述至少一个非半导体单层包含氧。
10.根据权利要求1所述的方法，其中所述半导体单层包含硅。
11.根据权利要求1所述的方法，其中所述半导体层包含锗。
12.一种制造半导体晶片的方法，包括：
在半导体衬底上选择性地形成多个间隔开的超晶格，且每个超晶格包含各自的多个堆叠的层组，每个层组包含多个堆叠的基础硅单层，其限定出基础硅部分，以及约束在相邻基础硅部分的晶格内的至少一个氧单层，来自相对的基础硅部分的至少一些硅原子通过其间的至少一个氧单层化学健合在一起；
在超晶格上外延形成半导体层；和
对所述超晶格退火以便形成包埋绝缘层，在所述包埋绝缘层中至少一些硅原子不再通过其间的至少一个氧单层化学键合在一起。
13.根据权利要求12所述的方法，进一步包括在所述外延形成的半导体层中形成至少一个有源半导体器件。
14.根据权利要求12所述的方法，其中退火包括在800℃至1000℃范围内的温度对所述超晶格进行退火。
15.根据权利要求12所述的方法，其中退火包括在惰性气氛中对所述超晶格进行退火。
16.根据权利要求12所述的方法，其中形成所述至少一个氧单层包括用至少2.5×1014原子/cm3的剂量形成所述至少一个氧单层。
17.根据权利要求12所述的方法，其中形成所述超晶格包括用小于或等于
的相邻层组的氧单层之间的间距形成所述超晶格。
18.一种用于制造半导体晶片的方法，包括：
形成跨半导体衬底的连续超晶格，所述超晶格包含多个堆叠的层组，每个层组包含多个堆叠的基础硅单层，其限定出基础硅部分，以及约束在相邻基础硅部分的晶格内的至少一个氧单层，来自相对的基础硅部分的至少一些硅原子通过其间的至少一个氧单层化学健合在一起；
在超晶格上外延形成半导体层；和
对所述超晶格退火以便形成包埋绝缘层，在所述包埋绝缘层中至少一些硅原子不再通过其间的至少一个氧单层化学键合在一起。
19.根据权利要求18所述的方法，进一步包括在所述外延形成的半导体层中形成至少一个有源半导体器件。
20.根据权利要求18所述的方法，其中退火包括在800℃至1000℃范围内的温度对所述超晶格进行退火。
21.根据权利要求18所述的方法，其中退火包括在惰性气氛中对所述超晶格进行退火。
22.根据权利要求18所述的方法，其中形成所述至少一个氧单层包括用至少2.5×1014原子/cm3的剂量形成所述至少一个氧单层。
23.根据权利要求18所述的方法，其中形成所述超晶格包括用小于
的相邻层组的氧单层之间的间距形成所述超晶格。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/664,028 | 2017-07-31 | ||
| US15/664,028 US10109479B1 (en) | 2017-07-31 | 2017-07-31 | Method of making a semiconductor device with a buried insulating layer formed by annealing a superlattice |
| PCT/US2018/044305 WO2019027868A1 (en) | 2017-07-31 | 2018-07-30 | METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE WITH A BURST INSULATED INSULATED LAYER OF A SUPER-NETWORK |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111133582A true CN111133582A (zh) | 2020-05-08 |
| CN111133582B CN111133582B (zh) | 2023-11-03 |
Family
ID=63254788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201880062180.2A Active CN111133582B (zh) | 2017-07-31 | 2018-07-30 | 具有通过对超晶格退火形成的包埋绝缘层的半导体器件的制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US10109479B1 (zh) |
| EP (1) | EP3662516A1 (zh) |
| CN (1) | CN111133582B (zh) |
| TW (1) | TWI679708B (zh) |
| WO (1) | WO2019027868A1 (zh) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10879356B2 (en) | 2018-03-08 | 2020-12-29 | Atomera Incorporated | Method for making a semiconductor device including enhanced contact structures having a superlattice |
| CN112074959B (zh) | 2018-04-12 | 2024-08-13 | 阿托梅拉公司 | 用于制造包括超晶格的倒t形沟道场效应晶体管(itfet)的器件和方法 |
| EP3776073A1 (en) | 2018-04-12 | 2021-02-17 | Atomera Incorporated | Semiconductor device and method including vertically integrated optical and electronic devices and comprising a superlattice |
| US20200135489A1 (en) * | 2018-10-31 | 2020-04-30 | Atomera Incorporated | Method for making a semiconductor device including a superlattice having nitrogen diffused therein |
| US10840335B2 (en) | 2018-11-16 | 2020-11-17 | Atomera Incorporated | Method for making semiconductor device including body contact dopant diffusion blocking superlattice to reduce contact resistance |
| US10840336B2 (en) | 2018-11-16 | 2020-11-17 | Atomera Incorporated | Semiconductor device with metal-semiconductor contacts including oxygen insertion layer to constrain dopants and related methods |
| US10593761B1 (en) | 2018-11-16 | 2020-03-17 | Atomera Incorporated | Method for making a semiconductor device having reduced contact resistance |
| US10580866B1 (en) | 2018-11-16 | 2020-03-03 | Atomera Incorporated | Semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance |
| US10580867B1 (en) | 2018-11-16 | 2020-03-03 | Atomera Incorporated | FINFET including source and drain regions with dopant diffusion blocking superlattice layers to reduce contact resistance |
| US10854717B2 (en) | 2018-11-16 | 2020-12-01 | Atomera Incorporated | Method for making a FINFET including source and drain dopant diffusion blocking superlattices to reduce contact resistance |
| US10818755B2 (en) | 2018-11-16 | 2020-10-27 | Atomera Incorporated | Method for making semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance |
| US10847618B2 (en) | 2018-11-16 | 2020-11-24 | Atomera Incorporated | Semiconductor device including body contact dopant diffusion blocking superlattice having reduced contact resistance |
| US10840337B2 (en) | 2018-11-16 | 2020-11-17 | Atomera Incorporated | Method for making a FINFET having reduced contact resistance |
| US11094818B2 (en) | 2019-04-23 | 2021-08-17 | Atomera Incorporated | Method for making a semiconductor device including a superlattice and an asymmetric channel and related methods |
| US10937888B2 (en) | 2019-07-17 | 2021-03-02 | Atomera Incorporated | Method for making a varactor with a hyper-abrupt junction region including spaced-apart superlattices |
| US10937868B2 (en) | 2019-07-17 | 2021-03-02 | Atomera Incorporated | Method for making semiconductor devices with hyper-abrupt junction region including spaced-apart superlattices |
| US10868120B1 (en) | 2019-07-17 | 2020-12-15 | Atomera Incorporated | Method for making a varactor with hyper-abrupt junction region including a superlattice |
| US10825901B1 (en) | 2019-07-17 | 2020-11-03 | Atomera Incorporated | Semiconductor devices including hyper-abrupt junction region including a superlattice |
| US10840388B1 (en) | 2019-07-17 | 2020-11-17 | Atomera Incorporated | Varactor with hyper-abrupt junction region including a superlattice |
| US10825902B1 (en) | 2019-07-17 | 2020-11-03 | Atomera Incorporated | Varactor with hyper-abrupt junction region including spaced-apart superlattices |
| US10879357B1 (en) | 2019-07-17 | 2020-12-29 | Atomera Incorporated | Method for making a semiconductor device having a hyper-abrupt junction region including a superlattice |
| US11183565B2 (en) | 2019-07-17 | 2021-11-23 | Atomera Incorporated | Semiconductor devices including hyper-abrupt junction region including spaced-apart superlattices and related methods |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |