CN111106085B - 半导体封装件 - Google Patents

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Abstract

本发明提供了一种半导体封装件，所述半导体封装件包括：半导体芯片，具有其上设置有连接垫的有效表面和与所述有效表面相对的无效表面；以及第一包封剂，覆盖所述半导体芯片的所述无效表面和侧表面中的每个的至少一部分。金属层设置在所述第一包封剂上，并且包括顺序地堆叠的第一导电层和第二导电层。连接结构设置在所述半导体芯片的所述有效表面上，并且包括电连接到所述连接垫的第一重新分布层。所述第一导电层的下表面与所述第一包封剂接触并且具有第一表面粗糙度，并且所述第一导电层的上表面与所述第二导电层接触并且具有小于所述第一表面粗糙度的第二表面粗糙度。

Description

半导体封装件
本申请要求于2018年10月25日在韩国知识产权局提交的第10-2018-0128063号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件，例如，涉及一种扇出型半导体封装件。
背景技术
半导体封装件在设计方面正在不断地追求轻、薄、短和小的形状，并且在功能性方面正在追求提供复杂性和多样性的系统级封装(SiP)结构。为此，多个芯片和组件安装在单个封装件中，因此，对用于屏蔽组件之间的电磁波干扰和用于改善散热功能的技术的兴趣正在增加。另外，还使用用于堆叠封装件的布线结构。
具体地，当在半导体芯片的上部上设置金属层用于EMI屏蔽、散热、布线等时，通常在从半导体芯片的包封剂去除载体之后形成化学铜层。在这种情况下，可能存在包封剂和化学铜层之间的粘合力减小以及工艺变复杂的问题。
发明内容
本公开的一方面将提供一种在半导体芯片的上部上的金属层和包封剂之间的粘合力得到提高的半导体封装件，并且将提供一种使用简化的工艺制造半导体封装件的方法。
根据本公开的一方面，在半导体封装件中，使用位于具有表面粗糙度的包封剂上的第一导电层形成金属层。
例如，一种半导体封装件包括：半导体芯片，具有其上设置有连接垫的有效表面和与所述有效表面相对的无效表面；以及第一包封剂，覆盖所述半导体芯片的所述无效表面和侧表面中的每个的至少一部分。金属层设置在所述第一包封剂上，并且包括顺序地堆叠的第一导电层和第二导电层。连接结构设置在所述半导体芯片的所述有效表面上，并且包括电连接到所述连接垫的第一重新分布层。所述第一导电层的下表面与所述第一包封剂接触并且具有第一表面粗糙度，并且所述第一导电层的上表面与所述第二导电层接触并且具有小于所述第一表面粗糙度的第二表面粗糙度。
根据本公开的另一方面，一种半导体封装件可包括：半导体芯片，具有其上设置有连接垫的有效表面和与所述有效表面相对的无效表面；以及包封剂，覆盖所述半导体芯片的所述无效表面和侧表面中的每个的至少一部分。金属层设置在所述包封剂上，所述金属层具有延伸以与所述半导体芯片的上部重叠的至少一部分，并且具有顺序地堆叠的第一导电层和第二导电层。过孔穿过所述包封剂的一部分并且连接到所述金属层，并且连接结构设置在所述半导体芯片的所述有效表面上，并且包括电连接到所述连接垫的重新分布层。所述第一导电层的下表面与所述包封剂接触并且沿着所述包封剂的表面具有粗糙度，并且所述第一导电层的上表面与所述第二导电层接触并且是平坦的。
根据本公开的又一方面，一种半导体封装件可包括：半导体芯片，具有其上设置有连接垫的有效表面和与所述有效表面相对的无效表面；以及包封剂，覆盖所述半导体芯片的所述无效表面和侧表面中的每个的至少一部分。金属层设置在所述包封剂上，并且包括顺序地堆叠为彼此直接接触的第一导电层和第二导电层。连接结构设置在所述半导体芯片的所述有效表面上，并且包括电连接到所述连接垫的第一重新分布层。所述第一导电层和所述第二导电层中的每个延伸以在所述半导体芯片在所述连接结构上的堆叠方向上与所述半导体芯片的整个上表面重叠。
通过以下具体实施方式、附图和权利要求，其他特征和方面将明显。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更加清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和在被封装之后的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出安装在中介基板上并且最终安装在电子装置的主板上的扇入型半导体封装件的示意性截面图；
图6是示出嵌在中介基板中并且最终安装在电子装置的主板上的扇入型半导体封装件的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出安装在电子装置的主板上的扇出型半导体封装件的示意性截面图；
图9是示出半导体封装件的示例的示意性截面图；
图10是沿着图9的半导体封装件的线I-I′截取的示意性平面图；
图11A至图11E是示出图9的半导体封装件的示例制造工艺的步骤的示意性工艺图；
图12是示出半导体封装件的另一示例的示意性截面图；
图13是示出半导体封装件的另一示例的示意性截面图；
图14是示出扇出型半导体封装件的另一示例的示意性截面图；并且
图15是示出将根据公开的半导体封装件应用到电子装置的效果的示意性平面图。
具体实施方式
在下文中，将参照附图如下描述本公开的实施例。
然而，本公开可按照许多不同的形式进行例证，并且不应被解释为局限于这里所阐述的具体实施例。更确切的说，提供这些实施例使得本公开将是彻底的和完整的，并且将要把公开的范围充分地传达给本领域技术人员。
在整个说明书中，将理解的是，当诸如层、区域或晶圆(基板)的元件被称为“在”另一元件“上”、“连接到”另一元件或“结合到”另一元件时，该元件可直接“在”所述另一元件“上”、直接“连接到”所述另一元件或直接“结合到”所述另一元件，或者可存在介于两者之间的其他元件。相比之下，当元件被称为“直接在”另一元件“上”、“直接连接到”另一元件或“直接结合到”另一元件时，可能不存在介于两者之间的元件或层。相同的附图标记始终指示相同的元件。如这里所使用的，术语“和/或”包括相关所列项中的一个或更多个的任意组合和所有组合。
将明显是，尽管可在这里使用“第一”、“第二”、“第三”等的术语来描述各种构件、组件、区域、层和/或部分，但是这些构件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个构件、组件、区域、层或部分与另一构件、组件、区域、层或部分区分开。因而，在不脱离示例性实施例的教导的情况下，下面讨论的第一构件、第一组件、第一区域、第一层或第一部分可被称为第二构件、第二组件、第二区域、第二层或第二部分。
为了易于描述，这里可使用诸如“在……上方”、“上面”、“在……下方”以及“下面”等的空间相对术语来描述如图中所示的一个元件与另一元件的关系。将理解的是，空间相对术语意图除了包含图中描绘的方位之外还包含装置在使用或操作中的不同方位。例如，如果图中的装置翻转，则描述为“在”其他元件“上方”或“上面”的元件于是将被定位为“在”所述其他元件“下方”或“下面”。因而，术语“在……上方”可根据图的具体方向包括“在……上方”和“在……下方”两种方位。装置也可按照其他方式(旋转90度或处于其他方位)定位，且可对这里使用的空间相对描述符做出相应解释。
这里使用的术语仅描述具体实施例，并且本公开不受限于此。除非上下文另外清楚地指出，否则如在这里所使用的单数形式也意图包括复数形式。将进一步理解的是，当在本说明书中使用术语“包含”和/或“具有”时，这些术语说明存在所陈述的特征、整体、步骤、操作、构件、元件和/或它们的组，但不排除存在或添加一个或更多个其他特征、整体、步骤、操作、构件、元件和/或它们的组。
在下文中，将参照示出本公开的实施例的示意图来描述本公开的实施例。在附图中，例如，由于制造技术和/或公差，可预计所示出的形状的变形。因此，本公开的实施例不应被解释为局限于这里所示出的区域的特定形状，例如，应包括由制造而导致的形状的改变。下面的实施例还可彼此组合。
下面描述的本公开的内容可具有各种构造，并且这里仅提出了说明性构造，但不限于此。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可容纳主板1010。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片等，诸如模数转换器、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，并且可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电气与电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而还可包括根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是能够处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，印刷电路板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到印刷电路板1110。另外，可物理连接或电连接到印刷电路板1110或者可不物理连接或电连接到印刷电路板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，例如，半导体封装件1121，但不限于此。电子装置不必然局限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能无法被使用，而是可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此使用半导体封装。详细地，半导体芯片的连接垫(pad，或称为“焊盘”)的尺寸和半导体芯片的连接垫之间的间距非常细小，而在电子装置中使用的主板的组件安装垫(pad，或称为“焊盘”)的尺寸和主板的组件安装垫之间的间距显著大于半导体芯片的连接垫的尺寸和半导体芯片的连接垫之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且使用用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和在被封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接垫2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接垫(pad，或称为“焊盘”)2222的至少一部分。在这种情况下，由于连接垫2222可能非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)上以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接结构2240，以使连接垫2222重新分布。连接结构2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241；形成使连接垫2222敞开的通路孔2243h；然后形成布线图案2242和过孔2243。然后，可形成保护连接结构2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接结构2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接垫(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。这里，即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接垫2222(即，I/O端子)可通过中介基板2301重新分布，并且扇入型半导体封装件2200可在其安装在中介基板2301上的状态下最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌在单独的中介基板2302中，在扇入型半导体封装件2200嵌在中介基板2302中的状态下，半导体芯片2220的连接垫2222(即，I/O端子)可通过中介基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能会难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的中介基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌在中介基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接垫2122可通过连接结构2140重新分布到半导体芯片2120的外部。在这种情况下，可在连接结构2140上进一步形成钝化层2150，并且可在钝化层2150的开口中进一步形成凸块下金属层2160。焊球2170可进一步形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接垫2122、钝化层(未示出)等的集成电路(IC)。连接结构2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接垫2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当减小半导体芯片的尺寸时，需要减小球的尺寸和节距，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可如下所述地在不使用单独的印刷电路板的情况下安装在电子装置的主板上。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接结构2140，连接结构2140形成在半导体芯片2120上并且能够使连接垫2122重新分布到半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用中介基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
另外，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如中介基板等的印刷电路板(PCB)(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌在其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图描述一种在半导体芯片的上部上的金属层和包封剂之间的粘合力得到提高并且可通过简化的工艺制造的半导体封装件。
图9是示出半导体封装件的示例的示意性截面图。
图10是沿着图9的半导体封装件的线I-I′截取的示意性平面图。
参照图9和图10，根据实施例的半导体封装件100A可包括：框架110，具有第一通孔110HA1和110HA2以及第二通孔110HB；至少一个无源组件125a和至少一个无源组件125b，设置在框架110的第一通孔110HA1和110HA2中；半导体芯片120，设置在框架110的第二通孔110HB中，并且具有其上设置有连接垫122的有效表面和与有效表面相对的无效表面；第一包封剂131，密封框架110的至少一部分以及无源组件125a和125b的至少一部分；第二包封剂132，密封框架110的至少一部分和半导体芯片120的至少一部分；连接结构140，设置在框架110、无源组件125a和125b的下表面以及半导体芯片120的有效表面上；背侧连接结构180，设置在第二包封剂132上并且包括至少一个金属层182a和182b；第一钝化层150，设置在连接结构140上；凸块下金属层160，设置在第一钝化层150的开口中；电连接金属件170，设置在第一钝化层150上并且连接到凸块下金属层160；以及第二钝化层190，设置在背侧连接结构180上。
背侧连接结构180可包括：第一金属层182a，设置在第二包封剂132上；第一背侧过孔183a，穿过第一包封剂131和第二包封剂132并且将框架110连接到第一金属层182a；背侧绝缘层181，设置在第一金属层182a上；第二金属层182b，设置在背侧绝缘层181上；以及第二背侧过孔183b，使第一金属层182a连接到第二金属层182b。第一金属层182a的至少一部分可设置为在半导体芯片120的上部上与半导体芯片120重叠。
详细地，被设置为与第二包封剂132的上表面接触的第一金属层182a包括竖直堆叠的第一导电层182aS和第二导电层182aE。第一导电层182aS的下表面与第二包封剂132的上表面直接接触，并且沿着第二包封剂132的上表面具有粗糙度，即，表面粗糙度。第二包封剂132的上表面可具有为了提高结合力而有意形成的粗糙度或者根据第二包封剂132的材料的特性形成的粗糙度。因此，第一导电层182aS的下表面可具有第一表面粗糙度。第一导电层182aS的上表面与第二导电层182aE直接接触，并且可具有小于第一表面粗糙度的第二表面粗糙度。第二表面粗糙度可具有接近零的小的值。例如，第二表面粗糙度可等于或小于大约2μm，具体地，可以为大约0.5μm，但不限于此。因此，当用裸眼观察时，第一导电层182aS的上表面可以是平坦光滑的表面。第一表面粗糙度可根据实施例而改变，并且可以在例如从数微米至数毫米的范围内。第二包封剂132的上表面可具有等于或类似于第一表面粗糙度的表面粗糙度。由于第二导电层182aE通常具有根据其上形成有第二导电层的表面的形态的形态，因此第二导电层182aE的下表面和上表面可具有等于或类似于第二表面粗糙度的表面粗糙度。
第一导电层182aS可以为例如包括铜(Cu)箔的铜箔层，第二导电层182aE可以为使用第一导电层182aS作为种子层而形成的电镀层。第二导电层182aE的厚度可大于第一导电层182aS的厚度，但不限于此。例如，按照与第一导电层182aS类似的方式，第二导电层182aE可以为包括铜(Cu)的层，但不限于此。第二导电层可包括诸如铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。第一导电层182aS可以为在半导体封装件100A的制造工艺期间形成载体的一部分的铜箔。由于第一导电层182aS(铜箔)设置在第二包封剂132上，因此与化学铜通过无电镀覆设置在第二包封剂132上的情况相比，可提高粘合力。此外，由于在制造工艺期间使用的载体的一部分被用作用于镀覆的种子层，因此可简化制造工艺。
在下文中，将更详细地描述包括在根据实施例的半导体封装件100A中的各个组件。
框架110可根据特定材料提高半导体封装件100A的刚性，并且用于确保第一包封剂131和第二包封剂132的厚度的均匀性。框架110具有多个第一通孔110HA1和110HA2以及第二通孔110HB。第一通孔110HA1和110HA2以及第二通孔110HB可设置为彼此物理地间隔开。第一通孔110HA1和110HA2可穿过框架110，而无源组件125a和125b可设置在第一通孔110HA1和110HA2中。如图9中所示，无源组件125a和125b可设置为与第一通孔110HA1和110HA2的壁表面间隔开预定距离，并且可被第一通孔110HA1和110HA2的壁表面围绕，但不限于此。第二通孔110HB可穿过框架110和第一包封剂131，而半导体芯片120可设置在第二通孔110HB中。半导体芯片120可设置为与第二通孔110HB的壁表面间隔开预定距离，并且可被第二通孔110HB的壁表面围绕。然而，这样的形式仅是示例，并且可进行各种修改以具有其他形式，并且可根据这样的形式执行其他功能。可选地，可省略框架110，但具有框架110的情况可更有利于确保本公开中所预期的板级可靠性。
框架110可包括框架绝缘层111和围绕框架绝缘层111的框架金属层115。绝缘材料可用作框架绝缘层111的材料。在这种情况下，绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的绝缘材料(例如，半固化片、ABF(AjinomotoBuild-up Film)、FR-4、双马来酰亚胺三嗪(BT)等)。这样的框架110可用作支撑构件。
框架金属层115可设置在第一通孔110HA1和110HA2以及第二通孔110HB中的每个的内侧壁上。如图10中所示，框架金属层115可设置为围绕无源组件125a和125b以及半导体芯片120中的每个。框架金属层115可被引入以改善无源组件125a和125b以及半导体芯片120的电磁干扰(EMI)屏蔽效果和散热效果。框架金属层115可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。框架金属层115可使用镀覆工艺形成，并且可利用种子层和导体层形成。框架金属层115可用作接地件。在这种情况下，框架金属层可电连接到连接结构140中的接地图案层。
半导体芯片120可以是按照数百至数百万或更多的数量的元件集成在单个芯片中而提供的集成电路(IC)。例如，IC可以是处理器芯片(诸如，中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等)，详细地，IC可以为应用处理器(AP)。然而，本公开不限于此，半导体芯片可以为诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等的逻辑芯片或者诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等的存储器芯片，但不限于此。然而，这些芯片相关组件也可组合。
在半导体芯片120中，其上设置有连接垫122的侧面被称为有效表面，与有效表面相对的侧面被称为无效表面。半导体芯片120可基于有效晶圆形成。在这种情况下，半导体芯片120的主体121的基体材料可以为硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121上。连接垫122可使半导体芯片120电连接到其他组件。连接垫122中的每个的材料可以为诸如铝(Al)等的导电材料。使连接垫122暴露的钝化层123可形成在主体121上，并且可以为氧化物层、氮化物层等，或者可以为氧化物层和氮化物层的双层。
无源组件125a和125b中的每个各自可以为诸如多层陶瓷电容器(MLCC)或低电感片式电容器(LICC)的电容器、诸如功率电感器、磁珠等的电感器。无源组件125a和125b可具有不同的尺寸和厚度。此外，无源组件125a和125b中的每个的厚度可与半导体芯片120的厚度不同。在根据实施例的半导体封装件100A中，无源组件125a和125b以及半导体芯片120在不同的工艺中密封，因此可显著地减少由于这样的厚度变化而引起的缺陷的问题。无源组件125a和125b的数量没有具体地限制，并且可以多于或者少于附图中所示的数量。
第一包封剂131填充第一通孔110HA1和110HA2的至少一部分，并且可密封一个或更多个无源组件125a和125b。第一包封剂131的包封形式没有具体地限制，但可以为第一包封剂131围绕无源组件125a和125b的至少一部分的形式。第一包封剂131可覆盖无源组件125a和125b的上表面的至少一部分和下表面的至少一部分，并且可填充第一通孔110HA1和110HA2的壁表面和多个无源组件125a和125b的侧表面之间的空间的至少一部分。第一包封剂131延伸到框架110以设置在框架110上，并且可与框架金属层115的上表面接触。
第二包封剂132可填充第二通孔110HB的至少一部分，同时密封半导体芯片120。第二包封剂132的包封形式没有具体地限制，但可以为第二包封剂132围绕半导体芯片120的至少一部分的形式。在这种情况下，第二包封剂132可覆盖框架110的至少一部分和半导体芯片120的无效表面的至少一部分，并且填充第二通孔110HB的壁表面和半导体芯片120的侧表面之间的空间的至少一部分。另外，第二包封剂132可填充第二通孔110HB，以因此根据特定材料在减小屈曲的同时用作用于固定半导体芯片120的粘合剂。如上所述，第二包封剂132设置在半导体芯片120的上部上，延伸到无源组件125a和125b的上部以及框架110的上部，并且可设置在位于无源组件125a和125b以及框架110上的第一包封剂131上。因此，第一包封剂131和第二包封剂132顺序地堆叠并布置在无源组件125a和125b以及框架110上，并且第二包封剂132可仅设置在半导体芯片120上。
第一包封剂131和第二包封剂132可包括绝缘材料。绝缘材料可以为例如，热固性树脂(诸如，环氧树脂)、热塑性树脂(诸如，聚酰亚胺)或者诸如无机填料的增强材料包含在热固性树脂或热塑性树脂中的树脂(详细地，ABF(Ajinomoto build-up film)、FR-4树脂、双马来酰亚胺三嗪(BT)树脂等)。此外，环氧塑封料(EMC)、感光包封剂(PIE)可用作绝缘材料。根据需要，可使用诸如热固性树脂或热塑性树脂的绝缘树脂与无机填料一起浸在诸如玻璃纤维的芯材料中的材料。第一包封剂131和第二包封剂132可包括彼此相同或不同的材料。
连接结构140可使半导体芯片120的连接垫122重新分布。半导体芯片120的具有各种功能的数十到数百个连接垫122可通过连接结构140重新分布，并且可根据功能通过电连接金属件170物理连接到外部或电连接到外部。
连接结构140可包括：第一绝缘层141a，设置在框架110以及无源组件125a和125b上；第一重新分布层142a，设置在第一绝缘层141a上；以及第一过孔143a，使第一重新分布层142a、无源组件125a和125b以及框架金属层115连接。连接结构140还可包括：第二绝缘层141b，设置在第一绝缘层141a和半导体芯片120的有效表面上；第二重新分布层142b，设置在第二绝缘层141b上；以及第二过孔143b，在穿过第二绝缘层141b的同时使第一重新分布层142a与第二重新分布层142b连接或者使半导体芯片120的连接垫122与第二重新分布层142b连接。连接结构140还可包括：第三绝缘层141c，设置在第二绝缘层141b上；第三重新分布层142c，设置在第三绝缘层141c上；以及第三过孔143c，在穿过第三绝缘层141c的同时使第二重新分布层142b和第三重新分布层142c连接。第一重新分布层142a电连接到无源组件125a和125b，并且第二重新分布层142b和第三重新分布层142c电连接到半导体芯片120的连接垫122以及无源组件125a和125b。连接结构140包括的绝缘层、重新分布层和过孔的数量可比附图中示出的数量多或少。
绝缘层141a、141b和141c中的每个的材料可以为绝缘材料。在这种情况下，诸如PID树脂的感光绝缘材料也可用作绝缘材料。也就是说，绝缘层141a、141b和141c中的每个可以为感光绝缘层。当绝缘层141a、141b和141c具有感光性能时，绝缘层141a、141b和141c可形成为具有更小的厚度，并且可更容易地实现过孔143a、143b和143c中的每个的精细的节距。绝缘层141a、141b和141c中的每个可以为包括绝缘树脂和无机填料的感光绝缘层。当绝缘层141a、141b和141c为多个层时，绝缘层141a、141b和141c的材料可彼此相同，或者可选地，可彼此不同。当绝缘层141a、141b和141c为多个层时，绝缘层141a、141b和141c可根据工艺彼此一体化，从而它们之间的边界可不容易明显。可设置比附图中示出的绝缘层的数量多的数量的绝缘层。
重新分布层142a、142b和142c中的第二重新分布层142b和第三重新分布层142c可基本上用于使连接垫122重新分布，并且第二重新分布层142b和第三重新分布层142c的形成材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。重新分布层142a、142b和142c可根据相应层的设计执行各种功能。例如，重新分布层可包括接地(GND)图案，并且可包括电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)信号图案、电力(PWR)信号图案等之外的各种信号图案(诸如，数据信号图案等)。此外，重新分布层142a、142b和142c可包括过孔垫图案、电连接金属垫图案等。
过孔143a、143b和143c可使形成在不同层上的重新分布层142a、142b和142c、连接垫122、无源组件125a和125b等彼此电连接，结果在半导体封装件100A中形成了电路径。过孔143a、143b和143c中的每个的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。过孔143a、143b和143c中的每个可以是利用导电材料完全地填充的填充型过孔，或者是导电材料可沿着通路孔的壁形成的共形型过孔。另外，过孔143a、143b和143c可具有各种形状，诸如锥形形状、圆柱形形状等。
背侧连接结构180可设置在第二包封剂132上，以覆盖半导体芯片120以及无源组件125a和125b。背侧连接结构180可电连接到半导体芯片120的连接垫122和/或连接结构140。然而，背侧连接结构180可使安装在封装件的上部上的半导体芯片或半导体封装件电连接到封装件的下部中的连接结构140。在背侧连接结构180中，第一金属层182a可通过穿过第一包封剂131和第二包封剂132的第一背侧过孔183a连接到框架110的框架金属层115。第一背侧过孔183a可具有穿过第一金属层182a的第一导电层182aS的形式，以连接到第二导电层182aE。第二金属层182b的至少一部分可通过第二钝化层190向上暴露以与上部中的构造连接。半导体芯片120以及无源组件125a和125b被第一金属层182a和第二金属层182b以及第一背侧过孔183a和第二背侧过孔183b围绕，因此可进一步改善封装件的EMI屏蔽效果和散热效果。第一金属层182a和第二金属层182b以及第一背侧过孔183a和第二背侧过孔183b可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。背侧绝缘层181的材料可以为绝缘材料。在这种情况下，按照与连接结构140的绝缘层141a、141b和141c类似的方式，背侧绝缘层181的绝缘材料可以为上述绝缘材料或者诸如PID树脂的感光绝缘材料。
第一钝化层150可保护连接结构140免受外部物理损坏或化学损坏。第一钝化层150可具有使连接结构140的第三重新分布层142c的至少一部分暴露的一个或更多个开口。形成在第一钝化层150中的开口的数量可以为数十至数千个。第一钝化层150的材料没有特别的限制。例如，绝缘材料可用作第一钝化层的材料。在这种情况下，绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者热固性树脂或热塑性树脂与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF、FR-4、BT等)。可选地，阻焊剂也可用作绝缘材料。第二钝化层190还形成在背侧连接结构180上以保护背侧连接结构180。第一钝化层150和第二钝化层190包括相同的材料，从而由于对称效应而用于控制热膨胀系数(CTE)。
凸块下金属层160可改善电连接金属件170的连接可靠性，以改善半导体封装件100A的板级可靠性。凸块下金属层160可连接到连接结构140的通过第一钝化层150的开口暴露的第三重新分布层142c。凸块下金属层160可通过使用任意合适的导电材料(诸如金属)的任意合适的金属化方法形成在第一钝化层150的开口中，但不限于此。
电连接金属件170使半导体封装件100A物理连接和/或电连接到外部电源。例如，半导体封装件100A可通过电连接金属件170安装在电子装置的主板上。电连接金属件170可利用导电材料(例如，焊料等)形成。然而，这仅是示例，电连接金属件170中的每个的材料不具体地局限于此。电连接金属件170中的每个可以为垫、焊球、引脚等。电连接金属件170可形成为多层结构或单层结构。当电连接金属件包括多个层时，电连接金属件包括铜柱和焊料。当电连接金属件包括单个层时，电连接金属件包括锡-银焊料或铜。然而，电连接金属件仅为示例，并且本公开不限于此。电连接金属件170的数量、间距、设置形式等没有具体地限制，但可以根据设计细节进行充分地修改。例如，电连接金属件170可按照数十至数千的数量设置，或者可按照数十至数千或更多或者数十至数千或更少的数量设置。
电连接金属件170中的至少一个可设置在半导体芯片120的扇出区域中。扇出区域指的是除了设置有半导体芯片120的区域之外的区域(或者是位于设置有半导体芯片120的区域的外部的区域)。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可允许实现多个输入/输出(I/O)端子，并且可促进3D互连。另外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可被制造为具有小的厚度，并且可具有价格竞争力。
图11A至图11E是示出图9的半导体封装件的制造示例的示意性工艺图。
参照图11A，制备框架110，形成穿过框架110的上表面和下表面的第一通孔110HA1和110HA2，在第一通孔110HA1和110HA2的内侧壁以及上表面和下表面上形成框架金属层115，将第一粘合膜210附着到框架110的一侧，并且在第一通孔110HA1和110HA2中将无源组件125a和125b设置在第一粘合膜210上。然后，使用第一包封剂131密封无源组件125a和125b，并且可选地，密封框架110的上表面。去除第一粘合膜210，可在无源组件125a和125b的下部上以及框架110的下表面和第一包封剂131的下表面上形成第一绝缘层141a、第一重新分布层142a和第一过孔143a(第一绝缘层141a、第一重新分布层142a和第一过孔143a为连接结构140的一部分)。第一包封剂131可密封框架110的至少上表面以及无源组件125a和125b的至少上表面，同时填充第一通孔110HA1和110HA2中的空间。
参照图11B，将第二粘合膜215附着到框架110的一侧(例如，附着到第一重新分布层142a的下表面)，形成穿过框架110的上表面和下表面的第二通孔110HB(并且，可选地，在第二通孔110HB的内侧壁上形成框架金属层115)，并且在第二通孔110HB中将半导体芯片120设置在第二粘合膜215上。然后，使用第二包封剂132密封第二通孔110HB中的半导体芯片120。
参照图11C，首先，制备载体220，载体220包括芯层222以及设置在芯层222的两侧上的上部第一导电层224和下部第一导电层224，将载体220附着到第二包封剂132，从第一重新分布层142a的下表面去除第二粘合膜215，并且形成第二绝缘层141b和第三绝缘层141c、第二重新分布层142b和第三重新分布层142c以及第二过孔143b和第三过孔143c，以形成连接结构140。此外，形成覆盖连接结构140的第一钝化层150，在第一钝化层150中形成使第三重新分布层142c的至少一部分暴露的开口，并且在开口中形成凸块下金属层160。载体220可以为例如双包层纤维(DCF)，并且可在连接结构140的形成期间控制翘曲。根据实施例，在附着载体220之前，在第二包封剂132的上表面上执行表面处理工艺以增大表面粗糙度。接下来，分离芯层222和上部第一导电层224，使得仅载体220的下部第一导电层224保留。因此，仅下部第一导电层224保留在第二包封剂132的上表面上。
参照图11D，在形成穿过下部第一导电层224的通路孔之后，形成掩模图案230，并且将下部第一导电层224用作镀覆种子层以执行镀覆工艺，从而形成第二导电层182aE和第一背侧过孔183a。因此，第一背侧过孔183a的侧表面向上延伸以穿过下部第一导电层224，并且第一背侧过孔183a可具有连接到第二导电层182aE(或者与第二导电层182aE一体化)的形式。然后，去除掩模图案230和下部第一导电层224的位于掩模图案230的下部的部分。因此，可形成包括第二导电层182aE以及利用载体200的下部第一导电层224形成的第一导电层182aS的第一金属层182a。
参照图11E，在第一金属层182a上形成背侧绝缘层181、第二金属层182b和第二背侧过孔183b以形成背侧连接结构180，并且形成第二钝化层190。根据实施例，第一钝化层150和凸块下金属层160也可在该操作中形成。在这种情况下，第一钝化层150可与第二钝化层190同时形成，或者可使用单独的工艺形成。然后，在凸块下金属层160上形成电连接金属件170。在一些情况下，可仅形成凸块下金属层160，其后，客户公司可以可选地通过单独的后续工艺形成电连接金属件。
另外，一系列工艺可包括制造大尺寸的框架110以促进批量生产，通过上述工艺制造多个半导体封装件100A，然后通过切割工艺执行用于单独的半导体封装件100A的分离工艺。
图12是示出半导体封装件的另一示例的示意性截面图。
参照图12，根据另一实施例的半导体封装件100B可包括：框架110，具有第一通孔110HA1和110HA2以及第二通孔110HB；至少一个无源组件125a和至少一个无源组件125b，设置在框架110的第一通孔110HA1和110HA2中；半导体芯片120，设置在框架110的第二通孔110HB中，并且具有其上设置有连接垫122的有效表面和与有效表面相对的无效表面；第一包封剂131，密封框架110的至少一部分以及无源组件125a和125b的至少一部分；第二包封剂132，密封框架110的至少一部分和半导体芯片120的至少一部分；连接结构140，设置在框架110、无源组件125a和125b的下表面上以及半导体芯片120的有效表面上；金属层185，设置在第二包封剂132上并且包括第一导电层185S和第二导电层185E；背侧过孔184，使金属层185连接到框架110；钝化层150，设置在连接结构140上；凸块下金属层160，设置在钝化层150的开口中；以及电连接金属件170，设置在钝化层150上并且连接到凸块下金属层160。
金属层185在第二包封剂132上设置为覆盖半导体芯片120和无源组件125a和125b，并且可通过穿过第一包封剂131和第二包封剂132的背侧过孔184连接到框架110的框架金属层115。金属层185的至少一部分可设置为在半导体芯片120的上部上与半导体芯片120重叠。背侧过孔184可具有穿过金属层185的一部分(例如，第一导电层185S)的形式，以连接到第二导电层185E。背侧过孔184和金属层185设置为(例如，与背侧过孔184和金属层185所电连接到的框架金属层115)围绕半导体芯片120和无源组件125a和125b，从而进一步改善封装件的EMI屏蔽效果和散热效果。背侧过孔184和金属层185可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。背侧过孔184和金属层185可用作接地线。在这种情况下，背侧过孔184和金属层185可通过框架金属层115电连接到连接结构140的重新分布层142a、142b和142c中的接地件。金属层185可具有覆盖第二包封剂132的上表面的大部分的板形式。背侧过孔184可呈具有预定长度的沟槽过孔或线过孔的形式。在这种情况下，基本上阻挡了电磁波的全部运动路径，因此屏蔽电磁波的效果可更优异。然而，不限于此。这里，在提供屏蔽电磁波的效果的范围内，金属层185可具有包括多个板的形式，并且开口可形成在背侧过孔184之间的区域中以提供气体运动路径。
按照与图9的实施例的半导体封装件100A中的第一金属层182a类似的方式，金属层185设置为与第二包封剂132的上表面接触，并且可包括竖直堆叠的第一导电层185S和第二导电层185E。第一导电层185S的下表面与第二包封剂132的上表面直接接触，并且可沿着第二包封剂132的上表面具有粗糙度，即，表面粗糙度。第二包封剂132的上表面可根据第二包封剂132的材料的特性具有有意形成的粗糙度以提高粗糙度或结合力。因此，第一导电层185S的下表面可具有第一表面粗糙度。第一导电层185S的上表面与第二导电层185E直接接触，并且可具有小于第一表面粗糙度的第二表面粗糙度。第二表面粗糙度可具有接近零的小的值。
第一导电层185S可以为例如包括铜(Cu)箔的铜箔层，第二导电层185E可以为使用第一导电层185S作为种子层而形成的电镀层。例如，按照与第一导电层185S类似的方式，第二导电层185E可以为包括铜(Cu)的层。第二导电层185E的厚度可大于第一导电层185S的厚度，但不限于此。第一导电层185S可以为在半导体封装件100B的制造工艺期间形成载体的一部分的铜箔。由于第一导电层185S(铜箔)设置在第二包封剂132上，因此与化学铜通过无电镀覆设置在第二包封剂132上的情况相比，可提高粘合力。此外，由于在制造工艺期间使用的载体的一部分被用作用于镀覆的种子层，因此可简化制造工艺。
其他构造与上述半导体封装件100A等中描述的其他构造基本相同，将省略它们的详细描述。
图13是示出半导体封装件的另一示例的示意性截面图。
参照图13，在根据另一示例的半导体封装件100C中，框架110可包括：第一框架绝缘层111a，与连接结构140接触；第一布线层112a，与连接结构140接触并且嵌在第一框架绝缘层111a中，第二布线层112b，设置在第一框架绝缘层111a的与嵌有第一布线层112a的侧相对的侧上；第二框架绝缘层111b，设置在第一框架绝缘层111a上并且覆盖第二布线层112b；以及第三布线层112c，设置在第二框架绝缘层111b上。第一布线层112a、第二布线层112b和第三布线层112c电连接到连接垫122。第一布线层112a和第二布线层112b可通过穿过第一框架绝缘层111a的第一框架过孔113a彼此电连接，第二布线层112b和第三布线层112c可通过穿过第二框架绝缘层111b的第二框架过孔113b彼此电连接。
第一布线层112a可以凹入到第一框架绝缘层111a的内部。如上所述，当第一布线层112a凹入到第一框架绝缘层111a的内部并且台阶设置在第一框架绝缘层111a的下表面和第一布线层112a的下表面之间时，可防止第一布线层112a被第一包封剂130的形成材料的渗出而污染。框架110的布线层112a、112b和112c中的每个的厚度可大于连接结构140的重新分布层142a、142b和142c中的每个的厚度。
当形成用于第一框架过孔113a的孔时，第一布线层112a的一些垫可用作阻挡件。在这方面，由于第一框架过孔113a具有上表面的宽度大于与用作阻挡件的第一布线层112a接触的下表面的宽度的锥形形状，因此，在工艺中可以是有利的。在这种情况下，第一框架过孔113a可与第二布线层112b的垫图案一体化。当形成用于第二框架过孔113b的孔时，第二布线层112b的一些垫可用作阻挡件。在这方面，由于第二框架过孔113b具有上表面的宽度大于下表面的宽度的锥形形状，因此，在工艺中可以是有利的。在这种情况下，第二框架过孔113b可与第三布线层112c的垫图案一体化。
其他构造与上述半导体封装件100A等中描述的其他构造基本相同，将省略它们的详细描述。
图14是示出半导体封装件的另一示例的示意性截面图。
参照图14，在根据另一示例的半导体封装件100D中，框架110可包括：第一框架绝缘层111a；第一布线层112a和第二布线层112b，分别设置在第一框架绝缘层111a的相对的侧/表面上；第二框架绝缘层111b，设置在第一框架绝缘层111a上并且覆盖第一布线层112a，第三布线层112c，设置在第二框架绝缘层111b上；第三框架绝缘层111c，设置在第一框架绝缘层111a上并且覆盖第二布线层112b；以及第四布线层112d，设置在第三框架绝缘层111c上。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可电连接到连接垫122。由于框架110可包括更多数量的布线层112a、112b、112c和112d，因此可进一步简化连接结构140。因此，可抑制基于在形成连接结构140的工艺中出现的缺陷的良率降低。另外，第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可通过穿过第一框架绝缘层111a的第一框架过孔113a、穿过第二框架绝缘层111b的第二框架过孔113b以及穿过第三框架绝缘层111c的第三框架过孔113c彼此电连接。
第一框架绝缘层111a的厚度可大于第二框架绝缘层111b的厚度和第三框架绝缘层111c的厚度。第一框架绝缘层111a可基本上相对厚以保持刚性，并且第二框架绝缘层111b和第三框架绝缘层111c可被引入以形成更多数量的布线层。第一框架绝缘层111a可包括与第二框架绝缘层111b和第三框架绝缘层111c的绝缘材料不同的绝缘材料。例如，第一框架绝缘层111a可以为例如包括芯材料、填料和绝缘树脂的半固化片，第二框架绝缘层111b和第三框架绝缘层111c可以为包括填料和绝缘树脂的ABF膜或PID膜。然而，第一框架绝缘层111a的材料以及第二框架绝缘层111b和第三框架绝缘层111c的材料不限于此。类似地，穿过第一框架绝缘层111a的第一框架过孔113a的直径(例如，平均直径)可大于穿过第二框架绝缘层111b的第二框架过孔113b的直径(例如，平均直径)和穿过第三框架绝缘层111c的第三框架过孔113c的直径(例如，平均直径)。框架110的布线层112a、112b、112c和112d中的每个的厚度可大于连接结构140的重新分布层142a、142b和142c中的每个的厚度。
其他构造与上述半导体封装件100A等中描述的其他构造基本相同，将省略它们的详细描述。
图15是示出在根据公开的半导体封装件应用到电子装置的情况下的效果的示意性平面图。
参照图15，近来，由于用于移动装置1100A和1100B的显示器的尺寸增大，因此增大电池容量的期望正在增加。由于电池容量增大，因此被电池1180占据的面积增大。在这方面，印刷电路板1110(诸如主板)的尺寸需要减小。因此，由于组件的安装面积的减小，被包括电源管理集成电路(PMIC)和无源组件的模块1150占据的面积逐渐减小。在这种情况下，当根据实施例的封装件100A、100B、100C和100D中的任意的半导体封装件应用到模块1150时，能够减小尺寸。因此，可有效地利用如上所述的变得更小的面积。
如上面所阐述的，根据本公开中的实施例，可提供一种在半导体芯片的上部上的金属层和包封剂之间的粘合力得到提高并且可按照简化的工艺制造的半导体封装件。
虽然上面已经示出和描述了示例性实施例，但对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可进行修改和变形。

Claims (19)

1.一种半导体封装件，所述半导体封装件包括：
半导体芯片，具有其上设置有连接垫的有效表面和与所述有效表面相对的无效表面；
第一包封剂，覆盖所述半导体芯片的所述无效表面和侧表面中的每个的至少一部分；
金属层，设置在所述第一包封剂上，并且包括顺序地堆叠的第一导电层和第二导电层；以及
连接结构，设置在所述半导体芯片的所述有效表面上，并且包括电连接到所述连接垫的第一重新分布层，
其中，所述第一导电层的下表面与所述第一包封剂接触并且具有第一表面粗糙度，并且所述第一导电层的上表面与所述第二导电层接触并且具有小于所述第一表面粗糙度的第二表面粗糙度，
其中，所述半导体封装件还包括：绝缘层，设置在所述金属层上；以及背侧过孔，穿过所述绝缘层并且连接到所述第二导电层。
2.根据权利要求1所述的半导体封装件，其中，所述金属层的至少一部分设置为在所述半导体芯片在所述连接结构上的堆叠方向上与所述半导体芯片重叠。
3.根据权利要求1所述的半导体封装件，其中，所述第一导电层和所述第二导电层利用相同的金属材料形成。
4.根据权利要求1所述的半导体封装件，其中，所述金属层电连接到所述半导体芯片以形成第二重新分布层。
5.根据权利要求1所述的半导体封装件，其中，所述金属层延伸到所述第一包封剂的整个上表面上。
6.根据权利要求1所述的半导体封装件，其中，所述第二导电层的下表面具有所述第二表面粗糙度。
7.根据权利要求1所述的半导体封装件，其中，所述第一包封剂的上表面具有所述第一表面粗糙度。
8.根据权利要求1所述的半导体封装件，其中，所述第二导电层为使用所述第一导电层作为种子层形成的电镀层。
9.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
框架，设置在所述连接结构上，并且具有其中设置有所述半导体芯片的第一通孔。
10.根据权利要求9所述的半导体封装件，所述半导体封装件还包括：
过孔，穿过所述第一包封剂以使所述金属层连接到所述框架。
11.根据权利要求10所述的半导体封装件，其中，所述过孔延伸穿过所述第一导电层以接触所述第二导电层。
12.根据权利要求9所述的半导体封装件，其中，所述框架还具有第二通孔，并且
所述半导体封装件还包括设置在所述第二通孔中的一个或更多个无源组件。
13.根据权利要求12所述的半导体封装件，所述半导体封装件还包括：
第二包封剂，覆盖所述一个或更多个无源组件的上表面和侧表面中的每个的至少一部分，并且
其中，所述第一包封剂覆盖所述第二包封剂的上表面。
14.一种半导体封装件，所述半导体封装件包括：
半导体芯片，具有其上设置有连接垫的有效表面和与所述有效表面相对的无效表面；
包封剂，覆盖所述半导体芯片的所述无效表面和侧表面中的每个的至少一部分；
金属层，设置在所述包封剂上，所述金属层具有延伸以与所述半导体芯片的上部重叠的至少一部分并且具有顺序地堆叠的第一导电层和第二导电层；
过孔，穿过所述包封剂的一部分并且连接到所述金属层；以及
连接结构，设置在所述半导体芯片的所述有效表面上，并且包括电连接到所述连接垫的重新分布层，
其中，所述第一导电层的下表面与所述包封剂接触并且沿着所述包封剂的表面具有粗糙度，并且所述第一导电层的上表面与所述第二导电层接触并且是平坦的，
其中，所述半导体封装件还包括：绝缘层，设置在所述金属层上；以及背侧过孔，穿过所述绝缘层并且连接到所述第二导电层。
15.根据权利要求14所述的半导体封装件，其中，所述第二导电层的上表面的表面粗糙度基本上等于所述第一导电层的上表面的表面粗糙度。
16.根据权利要求14所述的半导体封装件，所述半导体封装件还包括：
钝化层，覆盖所述金属层。
17.一种半导体封装件，所述半导体封装件包括：
半导体芯片，具有其上设置有连接垫的有效表面和与所述有效表面相对的无效表面；
包封剂，覆盖所述半导体芯片的所述无效表面和侧表面中的每个的至少一部分；
金属层，设置在所述包封剂上，并且包括顺序地堆叠为彼此直接接触的第一导电层和第二导电层；以及
连接结构，设置在所述半导体芯片的所述有效表面上，并且包括电连接到所述连接垫的第一重新分布层，
其中，所述第一导电层和所述第二导电层中的每个延伸以在所述半导体芯片在所述连接结构上的堆叠方向上与所述半导体芯片的整个上表面重叠，
其中，所述第一导电层的下表面与所述包封剂接触并且具有第一表面粗糙度，并且所述第一导电层的上表面与所述第二导电层接触并且具有小于所述第一表面粗糙度的第二表面粗糙度，
其中，所述半导体封装件还包括：绝缘层，设置在所述金属层上；以及第一背侧过孔，穿过所述绝缘层并且连接到所述第二导电层。
18.根据权利要求17所述的半导体封装件，其中，所述第一导电层和所述第二导电层均电连接到框架金属层，所述框架金属层在所述金属层和所述连接结构之间围绕所述半导体芯片的整个外周延伸。
19.根据权利要求18所述的半导体封装件，其中，所述第一导电层和所述第二导电层均通过多个第二背侧过孔电连接到所述框架金属层，所述多个第二背侧过孔延伸穿过所述包封剂和所述第一导电层以与所述第二导电层和所述框架金属层两者直接接触。
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