CN111082785B - 控制电路 - Google Patents

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Abstract

本发明涉及一种控制电路，控制电路用于控制驱动功率半导体器件电路中输出级电路，输出级电路包括第一PMOS管和第一NMOS管，其中，所述的控制电路包括第一反相器链模块、第二反相器链模块、第一驱动模块、第二驱动模块、第一箝位模块、第二箝位模块，利用第一驱动模块和第二驱动模块分别对第一PMOS管和第一NMOS管进行控制，并利用两级反相器链产生极短的死区时间，同时通过第一箝位模块和第二箝位模块起到箝位作用，避免输出级电路中的器件的栅极驱动信号出现交叉而带来穿通电流导致器件损坏的问题。采用该种控制电路，在保证可靠性的同时有极小的传输延时，电路噪声小，该控制电路可以适应不同的应用环境，可靠性高。

Description

控制电路
技术领域
本发明涉及电路技术领域，具体涉及一种控制电路。
背景技术
功率半导体器件一般具有较大的栅极电容，为了满足一定的开关速度、减小开关损耗，驱动功率半导体器件的集成电路需要具备较大的输出电流，通常达到几百毫安。例如在CMOS集成电路中，MOS器件输出电流的能力与栅面积成正比。为了得到大输出电流，驱动该功率半导体器件的输出级驱动电路中的MOS器件也具有较大的栅面积以及栅电容。因此，如何可靠且高效地控制输出级电路中的MOS器件就成为一个问题。
在一种驱动功率半导体器件的驱动电路中的输出级电路中，其电路结构如图1所示，在该驱动功率半导体器件的驱动电路中，被驱动的功率半导体器件为功率MOSFET管(Metal-Oxide-Semiconductor Filed-Effect Transistor，金属氧化物半导体场效应晶体管)，由图1的虚线框中与该功率MOSFET管连接的pmos管和nmos管共同构成输出级电路，并控制该功率MOSFET的通断。其中，为了输出大的拉、灌电流来驱动功率半导体器件，输出级电路的中的pmos管和nmos管尺寸非常大。
在该输出级电路中，pmos管和nmos管轮流导通，当nmos管导通时，将功率MOSFET管的栅极电压拉低，使得功率MOSFET管关断；当pmos管导通时，将功率MOSFET管的栅极电压拉高，使得功率MOSFET管开启。
由于输出级电路的中的pmos管和nmos管尺寸非常大，因此，也带来了大的栅极电容，因此，该输出级电路的前级电路也需要较强的驱动能力，否则输出级电路的前级栅驱动信号将有缓慢的上升沿、下降沿，这样会增大开关损耗、带来穿通电流，严重时将造成输出级驱动电路中的器件损坏。
针对上述会在输出级电路中出现的问题，在现有技术中最常见的解决方法为通过反相器链驱动输出级驱动电路，具体电路结构如图2所示，该电路结构中，由反相器链与输出级电路相连接，反相器链中的反相器的尺寸以一定的比例因子逐级增大，驱动能力也逐级增强，直到驱动最后的输出级驱动电路，其中，反相器的大小是指反相器结构中的PMOS管、NMOS管的尺寸。(例如在等比设计的反相器链中，每一级反相器的大小都是前一级反相器的S倍，S的取值与反相器链中的反相器的数量相关。当然，反相器链也可以不按等比设计，具体比例因子取值可根据具体应用情况进行调整。)在反相器链中每一级反相器的输出信号都具有较小的上升沿、下降沿时间，可以达到减少开关损耗、快速开关的目的。根据实际需求，反相器的数量可变，并且通过优化比例因子可以将传输延时降至最低。
上述与输出级驱动电路连接的反相器链一般适用于低压、较大电流的应用场景，但在高压、大电流的应用场景下就不能适用了。这是因为在高压、大电流的条件下，输出级驱动电路中的pmos管和nmos管的穿通电流变得无法忽视，当输出级驱动电路的栅驱动信号发生翻转时，pmos管和nmos管存在极短时间的穿通，严重时，穿通的短路电流会造成输出级驱动电路中的pmos管和nmos管损坏。
为了避免输出级驱动电路中的pmos管和nmos管损坏，现有技术中采样对输出级驱动电路中的pmos管和nmos管进行分开控制的方式进行控制，总是让输出级驱动电路中导通的一侧mos管先关闭，然后才让另一侧mos管导通，避免两个mos管(两个mos管分别为pmos管和nmos管)同时导通。这种采用分开控制输出级驱动电路的驱动电路结构如图3所示。
在图3中的这种采用分开控制输出级电路的电路结构中，反相器INV1、INV3、INV5被设计成快速传输下降沿信号，同时缓慢传输上升沿信号。而反相器INV2、INV4、INV6的设计与之相反，这样设计的目的是使得开启pmos管(nmos管)的信号总是晚于关断nmos管(pmos管)的信号到达。由于栅驱动信号存在时间差，pmos管、nmos管不会同时导通。这样就避免了穿通电流损害电路。输出级pmos管、nmos管的栅极信号之间的时间差称为死区时间(dead time)。
上述控制输出级电路的电路结构通过死区时间技术避免了输出级电路的穿通电流对电路造成损害，但存在如下缺点：
反相器的器件被设计成倒比管，使得反相器输出的上升沿、下降沿缓慢，以此实现死区时间功能。这使得死区时间的数值受到芯片工艺、环境温度、寄生效应等因素的影响，因此在设计时必须留有余量。通常死区时间的设计值为几十纳秒，这意味着传输延时较大，无法应用到对传输延时要求较高的场合。也使得反相器本身的动态功耗增加。另外，在死区时间内功率半导体器件的栅电压会出现过冲，产生电路噪声，影响系统可靠性。
发明内容
本发明的目的是克服至少一个上述现有技术的缺点，提供了一种传输延时小、死区时间短、适用范围广且可靠性高的控制电路。
为了实现上述目的或其他目的，本发明的控制电路如下：
该控制电路，用于控制驱动功率半导体器件电路中输出级电路，所述的输出级电路包括为所述的功率半导体器件提供拉电流的第一PMOS管以及为所述的功率半导体器件提供灌电流的第一NMOS管，其主要特点是，所述的控制电路包括第一反相器链模块、第二反相器链模块、第一驱动模块、第二驱动模块、第一箝位模块、第二箝位模块；
所述的第一反相器链模块的输出端分别与所述的第二反相器链模块的输入端、第一驱动模块的第一输入端以及第二驱动模块的第一输入端相连接；
所述的第二反相器链模块的输出端分别与所述的第一箝位模块的输入端、第二箝位模块的输入端、第一驱动模块的第二输入端以及第二驱动模块的第二输入端相连接；
所述的第一驱动模块的输出端和第二箝位模块的输出端同时与所述的第一PMOS管的栅极相连接，所述的第二驱动模块的输出端和第一箝位模块的输出端同时与所述的第一NMOS管的栅极相连接。
较佳地，所述的第一反相器链模块包括第一反相器，该第一反相器的输出端作为所述的第一反相器链模块的输出端。
更佳地，所述的第一反相器链模块还包括第二反相器，该第二反相器的输出端与所述的第一反相器的输入端相连接。
较佳地，所述的第二反相器链模块包括至少二个级联的反相器，所述的第二反相器链模块中第一级的反相器的输入端作为所述的第二反相器链模块的输入端，所述的第二反相器链模块中最后一级的反相器的输出端作为所述的第二反相器链模块的输出端。
更佳地，所述的第二反相器链模块包括第三反相器和第四反相器，其中，所述的第三反相器作为所述的第二反相器链模块中第一级的反相器，所述的第四反相器作为所述的第二反相器链模块中最后一级的反相器。
较佳地，所述的第一驱动模块包括第二NMOS管和第二PMOS管；
所述的第二PMOS管的栅极作为所述的第一驱动模块的第一输入端，所述的第二NMOS管的栅极作为所述的第一驱动模块的第二输入端；
所述的第二NMOS管的漏极和第二PMOS管的漏极相连接，并共同作为所述的第一驱动模块的输出端；
所述的第二NMOS管的源极和第二PMOS管的源极均接地。
较佳地，所述的第二驱动模块包括第三NMOS管和第三PMOS管；
所述的第三NMOS管的栅极作为所述的第二驱动模块的第一输入端，所述的第三PMOS管的栅极作为所述的第二驱动模块的第二输入端；
所述的第三NMOS管的漏极和第三PMOS管的漏极相连接，并共同作为所述的第二驱动模块的输出端；
所述的第三NMOS管的源极和第三PMOS管的源极均接地。
较佳地，所述的第一箝位模块包括第四NMOS管，该第四NMOS管的漏极作为所述的第一箝位模块的输入端、该第四NMOS管的栅极作为所述的第一箝位模块的输出端、该第四NMOS管的源极接地；
所述的第二箝位模块包括第四PMOS管，该第四PMOS管的漏极作为所述的第二箝位模块的输入端、该第四PMOS管的栅极作为所述的第二箝位模块的输出端、该第四PMOS管的源极接地。
该控制电路，用于控制驱动功率半导体器件电路中输出级电路，所述的输出级电路包括为所述的功率半导体器件提供拉电流的第一PMOS管以及为所述的功率半导体器件提供灌电流的第一NMOS管，其主要特点是，所述的控制电路包括第一反相器链模块、第二反相器链模块、第一驱动模块、第二驱动模块、第一箝位模块、第二箝位模块；
所述的第一反相器链模块的输出端分别与所述的第二反相器链模块的输入端、第一驱动模块的第一输入端以及第二驱动模块的第一输入端相连接；
所述的第二反相器链模块的输出端分别与所述的第一箝位模块的输入端、第二箝位模块的输入端、第一驱动模块的第二输入端以及第二驱动模块的第二输入端相连接；
所述的第一驱动模块的输出端和第一箝位模块的输出端同时与所述的第一PMOS管的栅极相连接，所述的第二驱动模块的输出端和第二箝位模块的输出端同时与所述的第一NMOS管的栅极相连接。
较佳地，所述的第一反相器链模块包括第一反相器，该第一反相器的输出端作为所述的第一反相器链模块的输出端。
较佳地，所述的第二反相器链模块包括至少二个级联的反相器，所述的第二反相器链模块中第一级的反相器的输入端作为所述的第二反相器链模块的输入端，所述的第二反相器链模块中最后一级的反相器的输出端作为所述的第二反相器链模块的输出端。
较佳地，所述的第一驱动模块包括第二NMOS管、第二PMOS管及第五NMOS管；
所述的第二PMOS管的栅极和所述的第二NMOS管的栅极共同作为所述的第一驱动模块的第一输入端；
所述的第五NMOS管的栅极作为所述的第一驱动模块的第二输入端；
所述的第二PMOS管的漏极和第五NMOS管的漏极相连接，并共同作为所述的第一驱动模块的输出端；
所述的第五NMOS管的源极与所述的第二NMOS管的漏极相连接，且所述的第五NMOS管的衬底接地。
较佳地，所述的第二驱动模块包括第三NMOS管、第三PMOS管和第五PMOS管；
所述的第三PMOS管的栅极和所述的第三NMOS管的栅极共同作为所述的第二驱动模块的第一输入端；
所述的第五PMOS管的栅极作为所述的第二驱动模块的第二输入端；
所述的第五PMOS管的漏极和第三NMOS管的漏极相连接，并共同作为所述的第二驱动模块的输出端；
所述的第五PMOS管的源极与所述的第三PMOS管的漏极相连接，且所述的第五PMOS管的衬底接地。
较佳地，所述的第一箝位模块包括第四PMOS管，该第四PMOS管的漏极作为所述的第一箝位模块的输入端、该第四PMOS管的栅极作为所述的第一箝位模块的输出端、该第四PMOS管的源极接地；
所述的第二箝位模块包括第四NMOS管，该第四NMOS管的漏极作为所述的第二箝位模块的输入端、该第四NMOS管的栅极作为所述的第二箝位模块的输出端、该第四NMOS管的源极接地。
采用本发明的控制电路，用于控制驱动功率半导体器件电路中输出级电路，分别对驱动功率半导体器件电路中的输出级电路中的第一PMOS管和第一NMOS管进行控制，避免了穿通电流损害输出级电路，同时，采用第一箝位模块和第二箝位模块获得强制的死区时间，将死区时间缩短至几纳秒，在保证可靠性的同时有极小的传输延时，电路噪声小，该控制电路可以适应不同的应用环境，可靠性高。
附图说明
图1为现有技术中驱动功率半导体器件的驱动电路中的输出级电路的结构示意图。
图2为现有技术一实施例中用于控制驱动功率半导体器件电路中输出级电路的控制电路的结构示意图。
图3为现有技术另一实施例中用于控制驱动功率半导体器件电路中输出级电路的控制电路的结构示意图。
图4为本发明的一实施例中的控制电路的结构示意图。
图5为本发明的另一实施例中的控制电路的结构示意图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面结合具体实施例对本发明作进一步的详细描述。
在一实施例中，该控制电路，用于控制驱动功率半导体器件电路中输出级电路，所述的输出级电路包括为所述的功率半导体器件提供拉电流的第一PMOS管MP1以及为所述的功率半导体器件提供灌电流的第一NMOS管MN1，其中，所述的控制电路包括第一反相器链模块、第二反相器链模块、第一驱动模块、第二驱动模块、第一箝位模块、第二箝位模块；
所述的第一反相器链模块的输出端分别与所述的第二反相器链模块的输入端、第一驱动模块的第一输入端以及第二驱动模块的第一输入端相连接；
所述的第二反相器链模块的输出端分别与所述的第一箝位模块的输入端、第二箝位模块的输入端、第一驱动模块的第二输入端以及第二驱动模块的第二输入端相连接；
所述的第一驱动模块的输出端和第二箝位模块的输出端同时与所述的第一PMOS管MP1的栅极相连接，所述的第二驱动模块的输出端和第一箝位模块的输出端同时与所述的第一NMOS管MN1的栅极相连接。
在上述实施例中，所述的第一反相器链模块包括第一反相器INV1和第二反相器INV2，该第一反相器INV1的输出端作为所述的第一反相器链模块的输出端，该第二反相器INV2的输出端与所述的第一反相器INV1的输入端相连接。
在上述实施例中，所述的第二反相器链模块包括二个级联的反相器，分别为第三反相器INV3和第四反相器INV4。所述的第三反相器INV3作为所述的第二反相器链模块中第一级的反相器，其输入端作为所述的第二反相器链模块的输入端，所述的第四反相器INV4作为所述的第二反相器链模块中最后一级的反相器，其输出端作为所述的第二反相器链模块的输出端。
第三反相器INV3和第四反相器INV4的作用为产生延时，且该产生的延时即为死区时间。在该实施例中，第三反相器INV3和第四反相器INV4无比例关系，也无特殊设计，第三反相器INV3和第四反相器INV4将第一反相器INV1输出信号延时一小段时间(即死区时间)后送至后级电路。
在上述实施例中，所述的第一驱动模块包括第二NMOS管MN2和第二PMOS管MP2；
所述的第二PMOS管MP2的栅极作为所述的第一驱动模块的第一输入端，所述的第二NMOS管MN2的栅极作为所述的第一驱动模块的第二输入端；
所述的第二NMOS管MN2的漏极和第二PMOS管MP2的漏极相连接，并共同作为所述的第一驱动模块的输出端；
所述的第二NMOS管MN2的源极和第二PMOS管MP2的源极均接地。
第二NMOS管MN2和第二PMOS管MP2用于驱动第一PMOS管MP1栅极，其中，第二PMOS管MP2的尺寸大于第二NMOS管MN2的尺寸。
在上述实施例中，所述的第二驱动模块包括第三NMOS管MN3和第三PMOS管MP3；
所述的第三NMOS管MN3的栅极作为所述的第二驱动模块的第一输入端，所述的第三PMOS管MP3的栅极作为所述的第二驱动模块的第二输入端；
所述的第三NMOS管MN3的漏极和第三PMOS管MP3的漏极相连接，并共同作为所述的第二驱动模块的输出端；
所述的第三NMOS管MN3的源极和第三PMOS管MP3的源极均接地。
第三NMOS管MN3和第三PMOS管MP3用于驱动第一NMOS管MN1的栅极，其中，第三NMOS管MN3的尺寸大于第三PMOS管MP3。
在该实施例中，由第四反相器INV4驱动第二NMOS管MN2和第三PMOS管MP3，其中，第二NMOS管MN2和第三PMOS管MP3器件尺寸很小，无需较大的驱动能力，因此，第四反相器INV4的器件尺寸很小，从而，第三反相器INV3、第四反相器INV4产生的延时时间极短，一般为几纳秒。用户可根据实际需要通过调整第二反相器链中的反相器级数或器件尺寸来调节死区时间，但为了实现较短死区时间的优点，不建议设计过多级的反相器。
由第一反相器链模块中的第一反相器INV1驱动第二PMOS管MP2和第三NMOS管MN3，由于第二PMOS管MP2和第三NMOS管MN3的尺寸较大，因此，第一反相器INV1需要较强的驱动能力，所以，所选的第一反相器INV1的器件尺寸也较大，其负责电容较大。
在上述实施例中，所述的第一箝位模块包括第四NMOS管MN4，该第四NMOS管MN4的漏极作为所述的第一箝位模块的输入端、该第四NMOS管MN4的栅极作为所述的第一箝位模块的输出端、该第四NMOS管MN4的源极接地；
所述的第二箝位模块包括第四PMOS管MP4，该第四PMOS管MP4的漏极作为所述的第二箝位模块的输入端、该第四PMOS管MP4的栅极作为所述的第二箝位模块的输出端、该第四PMOS管MP4的源极接地。
由第四NMOS管MN4和第四PMOS管MP4实现箝位的作用，避免第一PMOS管MP1和第一NMOS管MN1的栅极驱动信号出现交叉而带来穿通电流，降低输出级电路中器件损坏的可能性。其中，第四NMOS管MN4和第四PMOS管MP4的尺寸大于第四反相器INV4的器件尺寸。
该实施例中的控制电路的结构如图4所示。图中的输出级电路包括第一PMOS管MP1和第一NMOS管MN1，第一PMOS管MP1和第一NMOS管MN1的漏极相连接用于驱动后一级的功率半导体器件，第一PMOS管MP1和第一NMOS管MN1的源极均接地。第一PMOS管MP1和第一NMOS管MN1作为输出级电路中的器件，分别需要对功率半导体器件提供拉电流和灌电流，因此，第一PMOS管MP1和第一NMOS管MN1器件尺寸很大。
在该实施例中，通过箝位法获得强制的死区时间，死区时间可以缩短至几纳秒，在保证可靠性的同时有极小的传输延时。
上述实施例中的控制电路的工作原理如下：
当输入该控制电路的输入信号由低电平翻转为高电平时，由第三反相器INV3和第四反相器INV4产生延时，第二PMOS管MP2和第三NMOS管MN3的栅极信号先于第二NMOS管MN2和第三PMOS管MP3的栅极信号达到。在第二PMOS管MP2和第三NMOS的栅极信号已到达，而第二NMOS管MN2和第三PMOS管MP3的栅极信号的栅极信号未到达时，第二PMOS管MP2和第二NMOS管MN2同时处于截止状态，此时，第一PMOS管MP1的栅极信号保持为高电平；第三NMOS管MN3和第三PMOS管MP3同时处于导通状态，由于第三NMOS管MN3的尺寸大于第三PMOS管MP3，因此，第一NMOS管MN1的栅极信号由高电平翻转为低电平。这时，会有如下两种情况：
(1)第一NMOS管MN1的栅极信号还未下降至截止电压以下，第二NMOS管MN2和第三PMOS管MP3的栅极信号就已达到。此时，由于第四NMOS管MN4的栅极与第一NMOS管MN1的栅极连接在一起，所以此时第四NMOS管MN4仍保持导通。由于第四NMOS管MN4比第四反相器INV4的器件尺寸大得多，所以，第二NMOS管MN2的栅极信号被第四NMOS管MN4箝位，不会翻转为高电平。因此，第一PMOS管MP1的栅极信号也将保持为高电平。直到第一NMOS管MN1已进入关断状态，第四NMOS管MN4也随之关断，不再箝位第二NMOS管MN2的栅极信号，第二NMOS管MN2的栅极信号翻转为高电平，第一PMOS管MP1的栅极信号随之开始翻转为低电平，第一PMOS管MP1进入导通状态。
(2)第一NMOS管MN1的栅极信号已下降至截止电压以下，第二NMOS管MN2和第三PMOS管MP3的栅极信号随后到达。此时第四NMOS管MN4已关断，第二NMOS管MN2的栅极信号可以翻转为高电平，第一PMOS管MP1栅极信号翻转为低电平，第一PMOS管MP1导通。
在上述的两种情况下，第一PMOS管MP1均是在第一NMOS管MN1已经关断之后才随之导通。上述第一种情况即死区时间过小、无法起到保护作用的情况。此时，由第四NMOS管MN4通过箝位第二NMOS管MN2的栅极信号，起到了强制产生死区时间的作用，保护了输出级电路。而第二种情况，死区时间足够，无需第四NMOS管MN4强制产生死区时间。
当输入该控制电路的输入信号由高电平翻转为低电平时，由第三反相器INV3和第四反相器INV4产生延时，第二PMOS管MP2和第三NMOS管MN3的栅极信号先于第二NMOS管MN2和第三PMOS管MP3的栅极信号达到。在第二PMOS管MP2和第三NMOS的栅极信号已到达，而第二NMOS管MN2和第三PMOS管MP3的栅极信号的栅极信号未到达时，第三PMOS管MP3和第三NMOS管MN3同时处于截止状态，此时，第一NMOS管MN1的栅极信号保持为低电平；
第二NMOS管MN2和第二PMOS管MP2同时处于导通状态，由于第二PMOS管MP2的尺寸大于第二NMOS管MN2，因此，第一NMOS管MN1的栅极信号由低电平翻转为高电平。这时，会有如下两种情况：
(1)第一PMOS管MP1的栅极信号还未上升至截止电压以上，第二NMOS管MN2和第三PMOS管MP3的栅极信号就已达到。此时，由于第四PMOS管MP4的栅极与第一PMOS管MP1的栅极连接在一起，所以此时第四PMOS管MP4仍保持导通。由于第四PMOS管MP4比第四反相器INV4的器件尺寸大得多，所以，第二PMOS管MP2的栅极信号被第四PMOS管MP4箝位，不会翻转为高电平。因此，第一NMOS管MN1的栅极信号也将保持为低电平。
直到第一PMOS管MP1已进入关断状态，第四NPOS管也随之关断，不再箝位第三PMOS管MP3的栅极信号，第三PMOS管MP3的栅极信号翻转为低电平，第一NMOS管MN1的栅极信号随之开始翻转为高电平，第一NMOS管MN1进入导通状态。
(2)第一PMOS管MP1的栅极信号已上升至截止电压以上，第二NMOS管MN2和第三PMOS管MP3的栅极信号随后到达。此时第四PMOS管MP4已关断，第三PMOS管MP3的栅极信号可以翻转为低电平，第一NMOS管MN1栅极信号翻转为高电平，第一NMOS管MN1导通。
在上述的两种情况下，第一NMOS管MN1均是在第一PMOS管MP1已经关断之后才随之导通。上述第一种情况即死区时间过小、无法起到保护作用的情况。此时，由第四PMOS管MP4通过箝位第三PMOS管MP3的栅极信号，起到了强制产生死区时间的作用，保护了输出级电路。而第二种情况，死区时间足够，无需第四PMOS管MP4强制产生死区时间。
综上所述，第二反相器链模块中的第三反相器INV3和第四反相器INV4通过传输延时产生了死区时间，该死区时间可以设计得很小。当因为外部因素而出现死区时间不够的情况时，第四NMOS管MN4和第四PMOS管MP4将箝位第二NMOS管MN2和第三PMOS管MP3的栅极电压，强制产生死区时间，保证第一PMOS管MP1、第一NMOS管MN1之间的栅极信号有足够的时间差。
上述控制电路具有如下特点：
与该控制电路相连的输出级电路包括两个输出级器件分别为第一PMOS管MP1和第一NMOS管MN1、四个反相器分别为第一反相器INV1、第二反相器INV2、第三反相器INV3以及第四反相器INV4，两个起到箝位作用的MOS管分别为第四NMOS管MN4和第四PMOS管MP4，四个起到驱动作用的MOS管分别为第二NMOS管MN2、第二PMOS管MP2、第三NMOS管MN3和第三PMOS管MP3；
其中，第四NMOS管MN4的栅极与第一NMOS管MN1的栅极短接，第四PMOS管MP4的栅极与第一PMOS管MP1的栅极短接；
第二NMOS管MN2的栅极被第四NMOS管MN4箝位控制，第二PMOS管MP2的栅极被第四PMOS管MP4箝位控制；
由第一反相器链模块和第二反相器链模块分别控制第二NMOS管MN2、第二PMOS管MP2、第三NMOS管MN3和第三PMOS管MP3的栅极；
在该实施例中第二PMOS管MP2的尺寸远大于第二NMOS管MN2的尺寸，第三NMOS管MN3的尺寸远大于第三PMOS管MP3的尺寸；
第四PMOS管MP4的尺寸及第四NMOS管MN4的尺寸远大于第四反相器INV4的器件尺寸。
该实施例中的控制电路具有如下优点：
(1)传输延时小；
(2)死区时间短，电路噪声小；
(3)可以适应不同的应用环境，可靠性高。
在另一实施例中，本发明的控制电路，也用于控制驱动功率半导体器件电路中输出级电路，所述的输出级电路包括为所述的功率半导体器件提供拉电流的第一PMOS管MP1以及为所述的功率半导体器件提供灌电流的第一NMOS管MN1，其中，所述的控制电路包括第一反相器链模块、第二反相器链模块、第一驱动模块、第二驱动模块、第一箝位模块、第二箝位模块；
所述的第一反相器链模块的输出端分别与所述的第二反相器链模块的输入端、第一驱动模块的第一输入端以及第二驱动模块的第一输入端相连接；
所述的第二反相器链模块的输出端分别与所述的第一箝位模块的输入端、第二箝位模块的输入端、第一驱动模块的第二输入端以及第二驱动模块的第二输入端相连接；
所述的第一驱动模块的输出端和第一箝位模块的输出端同时与所述的第一PMOS管MP1的栅极相连接，所述的第二驱动模块的输出端和第二箝位模块的输出端同时与所述的第一NMOS管MN1的栅极相连接。
在上述实施例中，所述的第一反相器链模块包括第一反相器INV1和第二反相器INV2，该第一反相器INV1的输出端作为所述的第一反相器链模块的输出端，该第二反相器INV2的输出端与所述的第一反相器INV1的输入端相连接。
在上述实施例中，所述的第二反相器链模块包括二个级联的反相器，分别为第三反相器INV3和第四反相器INV4。所述的第三反相器INV3作为所述的第二反相器链模块中第一级的反相器，其输入端作为所述的第二反相器链模块的输入端，所述的第四反相器INV4作为所述的第二反相器链模块中最后一级的反相器，其输出端作为所述的第二反相器链模块的输出端。
在上述实施例中，所述的第一驱动模块包括第二NMOS管MN2、第二PMOS管MP2及第五NMOS管MN5；
所述的第二PMOS管MP2的栅极和所述的第二NMOS管MN2的栅极共同作为所述的第一驱动模块的第一输入端；
所述的第五NMOS管MN5的栅极作为所述的第一驱动模块的第二输入端；
所述的第二PMOS管MP2的漏极和第五NMOS管MN5的漏极相连接，并共同作为所述的第一驱动模块的输出端；
所述的第五NMOS管MN5的源极与所述的第二NMOS管MN2的漏极相连接，且所述的第五NMOS管MN5的衬底接地。
在上述实施例中，所述的第二驱动模块包括第三NMOS管MN3、第三PMOS管MP3和第五PMOS管MP5；
所述的第三PMOS管MP3的栅极和所述的第三NMOS管MN3的栅极共同作为所述的第二驱动模块的第一输入端；
所述的第五PMOS管MP5的栅极作为所述的第二驱动模块的第二输入端；
所述的第五PMOS管MP5的漏极和第三NMOS管MN3的漏极相连接，并共同作为所述的第二驱动模块的输出端；
所述的第五PMOS管MP5的源极与所述的第三PMOS管MP3的漏极相连接，且所述的第五PMOS管MP5的衬底接地。
在上述实施例中，所述的第一箝位模块包括第四PMOS管MP4，该第四PMOS管MP4的漏极作为所述的第一箝位模块的输入端、该第四PMOS管MP4的栅极作为所述的第一箝位模块的输出端、该第四PMOS管MP4的源极接地；
所述的第二箝位模块包括第四NMOS管MN4，该第四NMOS管MN4的漏极作为所述的第二箝位模块的输入端、该第四NMOS管MN4的栅极作为所述的第二箝位模块的输出端、该第四NMOS管MN4的源极接地。
该实施例中的控制电路的结构如图5所示。
从图4与图5中可清楚的看出，第二个实施例与第一个实施例相比，差别如下：
图5中实施例中的控制电路与图4中实施例中的控制电路相比，分别在第一驱动模块中增加了第五NMOS管MN5，第二驱动模块中增加了第五PMOS管MP5，第五NMOS管MN5和第五PMOS管MP5起到避免第二NMOS管MN2和第二PMOS管MP2之间、第三NMOS管MN3和第三PMOS管MP3之间出现穿通电流的作用。同时，第四PMOS管MP4和第四NMOS管MN4分别改箝位第五NMOS管MN5和第五PMOS管MP5的栅极电压。图5中的控制电路的工作原理与图4中的控制电路的工作原理一致，器件选型要求也一致，也可以实现图4中的控制电路所能实现的功能。
采用本发明的控制电路，分别对驱动功率半导体器件电路中的输出级电路中的第一PMOS管和第一NMOS管进行控制，避免了穿通电流损害输出级电路，同时，采用第一箝位模块和第二箝位模块获得强制的死区时间，将死区时间缩短至几纳秒，在保证可靠性的同时有极小的传输延时，电路噪声小，该控制电路可以适应不同的应用环境，可靠性高。
在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。

Claims (10)

1.一种控制电路，所述的控制电路用于控制驱动功率半导体器件电路中输出级电路，所述的输出级电路包括为所述的功率半导体器件提供拉电流的第一PMOS管以及为所述的功率半导体器件提供灌电流的第一NMOS管，其特征在于，所述的控制电路包括第一反相器链模块、第二反相器链模块、第一驱动模块、第二驱动模块、第一箝位模块、第二箝位模块；
所述的第一反相器链模块的输出端分别与所述的第二反相器链模块的输入端、第一驱动模块的第一输入端以及第二驱动模块的第一输入端相连接；
所述的第二反相器链模块的输出端分别与所述的第一箝位模块的输入端、第二箝位模块的输入端、第一驱动模块的第二输入端以及第二驱动模块的第二输入端相连接；
所述的第一驱动模块的输出端和第二箝位模块的输出端同时与所述的第一PMOS管的栅极相连接，所述的第二驱动模块的输出端和第一箝位模块的输出端同时与所述的第一NMOS管的栅极相连接；
所述的第一反相器链模块包括第一反相器，该第一反相器的输出端作为所述的第一反相器链模块的输出端；
所述的第二反相器链模块包括至少二个级联的反相器，所述的第二反相器链模块中第一级的反相器的输入端作为所述的第二反相器链模块的输入端，所述的第二反相器链模块中最后一级的反相器的输出端作为所述的第二反相器链模块的输出端。
2.根据权利要求1所述的控制电路，其特征在于，所述的第一反相器链模块还包括第二反相器，该第二反相器的输出端与所述的第一反相器的输入端相连接。
3.根据权利要求1所述的控制电路，其特征在于，所述的第二反相器链模块包括第三反相器和第四反相器，其中，所述的第三反相器作为所述的第二反相器链模块中第一级的反相器，所述的第四反相器作为所述的第二反相器链模块中最后一级的反相器。
4.根据权利要求1所述的控制电路，其特征在于，所述的第一驱动模块包括第二NMOS管和第二PMOS管；
所述的第二PMOS管的栅极作为所述的第一驱动模块的第一输入端，所述的第二NMOS管的栅极作为所述的第一驱动模块的第二输入端；
所述的第二NMOS管的漏极和第二PMOS管的漏极相连接，并共同作为所述的第一驱动模块的输出端；
所述的第二NMOS管的源极和第二PMOS管的源极均接地。
5.根据权利要求1所述的控制电路，其特征在于，所述的第二驱动模块包括第三NMOS管和第三PMOS管；
所述的第三NMOS管的栅极作为所述的第二驱动模块的第一输入端，所述的第三PMOS管的栅极作为所述的第二驱动模块的第二输入端；
所述的第三NMOS管的漏极和第三PMOS管的漏极相连接，并共同作为所述的第二驱动模块的输出端；
所述的第三NMOS管的源极和第三PMOS管的源极均接地。
6.根据权利要求1所述的控制电路，其特征在于，
所述的第一箝位模块包括第四NMOS管，该第四NMOS管的漏极作为所述的第一箝位模块的输入端、该第四NMOS管的栅极作为所述的第一箝位模块的输出端、该第四NMOS管的源极接地；
所述的第二箝位模块包括第四PMOS管，该第四PMOS管的漏极作为所述的第二箝位模块的输入端、该第四PMOS管的栅极作为所述的第二箝位模块的输出端、该第四PMOS管的源极接地。
7.一种控制电路，所述的控制电路用于控制驱动功率半导体器件电路中输出级电路，所述的输出级电路包括为所述的功率半导体器件提供拉电流的第一PMOS管以及为所述的功率半导体器件提供灌电流的第一NMOS管，其特征在于，所述的控制电路包括第一反相器链模块、第二反相器链模块、第一驱动模块、第二驱动模块、第一箝位模块、第二箝位模块；
所述的第一反相器链模块的输出端分别与所述的第二反相器链模块的输入端、第一驱动模块的第一输入端以及第二驱动模块的第一输入端相连接；
所述的第二反相器链模块的输出端分别与所述的第一箝位模块的输入端、第二箝位模块的输入端、第一驱动模块的第二输入端以及第二驱动模块的第二输入端相连接；
所述的第一驱动模块的输出端和第一箝位模块的输出端同时与所述的第一PMOS管的栅极相连接，所述的第二驱动模块的输出端和第二箝位模块的输出端同时与所述的第一NMOS管的栅极相连接；
所述的第一反相器链模块包括第一反相器，该第一反相器的输出端作为所述的第一反相器链模块的输出端；
所述的第二反相器链模块包括至少二个级联的反相器，所述的第二反相器链模块中第一级的反相器的输入端作为所述的第二反相器链模块的输入端，所述的第二反相器链模块中最后一级的反相器的输出端作为所述的第二反相器链模块的输出端。
8.根据权利要求7所述的控制电路，其特征在于，所述的第一驱动模块包括第二NMOS管、第二PMOS管及第五NMOS管；
所述的第二PMOS管的栅极和所述的第二NMOS管的栅极共同作为所述的第一驱动模块的第一输入端；
所述的第五NMOS管的栅极作为所述的第一驱动模块的第二输入端；
所述的第二PMOS管的漏极和第五NMOS管的漏极相连接，并共同作为所述的第一驱动模块的输出端；
所述的第五NMOS管的源极与所述的第二NMOS管的漏极相连接，且所述的第五NMOS管的衬底接地。
9.根据权利要求7所述的控制电路，其特征在于，所述的第二驱动模块包括第三NMOS管、第三PMOS管和第五PMOS管；
所述的第三PMOS管的栅极和所述的第三NMOS管的栅极共同作为所述的第二驱动模块的第一输入端；
所述的第五PMOS管的栅极作为所述的第二驱动模块的第二输入端；
所述的第五PMOS管的漏极和第三NMOS管的漏极相连接，并共同作为所述的第二驱动模块的输出端；
所述的第五PMOS管的源极与所述的第三PMOS管的漏极相连接，且所述的第五PMOS管的衬底接地。
10.根据权利要求7所述的控制电路，其特征在于，
所述的第一箝位模块包括第四PMOS管，该第四PMOS管的漏极作为所述的第一箝位模块的输入端、该第四PMOS管的栅极作为所述的第一箝位模块的输出端、该第四PMOS管的源极接地；
所述的第二箝位模块包括第四NMOS管，该第四NMOS管的漏极作为所述的第二箝位模块的输入端、该第四NMOS管的栅极作为所述的第二箝位模块的输出端、该第四NMOS管的源极接地。
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