CN101394177B - 一种输出缓冲电路 - Google Patents

Abstract

本发明公开了一种具有抗噪声和负载自适应能力的输出缓冲电路，它包括前级驱动器、第一充放电电路和第二充放电电路，前级驱动器为第一充放电电路和第二充放电电路提供驱动信号，并使得第一充放电电路和第二充放电电路在不同的时刻导通。第一放电电路中二极管形式连接的PMOS管和二极管连接的NMOS管在充放电快结束时自动关断，增大了从输出端看到的电阻，使得电路具有很好的抗噪声特性。另外，本发明的结构可以使得两条充放电电路同时导通的时间长短占整个转换过程的比例大小，即电路提供的驱动能力，随负载的变化而变化，从而具有负载自适应能力。因此本发明具有低功耗、抗噪声、负载自适应特性。

Description

一种输出缓冲电路

技术领域

本发明属于微电子集成电路领域，具体涉及一种低噪声，负载自适应的高速输出缓冲电路，尤其适合于芯片的输出负载变化并且噪声性能要求高的场合。

背景技术

输出缓冲电路为芯片内部电路和外部电路提供连接，应用于芯片核心电压和芯片外部电压不一样的场合，高速输出缓冲电路可以提供电压变换，增大电路的驱动能力，减小输出振铃等作用，这些作用使得输出缓冲电路广泛应用于数字芯片的输出以及数字模拟电路的接口之中。前人在输出缓冲电路的设计中，主要关心的问题包括：驱动能力，低功耗，摆率的大小等性能，较少涉及抗噪声和负载自适应。

为了使输出缓冲电路能工作在高速情况下，需要电平的翻转速度足够快，传统的输出缓冲电路是通过逐级增大反相器中晶体管的尺寸和输出级的尺寸来提高电路的驱动能力，从而提高电平的翻转速度。但是，在输入信号转换过程的大部分时间里，输出缓冲电路最后一级的PMOS管和NMOS管都处于饱和区。因此，往往是最后一级的输入信号达到电源电压VCC或者地电压GND时，同步转换噪声到达最大值，从而出现很大的电压过冲。如果这些信号的幅值足够大超过了电路的噪声容限，就会导致错误的状态翻转，影响电路的正常工作。

如图1(a)所示，传统的输出缓冲电路在考虑输出负载电容和电源在PCB板、焊盘和引脚处的寄生电感时的电路图，当输入由高到低转换时其可以等效为图1(b)所示的RLC电路。其中，输出缓冲电路的外部负载的大小和电源的寄生电感都是由外部电路所决定的，也就是RLC电路的电容C和电感L都是由外部电路决定的。因此在设计输出缓冲电路时，为了得到更好的性能，我们需要选择合适的输出电阻。通过理论计算和仿真分析可知，在一定的电容C和电感L条件下，图1(b)所示RLC电路的输出电阻R越小，电路的转换速度越快，但这时电路的噪声也越大；另外，输出电阻越大，电路的噪声越小，但电路的转换速度变慢。因此，在设计输出缓冲电路时，要同时得到小的噪声和足够快的转换速度，输出电阻的大小需要在电路速度和噪声之间进行合理折衷。

发明内容

本发明的目的在于提供一种输出缓冲电路，该输出缓冲电路不仅具有高速、低功耗的特性，而且在抗噪声和负载自适应上具有较优异的性能。

本发明提供的输出缓冲电路，包括前级驱动器，其输入信号IN和IN为一对反相信号，其输出信号为具有时序关系的输出控制信号PU1、PU2、PD1和PD2；其特征在于：它还包括第一充放电电路和第二充放电电路；

第一充放电电路包括第一、第二PMOS管和第一、第二NMOS管；第二PMOS管的源极接电源电压VCC，栅极接前级驱动器的输出控制信号PU1，漏极接第一PMOS管的源极，第一PMOS管的栅极和漏极相连构成二极管连接形式、并接到缓冲电路的输出端OUT；第二NMOS管的源极接地，栅极接前级驱动器的输出控制信号PD1，漏极接第一NMOS管的源极，第一NMOS管的栅极和漏极相连构成二极管连接形式、并接到缓冲电路的输出端OUT；

第二充放电电路包括第三PMOS管和第三NMOS管；第三PMOS管的源极接电源电压VCC，栅极接前级驱动器的输出控制信号PU2，漏极接缓冲电路的输出端OUT；第三NMOS管的源极接地，栅极接前级驱动器的输出控制信号PU2，漏极与缓冲电路的输出端OUT相接。

本发明中，首先，第一充放电电路和第二充放电电路在放电时，先将充电电路关断，然后开启放电电路；而在充电时，先将放电电路关断，然后开启放电电路，这样可以明显减小短路电流，进而减小电路的功耗。其次，在电平转换过程的中间阶段让两条充放电电路同时导通，而在电平转换刚开始和快结束的时候只让其中的一条充放电电路导通，这样在电平转换的中间阶段输出电阻小，电路的转换速度快，而在电平转换的开始和末端，因为只有一条充放电电路导通，输出电阻大，电路的噪声小，从而得到速度快、噪声小的输出缓冲电路。最后，由于第一、第二充放电电路的导通间隔是一定的，而本发明中两条充放电电路同时导通的时间占整个转换过程的比例大小，即缓冲电路在电路转换过程中提供的驱动能力，会随着负载大小的变化而变化，因此具有负载自适应能力。总之，由上述结构构成的缓冲电路具有低功耗、抗噪声和负载自适应的特性，可以很好地应用于芯片中的输出接口电路。

附图说明

图1是考虑负载和寄生电感的输出缓冲电路的等效图。

图2是本发明高速输出缓冲电路的结构示意图。

图3是本发明高速输出缓冲电路实例的具体电路结构图。

具体实施方式

下面结合附图和实例对本发明作进一步的详细说明。

如图2所示，本发明提供的高速输出缓冲电路包括前级驱动器3，第一充放电电路1和第二充放电电路2。前级驱动器3的输入为高速输出缓冲电路的输入信号IN和IN，其中IN为IN的反相信号，前级驱动器3的输出为输出控制信号PU1、PU2、PD1和PD2。前级驱动器的功能是为两条充放电电路提供具有一定时序关系的控制信号，并逐级增加两条充放电电路的驱动能力。

第一充放电电路1由第一、第二PMOS管MP2、MP1和第一、第二NMOS管MN1、MN2组成。PMOS管MP2的源极接电源电压VCC，栅极接前级驱动器的输出信号PU1，漏极接PMOS管MP1的源极，PMOS管MP1的栅极和漏极相连构成二极管连接形式，并接到缓冲电路的输出端OUT；NMOS管MN2的源极接地，栅极接前级驱动器的输出控制信号PD1，漏极接NMOS管MN1的源极，NMOS管MN1的栅极和漏极相连构成二极管连接形式，并接到缓冲电路的输出端OUT。当输入信号IN由低电平向高电平转换时，前级驱动器的输出控制信号PD1控制NMOS管MN2、MN1组成的放电通路先关断，然后充电通路导通，对输出进行充电；而当输入信号IN由高电平向低电平转换时，前级驱动器的输出控制信号PU1控制由PMOS管MP2、MP1组成的充电通路先关断，然后放电通路导通对输出进行放电，从而减小电平转换时的短路电流。当输出端的电平上升或者下降到一定阈值时，二极管连接形式的PMOS管MP1或者二极管连接形式的NMOS管MN1关断，第一条充放电电路将没有电流流过。也就是说，在充、放电过程中，二极管方式连接的PMOS管MP1和二极管方式连接的NMOS管MN1可以自动检测输出电压的电平大小，在充放电快结束时，自动关断第一条充放电电路，从而增大从输出端看到的阻抗，减小输出噪声。

第二充放电电路2由第三PMOS管MP3和第三NMOS管MN3组成。PMOS管MP3的源极接电源电压VCC，PMOS管MP3的栅极接前级驱动器的输出控制信号PU2，漏极接缓冲电路的输出端OUT。NMOS管MN3的源极接地，栅极接前级驱动器的输出控制信号PU2，漏极与缓冲电路的输出端OUT相接。前级驱动器的输出控制信号PU2、PD2相对输出控制信号PU1、PD1具有一定的延时，保证第二充放电电路在第一充放电电路导通之后再导通，目的是减小最大输出噪声的大小。另外，当输入信号IN由低电平向高电平转换时，前级驱动器的输出控制信号PD2控制放电NMOS管MN3先关断，然后充电PMOS管MP3导通；而当输入信号IN由高电平向低电平转换时，前级驱动器的输出控制信号PU2控制充电PMOS管MP3先关断，然后放电NMOS管MN3关断，从而减小电平转换过程中的短路电流。

在图2中，设第一充放电电路1的输出电阻为Ro1，第二充放电电路2的输出电阻为Ro2，当两条充放电电路同时导通的时候，输出电阻为Ro1和Ro2的并联，即得到的总电阻比Ro1和Ro2都小；当只有一条充放电电路导通时，输出电阻为Ro1或Ro2。前级驱动器的输出控制信号PU1、PD1的变化快于输出控制信号PU2、PD2的变化，使得第一充放电电路1的导通快于第二充放电电路2，而且第一充放电电路1中二极管连接的PMOS管MP1和二极管连接的NMOS管MN1的结构使得在充放电快结束的时候，第一充放电电路1先关断。从而保证在电平转换的开始和末端，只有一条充放电电路导通，输出电阻大，电路的噪声小。

另外，第一充放电电路1和第二充放电电路2导通的间隔时间是一定的，它由前级驱动器3来决定，因此第二充放电电路2导通时刻的输出电压由负载的大小决定。在对输出端进行充电过程中，当负载较大时，第二充放电电路2导通时刻输出端的电压相对较小，则电路的转换作用主要由两条充放电电路共同完成，即电路提供的驱动能力较大；而当负载较小时，第二充放电电路2导通时刻输出端的电压已经上升到较大的值，则电路的转换作用主要由第一充放电路1完成，即电路提供的驱动能力相对较小。因此，本发明中两条充放电电路同时导通的时间占整个转换过程的比例大小，即缓冲电路在电路转换过程中提供的驱动能力，会随着负载大小的变化而变化，因此具有负载自适应能力。

下面以一种具体的前级驱动器电路举例说明本发明输出缓冲电路的结构和工作原理。如图3所示，它包括第一前级驱动电路31，第二前级驱动电路32，反相延时单元35，第三前级驱动电路33，第四前级驱动电路34，第一充放电电路1和第二充放电电路2。

第一前级驱动电路31由第一、第二反相器INV1、INV2组成，反相器INV1的输入为缓冲电路的输入信号IN，反相器INV1的输出端接反相器INV2的输入端，反相器INV2的输出为前级驱动器的输出控制信号PU1，并接到第一充放电电路中PMOS管MP2的栅极。第二前级驱动电路32由第三、第四反相器INV3、INV4组成，反相器INV3的输入信号为缓冲电路的输入信号IN，输出端接反相器INV4的输入端，反相器INV4的输出为前级驱动器的输出控制信号PD1，并接到第一充放电电路1中NMOS管MN2的栅极。第一前级驱动电路31和第二前级驱动电路32为第一充放电电路1提供前级驱动，使得第一充放电电路有足够的负载驱动能力和尽可能小的传输延时。

作为一个优选的方案，在电路中可以设计反相器INV1、INV2、INV3和INV4的参数，使得反相器INV1、INV3中的PMOS管的宽长比小于NMOS管的宽长比，而反相器INV2、INV4中的PMOS管的宽长比大于NMOS管的宽长比，这样的设置可以使得当输入信号IN由低电平向高电平转换时，反相器INV1、INV2的延时时间小，而反相器INV3、INV4的延时时间大，放电通路关断之后充电通路才开启；而输入信号IN由高电平向低电平转换时，反相器INV1、INV2的延时时间大，反相器INV3、INV4的延时时间小，充电通路先关断之后放电通路才打开，从而减小电平转换时的短路电流。

第一充放电电路1中的PMOS管MP2的源极接电源电压VCC，栅极接反相器INV2的输出端，漏极接PMOS管MP1的源极，PMOS管MP1的栅极和漏极相接构成二极管连接形式并接到缓冲电路的输出端OUT；NMOS管MN2的源极接地，栅极接反相器INV4的输出端，漏极接NMOS管MN1的源极，NMOS管MN1的栅极和漏极相接构成二极管连接形式并接到输出端OUT。二极管形式连接的PMOS管MP1和NMOS管MN1可以自动检测输出电平的大小，在充放电快结束时，即当输出电平的大小和PMOS管MP1或者NMOS管MN1源极的电压差小于一个阈值电压时，PMOS管MP1和NMOS管MN1将自动关断。也就是说，第一条充放电电路的自动关断是在充放电过程的后阶段，从而增大了充放电快完成时从输出端看到的输出阻抗，而较大的输出阻抗减小了电路的输出噪声。

反相延时单元35由第九反相器INV9构成，其输入为缓冲电路的输入信号IN，输出端接到与非门NAND和或非门NOR的输入端。反相器INV9的延时大小决定了第二充放电电路相对第一充放电电路导通的延迟时间，故反相器INV9需要仔细的设计。

第三前级驱动电路33由与非门NAND、第五、第六反相器INV5、INV6组成，第四前级驱动电路34由或非门NOR、第七、第八反相器INV7、INV8组成。与非门NAND、或非门NOR的输入端是反相延时单元35的输出和缓冲电路的输入信号IN，与非门NAND的输出端接反相器INV5的输入端，反相器INV5的输出端接反相器INV6的输入端，反相器INV6的输出端接到PMOS管MP3的栅极。或非门NOR的输出端接反相器INV7的输入端，反相器INV7的输出端接到反相器INV8的输入端，反相器INV8的输出端接到NMOS管MN3的栅极。与非门NAND两个输入信号是反相延时单元35的输出信号和缓冲电路的输入信号IN、或非门NOR的两个输入信号也是反相延时单元35的输出信号和缓冲电路的输入信号IN，并且反相延时单元35的输出信号和缓冲电路的输入信号IN因为延时单元的作用相差一个小的相位，与非门NAND、或非门NOR的功能使得输入信号IN由低电平向高电平转换时，与非门NAND的输出早于或非门NOR的输出变为高电平，这样在对输出端充电的时候，充电PMOS管MP3打开之前放电NMOS管MN3先关断；而输入信号IN由高电平向低电平转换时，或非门NOR的输出早于与非门NAND的输出变为低电平，这样在对输出端放电的时候，放电NMOS管MN3导通之前充电PMOS管MP3先关断，从而减小了电平转换过程的短路电流。

第二充放电电路中的PMOS管MP3的源极接电源电压VCC，栅极接反相器INV6的输出，即输出控制信号PU2，漏极接缓冲电路的输出端；NMOS管MN3的源极接地，栅极接反相器INV8的输出，即输出控制信号PD2，漏极接缓冲电路的输出端。与非门和或非门产生的信号分别经过两个反相器之后，控制PMOS管MP3和NMOS管MN3的开启和关断。

由以上的分析知道，第二充放电电路2的导通相对于第一充放电电路1的导通滞后一定的时间，而其导通时刻的输出电压大小与负载的大小有关。即，若负载较小，则在第二充放电电路刚刚开始导通时，之前仅借助第一充放电电路作用的输出电压已经上升或者下降较大的幅度，这样整个充放电过程主要由第一充放电电路完成；若负载较大，则在第二充放电电路刚刚开始导通时，之前仅借助第一充放电电路作用的输出电压才上升或者下降较小的幅度，因此电路的充放电过程主要第一、第二充放电电路共同完成。也就是说，由于第一、第二充放电电路的导通间隔时间是一定的，充放电过程中两条充放电电路同时导通的时间长短占整个转换过程的比例大小，即电路提供的驱动能力，会随着负载的变化而变化，从而使得本发明专利的缓冲电路具有负载自适应的能力。

下面以输入信号IN由高电平向低电平转换为例，对本发明缓冲电路的工作原理进行详细阐述，由于由高电平向低电平转换时电路的工作原理类似，这里不做介绍。

当输入信号IN由高电平向低电平转换时，输入信号IN由低电平向高电平转换，反相器INV1、INV2、INV3和INV4的尺寸大小使得反相器INV1和反相器INV2的延时小于反相器INV3和反相器INV4的延时，从而PMOS管MP2首先关断，之后NMOS管MN2导通，NMOS管MN2的导通拉低了NMOS管MN1源极的电位，使得NMOS管MN1导通，第一充放电电路形成放电通路开始放电。同时，组成反相延时单元的反相器INV9的输出和缓冲电路输入信号IN经过与非门NAND、或非门NOR，由于反相器INV9的延时作用，使得逻辑门的输出由逻辑0到逻辑1变化时，与非门NAND的输出变化快于或非门NOR的输出变化(而逻辑门的输出由逻辑1到逻辑0变化时，或非门NOR的输出变化快于与非门NAND的输出变化)，从而PMOS管MP3先关断，之后NMOS管MN3导通，NMOS管MN3形成从输出到地的放电通路，即第二充放电电路开始放电。随后两条通路同时对输出端提供放电通路，当输出电压下降到接近一个NMOS管的阈值电压时，NMOS管MN1自动关断使得第一充放电电路关断，而NMOS管MN3则继续对输出端进行放电，直至输出端达到地电位。

当输入信号由低电平到高电平转换时，可以进行类似的分析。

由上面的分析可知，第一充放电电路1和第二充放电电路2在放电时，都是首先将上拉PMOS管MP2、MP3关断，之后下拉管开启，这样可以明显减小短路电流，进而减小功耗。另外，第二充放电电路的导通相对第一充放电电路的间隔时间是一定的，它由反相延时单元INV9和逻辑门的延时大小决定，但第二充放电电路导通时刻的输出电压大小则由负载的大小决定，当负载较大时，第二充放电电路导通时刻的输出端电压相对较小，则电路的转换作用主要由两条充放电电路共同完成，即电路提供的驱动能力较大；当负载小时，第二充放电电路2导通时刻输出端的电压已经上升到较大的值，则两条充放电电路同时导通的时间小，则电路的转换作用主要由第一充放电路1完成，即电路提供的驱动能力相对较小。因此，本设计中两条充放电电路同时导通的时间占整个转换过程的比例大小，即缓冲电路在电路转换过程中提供的驱动能力，会随着负载大小的变化而变化，因此具有负载自适应能力。最后，第一充放电电路31在输出没有到达最低或最高电位关断，因此在充放电的最后阶段只有第二充放电电路，即充放电电路2是导通的，此时输出电阻大，输出噪声小，输出缓冲电路具有抗噪声的特性。

为了达到同样的功能，前级驱动器也可以是这样的结构：第一前级驱动电路由与非门和两个或更多的偶数个反相器组成，第二前级驱动电路由或非门和两个或更多的偶数个反相器组成，与非门、或非门的输入都为反相延时单元的输出和IN信号，第三前级驱动电路由两个或更多的偶数个反相器组成，第四前级驱动电路由两个或更多的偶数个反相器组成，反相延时单元由一个或更多的奇数个反相器组成。并且使得第三、第四前级驱动电路的延时大于第一、第二前级驱动电路。

总之，前级驱动器的结构不局限于某种具体的结构，其结构可以是由简单的逻辑门构成，也可以由其它的结构构成。

以上所述为本发明的较佳实施例而已，但本发明不应该局限于该实施例子和附图所公开的内容。所以凡是不脱离本发明所公开的精神下完成的等效或修改，都落入本发明保护的范围。

Claims (3)

1.一种输出缓冲电路，包括前级驱动器(3)，其输入信号IN和IN为一对反相信号，其输出信号为具有时序关系的输出控制信号PU1、PU2、PD1和PD2；其特征在于：它还包括第一充放电电路(1)和第二充放电电路(2)；

第一充放电电路(1)包括第一、第二PMOS管(MP1、MP2)和第一、第二NMOS管(MN1、MN2)；第二PMOS管(MP2)的源极接电源电压VCC，栅极接前级驱动器(3)的输出控制信号PU1，漏极接第一PMOS管(MP1)的源极，第一PMOS管(MP1)的栅极和漏极相连构成二极管连接形式、并接到缓冲电路的输出端OUT；第二NMOS管(MN2)的源极接地，栅极接前级驱动器(3)的输出控制信号PD1，漏极接第一NMOS管(MN1)的源极，第一NMOS管(MN1)的栅极和漏极相连构成二极管连接形式、并接到缓冲电路的输出端OUT；

第二充放电电路(2)包括第三PMOS管(MP3)和第三NMOS管(MN3)；第三PMOS管(MP3)的源极接电源电压VCC，栅极接前级驱动器(3)的输出控制信号PU2，漏极接缓冲电路的输出端OUT；第三NMOS管(MN3)的源极接地，栅极接前级驱动器的输出控制信号PU2，漏极与缓冲电路的输出端OUT相接。

2.根据权利要求1所述的输出缓冲电路，其特征在于：前级驱动器(3)包括第一前级驱动电路(31)，第二前级驱动电路(32)，反相延时单元(35)，第三前级驱动电路(33)，第四前级驱动电路(34)，第一充放电电路1和第二充放电电路2；

第一前级驱动电路(31)包括第一反相器(INV1)和第二反相器(INV2)，第一反相器(INV1)的输入接为缓冲电路的输入信号IN，第一反相器(INV1)的输出端接第二反相器(INV2)的输入端，第二反相器(INV2)的输出信号作为输出控制信号PU1；

第二前级驱动电路(32)包括第三反相器(INV3)和第四反相器(INV4)，第三反相器(INV3)的输入信号为缓冲电路的输入信号IN，其输出端接第四反相器(INV4)的输入端，第四反相器(INV4)的输出信号作为输出控制信号PD1；

第三前级驱动电路(33)包括与非门NAND、第五反相器(INV5)和第六反相器(INV6)；第四前级驱动电路(34)包括或非门NOR、第七反相器(INV7)和第八反相器(INV8)；反相延时单元(35)由第九反相器(INV9)构成；

第九反相器(INV9)的输入为缓冲电路的输入信号IN，其输出端分别接到与非门NAND和或非门NOR的一个输入端；与非门NAND和或非门NOR的另一输入端分别接收缓冲电路的输入信号IN，与非门NAND的输出端接第五反相器(INV5)的输入端，第五反相器(INV5)的输出端接第六反相器(INV6)的输入端，第六反相器(INV6)的输出端接到PMOS管MP3的栅极；

或非门NOR的输出端接第七反相器(INV7)的输入端，第七反相器(INV7)的输出端接到第八反相器(INV8)的输入端，第八反相器(INV8)的输出端接到NMOS管MN3的栅极。

3.根据权利要求2所述的输出缓冲电路，其特征在于：在第一反相器(INV1)和第三反相器(INV3)中，PMOS管的宽长比小于NMOS管的宽长比；在第二反相器(INV2)和第四反相器(INV4)中，PMOS管的宽长比大于NMOS管的宽长比。

Images