CN220440558U - 驱动电路及高压降压变换电路 - Google Patents

Abstract

本申请涉及驱动电路技术。本申请的目的是要提供一种驱动电路及高压降压变换电路，旨在解决传统的驱动电路存在上拉驱动管和下拉驱动管被超压击穿的问题，该驱动电路包括功率级驱动电路、控制信号输入模块、第一浮动栅极电压驱动模块、第二浮动栅极电压驱动模块及反馈模块，通过第一浮动栅极电压驱动模块及第二浮动栅极电压驱动模块分别对所述上拉驱动管及下拉驱动管的栅源电压差进行钳位，使得当电源电压大于上拉驱动管和/或下拉驱动管的最大额定工作电压时，也不会出现超压击穿的问题。本申请的有益效果是，避免上拉驱动管和下拉驱动管被超压击穿。适用于驱动电路。

Description

驱动电路及高压降压变换电路

技术领域

本申请属于驱动电路技术领域，尤其涉及一种驱动电路及高压降压变换电路。

背景技术

降压变换电路(BUCK电路)作为一种能够将高压电平高效率的变换为低压电平的变换器，其工作电压越来越高，最高工作电压高达100V。而在高压薄栅工艺中，金属氧化物半导体(Metal Oxide Semiconductor，MOS管)的栅源电压Vgs最大额定电压不超过5.5V，而MOS管的漏源电压Vds的最大额定工作电压可达到100V。因此在100V的高压降压变换电路中，需考虑驱动负沟道金属氧化物半导体(Negative-Channel Metal OxideSemiconductor，NMOS管)时的耐压问题。

驱动电路属于高压降压变换电路的重要组成部分，用于根据控制信号生成驱动下级芯片的驱动信号，其一般包括一个功率级驱动电路，传统的驱动电路中，其电源电压可能存在大于功率级驱动电路中上拉驱动管和/或下拉驱动管的栅源最大额定工作电压，从而导致超压击穿的问题。

因此，传统的驱动电路存在上拉驱动管和下拉驱动管被超压击穿的问题。

实用新型内容

本申请的目的在于提供一种驱动电路及高压降压变换电路，旨在解决传统的驱动电路存在上拉驱动管和下拉驱动管被超压击穿的问题。

本申请实施例的第一方面提了一种驱动电路，所述驱动电路包括：功率级驱动电路、控制信号输入模块、第一浮动栅极电压驱动模块、第二浮动栅极电压驱动模块及反馈模块；

所述功率级驱动电路包括上拉驱动管和下拉驱动管，所述上拉驱动管的第一端与浮动电源连接，所述上拉驱动管的第二端与所述下拉驱动管的第一端连接，并作为所述驱动电路的输出端，所述下拉驱动管的第二端与浮动参考地连接；

所述控制信号输入模块，用于根据输入的驱动控制信号、所述第一浮动栅极电压驱动模块的反馈及所述反馈模块的反馈，分别向所述第一浮动栅极电压驱动模块输出第一控制信号及向所述第二浮动栅极电压驱动模块输出第二控制信号；

所述第一浮动栅极电压驱动模块，用于根据所述第一控制信号驱动所述上拉驱动管，并向所述控制信号输入模块提供反馈，同时对所述上拉驱动管的栅源电压差进行钳位；

所述第二浮动栅极电压驱动模块，用于根据所述第二控制信号驱动所述下拉驱动管，并通过所述反馈模块向所述控制信号输入模块提供反馈，同时对所述下拉驱动管的栅源电压差进行钳位；

所述上拉驱动管与所述下拉驱动管分别受所述第一浮动栅极电压驱动模块及所述第二浮动栅极电压驱动模块的控制而交替导通，在所述上拉驱动管与所述下拉驱动管导通或断开过程中具有一个预设的死区时间。

在一个实施例中，所述上拉驱动管，包括：第一正沟道金属氧化物半导体；

所述第一正沟道金属氧化物半导体的源极作为所述上拉驱动管的第一端，所述第一正沟道金属氧化物半导体的漏极作为所述上拉驱动管的第二端，所述第一正沟道金属氧化物半导体的栅极作为所述上拉驱动管的控制端；

所述下拉驱动管，包括：第一负沟道金属氧化物半导体；

所述第一负沟道金属氧化物半导体的源极作为所述下拉驱动管的第二端，所述第一负沟道金属氧化物半导体的漏极作为所述下拉驱动管的第一端，所述第一负沟道金属氧化物半导体的栅极作为所述下拉驱动管的控制端。

在一个实施例中，所述控制信号输入模块，包括：第一与非门及第一或非门；

所述第一与非门的第一输入端与所述第一或非门的第一输入端连接，并作为所述控制信号输入模块的输入端；

所述第一与非门的第二输入端作为所述控制信号输入模块的第二反馈输入端，用于连接所述反馈模块的输出端；

所述第一与非门的输出端作为所述控制信号输入模块的第一输出端，用于连接所述第一浮动栅极电压驱动模块的输入端；

所述第一或非门的第二输入端作为所述控制信号输入模块的第一反馈输入端，用于接入所述第一浮动栅极电压驱动模块的反馈；

所述第一或非门的输出端作为所述控制信号输入模块的第二输出端，用于连接所述第二浮动栅极电压驱动模块的输入端。

在一个实施例中，所述第一浮动栅极电压驱动模块，包括：第一信号转换单元、第一电平转换单元、第一脉冲宽度调整单元及第一驱动信号产生单元；

所述第一信号转换单元的输入端作为所述第一浮动栅极电压驱动模块的输入端；

所述第一信号转换单元的第一输出端与所述第一电平转换单元的输入端连接，所述第一电平转换单元的输出端与所述第一驱动信号产生单元的第一输入端连接；

所述第一信号转换单元的第二输出端与所述第一脉冲宽度调整单元的输入端及所述第一驱动信号产生单元的第三输入端连接，并作为所述第一浮动栅极电压驱动模块的反馈输出端，用于向所述控制信号输入模块输出所述第一浮动栅极电压驱动模块的反馈；

所述第一脉冲宽度调整单元的输出端与所述第一驱动信号产生单元的第二输入端连接，所述第一驱动信号产生单元的输出端作为所述第一浮动栅极电压驱动模块的输出端。

在一个实施例中，所述第一信号转换单元，包括：第一反相器及第二反相器；所述第一反相器的输入端与所述第二反相器的输入端连接，并作为所述第一信号转换单元的输入端；

所述第一反相器的输出端作为所述第一信号转换单元的第一输出端；

所述第二反相器的输出端作为所述第一信号转换单元的第二输出端；

所述第一驱动信号产生单元，包括：第二正沟道金属氧化物半导体、第二负沟道金属氧化物半导体、第三负沟道金属氧化物半导体、第一电阻、第一二极管及第一偏置电流源；

所述第二正沟道金属氧化物半导体的栅极作为所述第一驱动信号产生单元的第一输入端，所述第二正沟道金属氧化物半导体的源极与所述第一二极管的负极连接，并连接所述浮动电源；

所述第二正沟道金属氧化物半导体的漏极与所述第一二极管的正极、所述第一电阻的第一端及所述第三负沟道金属氧化物半导体的漏极连接，并作为所述第一驱动信号产生单元的输出端；

所述第三负沟道金属氧化物半导体的栅极作为所述第一驱动信号产生单元的第三输入端；

所述第二负沟道金属氧化物半导体的栅极作为所述第一驱动信号产生单元的第二输入端，所述第二负沟道金属氧化物半导体的源极接地，所述第二负沟道金属氧化物半导体的漏极与所述第一电阻的第二端连接；

所述第三负沟道金属氧化物半导体的源极通过所述第一偏置电流源与地线连接。

在一个实施例中，所述第二浮动栅极电压驱动模块，包括：第二信号转换单元、第二脉冲宽度调整单元、第二电平转换单元、第三电平转换单元、第二驱动信号产生单元；

所述第二信号转换单元的输入端作为所述第二浮动栅极电压驱动模块的输入端，所述第二信号转换单元的第一输出端与所述第二电平转换单元的输入端及所述第二脉冲宽度调整单元的输入端连接，所述第二信号转换单元的第二输出端与所述第二驱动信号产生单元的第一输入端连接；

所述第二脉冲宽度调整单元的输出端与所述第三电平转换单元的输入端连接，所述第三电平转换单元的输出端与所述第二驱动信号产生单元的第二输入端连接，所述第二电平转换单元的输出端与所述第二驱动信号产生单元的第三输入端连接；

所述第二驱动信号产生单元的输出端作为所述第二浮动栅极电压驱动模块的输出端，用于连接所述下拉驱动管及通过所述反馈模块向所述控制信号输入模块提供反馈。

在一个实施例中，所述第二信号转换单元，包括：第三反相器及第四反相器；

所述第三反相器的输入端与所述第四反相器的输入端连接，并作为所述第二信号转换单元的输入端；

所述第三反相器的输出端作为所述第二信号转换单元的第一输出端，所述第四反相器的输出端作为所述第二信号转换单元的第二输出端；

所述第二驱动信号产生单元，包括：第三正沟道金属氧化物半导体、第四正沟道金属氧化物半导体、第四负沟道金属氧化物半导体、第二电阻、第二二极管及第二偏置电流源；

所述第四负沟道金属氧化物半导体的栅极作为所述第二驱动信号产生单元的第一输入端，所述第四正沟道金属氧化物半导体的栅极作为所述第二驱动信号产生单元的第二输入端，所述第三正沟道金属氧化物半导体的栅极作为所述第二驱动信号产生单元的第三输入端；

所述第三正沟道金属氧化物半导体的源极通过所述第二偏置电流源与所述浮动电源连接；

所述第四正沟道金属氧化物半导体的源极与所述浮动电源连接，所述第四正沟道金属氧化物半导体的漏极与所述第二电阻的第一端连接，所述第二电阻的第二端与所述第三正沟道金属氧化物半导体的漏极、所述第四负沟道金属氧化物半导体的漏极及所述第二二极管的负极连接，并作为所述第二驱动信号产生单元的输出端；

所述第四负沟道金属氧化物半导体的源极与所述第二二极管的正极连接，并与所述浮动参考地连接。

在一个实施例中，所述第一脉冲宽度调整单元和/或所述第二脉冲宽度调整单元为脉冲宽度调整电路；

所述脉冲宽度调整电路，包括：第一或门、第五负沟道金属氧化物半导体、第五正沟道金属氧化物半导体、第三电阻及电容；

所述第五负沟道金属氧化物半导体的栅极与所述第五正沟道金属氧化物半导体的栅极及所述第一或门的第一输入端连接，并作为所述脉冲宽度调整电路的输入端；

所述第五负沟道金属氧化物半导体的源极接地，所述第五负沟道金属氧化物半导体的漏极与所述第五正沟道金属氧化物半导体的漏极及所述第三电阻的第一端连接，所述第五正沟道金属氧化物半导体的源极与预设工作电压连接；

所述第三电阻的第二端与所述电容的第一端及所述第一或门的第二输入端连接，所述电容的第二端接地；

所述第一或门的输出端作为所述脉冲宽度调整电路的输出端；

所述第一电平转换单元和/或所述第二电平转换单元和/或所述第三电平转换单元为电平转换电路，所述电平转换电路，包括：第五反相器、第六正沟道金属氧化物半导体、第七正沟道金属氧化物半导体、第六负沟道金属氧化物半导体、第七负沟道金属氧化物半导体、第四电阻、第五电阻、第三二极管及第四二极管；

所述第五反相器的输入端与所述第七负沟道金属氧化物半导体的栅极连接，并作为所述电平转换电路的输入端；

所述第五反相器的输出端与所述第六负沟道金属氧化物半导体的栅极连接，所述第六负沟道金属氧化物半导体的源极与所述第七负沟道金属氧化物半导体的源极连接，并连接所述浮动参考地；

所述第六负沟道金属氧化物半导体的漏极与所述第四电阻的第一端、所述第三二极管的正极及所述第七正沟道金属氧化物半导体的栅极连接；

所述第七负沟道金属氧化物半导体的漏极与所述第五电阻的第一端、所述第四二极管的正极及所述第六正沟道金属氧化物半导体的栅极连接；

所述第四电阻的第二端与所述第六正沟道金属氧化物半导体的漏极连接，所述第六正沟道金属氧化物半导体的源极与所述第三二极管的负极、第四二极管的负极及所述第七正沟道金属氧化物半导体的源极连接，并连接所述浮动电源；

所述第五电阻的第二端与所述第七正沟道金属氧化物半导体的漏极连接，并作为所述电平转换电路的输出端。

在一个实施例中，所述反馈模块，包括：第六反相器；

所述第六反相器的输入端作为所述反馈模块的输入端，所述第六反相器的输出端作为所述反馈模块的输出端。

本申请实施例的第二方面提了一种高压降压变换电路，包括如上述的驱动电路。

本申请实施例与现有技术相比存在的有益效果是：通过第一浮动栅极电压驱动模块及第二浮动栅极电压驱动模块分别对所述上拉驱动管及下拉驱动管的栅源电压差进行钳位，使得当电源电压大于上拉驱动管和/或下拉驱动管的最大额定工作电压时，也不会出现超压击穿的问题，且通过第一浮动栅极电压驱动模块的反馈及反馈模块的反馈，可使得控制信号输入模块调整第一控制信号及第二控制信号，进而使得上拉驱动管与下拉驱动管在导通或关闭过程中存在一个预设的死区时间，避免了上拉驱动管与下拉驱动管同时导通的情况。

附图说明

图1为本申请一实施例提供的驱动电路的电路示意图；

图2为图1所示的驱动电路的示例电路原理图；

图3为图1所示的驱动电路中第一浮动栅极电压驱动模块的电路示意图；

图4为图1所示的驱动电路中第二浮动栅极电压驱动模块的电路示意图；

图5为图2所示的驱动电路中脉冲宽度调整电路的示例电路原理图；

图6为图2所示的驱动电路中电平转换电路的示例电路原理图；

图7为本申请一实施例提供的高压降压变换电路的电路示意图。

具体实施方式

为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

图1示出了本申请实施例的第一方面提供的驱动电路的电路示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下：

本实施例中的驱动电路10包括：功率级驱动电路105、控制信号输入模块101、第一浮动栅极电压驱动模块102、第二浮动栅极电压驱动模块103及反馈模块104。

其中，功率级驱动电路105包括上拉驱动管1051和下拉驱动管1052，上拉驱动管1051的第一端与浮动电源HB连接，上拉驱动管1051的第二端与下拉驱动管1052的第一端连接，并作为驱动电路10的输出端，下拉驱动管1052的第二端与浮动参考地SW连接。

控制信号输入模块101，用于根据输入的驱动控制信号HO_CTRL、第一浮动栅极电压驱动模块102的反馈及反馈模块104的反馈，分别向所述第一浮动栅极电压驱动模块102输出第一控制信号及向所述第二浮动栅极电压驱动模块103输出第二控制信号。

第一浮动栅极电压驱动模块102，用于根据第一控制信号驱动上拉驱动管1051，并向控制信号输入模块101提供反馈，同时对上拉驱动管1051的栅源电压差进行钳位。

第二浮动栅极电压驱动模块103，用于根据第二控制信号驱动下拉驱动管1052，并通过反馈模块104向控制信号输入模块101提供反馈，同时对下拉驱动管1052的栅源电压差进行钳位。

上拉驱动管1051与下拉驱动管1052分别受第一浮动栅极电压驱动模块102及第二浮动栅极电压驱动模块103的控制而交替导通，在控制上拉驱动管1051与下拉驱动管1052导通或断开过程中具有一个预设的死区时间。

可以理解的是，上述实施例中，控制信号输入模块101的输入端用于接入驱动控制信号HO_CTRL。控制信号输入模块101的第一输出端与第一浮动栅极电压驱动模块102的输入端连接，控制信号输入模块101的第二输出端与第二浮动栅极电压驱动模块103的输入端连接。控制信号输入模块101的第一反馈输入端与第一浮动栅极电压驱动模块102的反馈输出端连接，控制信号输入模块101的第二反馈输入端与反馈模块104的输出端连接。反馈模块104的输入端与第二浮动栅极电压驱动模块103的反馈输出端连接。第一浮动栅极电压驱动模块102的输出端与上拉驱动管1051的控制端(即上拉驱动管1051的栅极)连接，第二浮动栅极电压驱动模块103的输出端与下拉驱动管1052的控制端(即下拉驱动管1052的栅极)连接。

第一浮动栅极电压驱动模块102可通过第一驱动信号HO_H来驱动上拉驱动管1051，而第二浮动栅极电压驱动模块103可通过第二驱动信号HO_L来驱动下拉驱动管1052。同时，还将第一浮动栅极电压驱动模块102及第二浮动栅极电压驱动模块103分别连接上拉驱动管1051的源极及下拉驱动管1052的源极(图1中未示出)，即可使得第一浮动栅极电压驱动模块102及第二浮动栅极电压驱动模块103分别对上拉驱动管1051的栅源电压差及下拉驱动管1052的栅源电压差进行钳位，确保上拉驱动管1051及下拉驱动管1052中所采用的MOS管的栅源电压不会因超过最大额定工作电压而损坏，解决了耐压问题。

另外，浮动电源HB与浮动参考地SW是一种可根据具体情况变换输出电压的电源。

根据上述实施例可见，由于上拉驱动管1051与下拉驱动管1052分别引入的是浮动电源HB及浮动参考地SW，由于浮动电源HB可为100V以内(不超过MOS管的漏极与源极之间的额定工作电压)的任意电压，因而使得上述驱动电路10拥有宽摆幅输出的功能。

同时，通过第一浮动栅极电压驱动模块102的反馈及反馈模块104的反馈，控制信号输入模块101可调整输出给第二浮动栅极电压驱动模块103的第二控制信号，且通过反馈模块104的反馈，控制信号输入模块101可调整输出给第一浮动栅极电压驱动模块102的第一控制信号，从而使得上拉驱动管1051与下拉驱动管1052导通或断开过程中具有一个预设的死区时间，因而使得上拉驱动管1051与下拉驱动管1052有一段同时关断的时间，从而基本上克服了因上拉驱动管1051与下拉驱动管1052同时导通而导致的器件损坏。

这里，预设的死区时间一般为纳秒级别，若死区时间太短，则可能存在上拉驱动管1051与下拉驱动管1052同时导通的风险，若死区时间太长，则可能导致损耗增大，且影响效率，具体的死区时间可根据实际情况进行设置。而驱动控制信号HO_CTRL、第一控制信号、第二控制信号、第一驱动信号HO_H及第二驱动信号HO_L一般都为方波信号。

参见图2，在一些实施例中，上拉驱动管1051可包括：第一PMOS管(Positive-Channel Metal Oxide Semiconductor，正沟道金属氧化物半导体)PM1。

其中，第一PMOS管PM1的源极作为上拉驱动管1051的第一端，第一PMOS管PM1的漏极作为上拉驱动管1051的第二端，第一PMOS管PM1的栅极作为上拉驱动管1051的控制端。

下拉驱动管1052可包括：第一NMOS管NM1。

其中，第一NMOS管NM1的源极作为下拉驱动管1052的第二端，第一NMOS管NM1的漏极作为下拉驱动管1052的第一端，第一NMOS管NM1的栅极作为下拉驱动管1052的控制端。

可以理解的是，上述实施例中，提供了一种上拉驱动管1051及下拉驱动管1052的具体器件。由于对第一PMOS管PM1及第一NMOS管NM1的栅源电压差均进行了钳位，因此第一PMOS管PM1及第一NMOS管NM1均可采用对应薄栅工艺的MOS管。

在一些实施例中，控制信号输入模块101可包括：第一逻辑门器件和第二逻辑门器件，其中，第一逻辑门器件具有两个输入端及一个输出端，当第一逻辑门器件的两个输入端都输入高电平时，第一逻辑门器件的输出端输出低电平，否则输出高电平。第二逻辑门器件具有两个输入端及一个输出端，当第二逻辑门器件的两个输入端分别输入高电平与低电平时，第二逻辑门器件的输出端输出低电平，否则输出高电平。

例如，第一逻辑门器件可以为第一与非门，第二逻辑门器件可以为第一或非门。

下述结合图2，以第一逻辑门器件为第一与非门nand1，第二逻辑门器件为第一或非门nor1为例描述控制信号输入模块101的结构。

参见图2，在一些实施例中，控制信号输入模块101可包括：第一与非门nand1及第一或非门nor1。

其中，第一与非门nand1的第一输入端与第一或非门nor1的第一输入端连接，并作为控制信号输入模块101的输入端。

第一与非门nand1的第二输入端作为控制信号输入模块101的第二反馈输入端，用于连接反馈模块104的输出端。

第一与非门nand1的输出端作为控制信号输入模块101的第一输出端，用于连接第一浮动栅极电压驱动模块102的输入端。

第一或非门nor1的第二输入端作为控制信号输入模块101的第一反馈输入端，用于接入第一浮动栅极电压驱动模块102的反馈。

第一或非门nor1的输出端作为控制信号输入模块101的第二输出端，用于连接第二浮动栅极电压驱动模块103的输入端。

可以理解的是，上述实施例中，控制信号输入模块101将接入的驱动控制信号HO_CTRL变成受控于反馈模块104及第一浮动栅极电压驱动模块102的反馈的第一控制信号及第二控制信号。当第一浮动栅极电压驱动模块102的反馈为高电平时，第一或非门nor1将被锁死，使得驱动控制信号HO_CTRL将不通过第一或非门nor1传输到后级电路。当反馈模块104的输出为低电平时，第一与非门nand1将被锁死，使得驱动控制信号HO_CTRL将不通过第一与非门nand1传输到后级电路。可见，通过反馈模块104及第一浮动栅极电压驱动模块102的反馈调整输出的第一控制信号及第二控制信号，再根据第一控制信号及第二控制信号生成的第一驱动信号HO_H及第二驱动信号HO_L，去实现上拉驱动管1051与下拉驱动管1052导通或断开过程中的预设的死区时间是完全可行的。

参见图3，在一些实施例中，第一浮动栅极电压驱动模块102可包括：第一信号转换单元1023、第一电平转换单元1021、第一脉冲宽度调整单元1022及第一驱动信号产生单元1024。

其中，第一信号转换单元1023的输入端作为第一浮动栅极电压驱动模块102的输入端。

第一信号转换单元1023的第一输出端与第一电平转换单元1021的输入端连接，第一电平转换单元1021的输出端与第一驱动信号产生单元1024的第一输入端连接。

第一信号转换单元1023的第二输出端与第一脉冲宽度调整单元1022的输入端及第一驱动信号产生单元1024的第三输入端连接，并作为第一浮动栅极电压驱动模块102的反馈输出端，用于向控制信号输入模块101输出第一浮动栅极电压驱动模块102的反馈。

第一脉冲宽度调整单元1022的输出端与第一驱动信号产生单元1024的第二输入端连接，第一驱动信号产生单元1024的输出端作为第一浮动栅极电压驱动模块102的输出端。

参见图2，在一些实施例中，第一信号转换单元1023可包括：第一反相器inv1及第二反相器inv2。

其中，第一反相器inv1的输入端与第二反相器inv2的输入端连接，并作为第一信号转换单元1023的输入端。

第一反相器inv1的输出端作为第一信号转换单元1023的第一输出端。

第二反相器inv2的输出端作为第一信号转换单元1023的第二输出端。

第一驱动信号产生单元1024，可包括：第二PMOS管PM2、第二NMOS管NM2、第三NMOS管NM3、第一电阻R1、第一二极管D1及第一偏置电流源IB1。

其中，第二PMOS管PM2的栅极作为所述第一驱动信号产生单元1024的第一输入端，第二PMOS管PM2的源极与第一二极管D1的负极连接，并连接浮动电源HB。

第二PMOS管PM2的漏极与第一二极管D1的正极、第一电阻R1的第一端及第三NMOS管NM3的漏极连接，并作为第一驱动信号产生单元1024的输出端。

第三NMOS管NM3的栅极作为第一驱动信号产生单元1024的第三输入端。

第二NMOS管NM2的栅极作为第一驱动信号产生单元1024的第二输入端，第二NMOS管NM2的源极接地，第二NMOS管NM2的漏极与第一电阻R1的第二端连接。

第三NMOS管NM3的源极通过第一偏置电流源IB1与地线连接。

可以理解的是，上述第一浮动栅极电压驱动模块102的输出为第一驱动信号HO_H，用于驱动上拉驱动管快速导通或断开，并维持对应状态。

当第一控制信号传输进第一浮动栅极电压驱动模块102后，第一反相器inv1将其反相后输出的信号输入到第一电平转换单元1021，由第一电平转换单元1021将其从工作电压转换到浮动电源HB，驱动第二PMOS管PM2的导通及断开。

第二反相器inv5将第一控制信号反相后分别输出给控制信号输入模块101、第一脉冲宽度调整单元1022及第三NMOS管NM3，控制信号输入模块101将其作为第一浮动栅极电压驱动模块102的反馈。当第二反相器inv2的输出由低电平翻转为高电平时(第一反相器inv1的输出也同时由低电平翻转为高电平)，第二PMOS管PM2会关断，不再向上拉驱动管1051的控制端输出电流，当上拉驱动管1051为第一PMOS管PM1时，即第一PMOS管PM1的栅极不再被充电。同时，第三NMOS管NM3导通，第一PMOS管PM1的栅极会通过第三NMOS管NM3向第一偏置电流源IB1缓慢放电，从而降低第一PMOS管PM1的栅极电位。第二反相器inv2的输出同时也会驱动第一脉冲宽度调整单元1022，使之产生一个预设脉冲宽度的方波以驱动第二NMOS管NM2，第二NMOS管NM2在预设脉冲宽度的方波时导通，使得第一PMOS管PM1快速放电，放电完成后关断第二NMOS管NM2，从而降低功耗。

第一二极管D1连接在第一PMOS管PM1的源极与栅极，从而可对第一PMOS管PM1的栅源电压进行钳位，以防止第一PMOS管PM1的栅源电压超过额定工作电压。

第一电阻R1作为限流电阻，当第二NMOS管NM2导通时，会形成浮动电源HB经第一二极管D1、第一电阻R1到浮动参考地SW的导电通路，第一电阻R1可达到限流作用，从而防止第一二极管D1过流烧毁。

参见图4，在一些实施例中，第二浮动栅极电压驱动模块103可包括：第二信号转换单元1034、第二脉冲宽度调整单元1031、第二电平转换单元1032、第三电平转换单元1033及第二驱动信号产生单元1035。

第二信号转换单元1034的输入端作为第二浮动栅极电压驱动模块103的输入端，第二信号转换单元1034的第一输出端与第二电平转换单元1032的输入端及第二脉冲宽度调整单元1031的输入端连接，第二信号转换单元1034的第二输出端与第二驱动信号产生单元1035的第一输入端连接。

第二脉冲宽度调整单元1031的输出端与第三电平转换单元1033的输入端连接，第三电平转换单元1033的输出端与第二驱动信号产生单元1035的第二输入端连接，第二电平转换单元1032的输出端与第二驱动信号产生单元1035的第三输入端连接。

第二驱动信号产生单元1035的输出端作为第二浮动栅极电压驱动模块103的输出端，用于连接下拉驱动管1052(即向下拉驱动管1052输出第二驱动信号HO_L)及通过反馈模块104向控制信号输入模块101提供反馈。

参见图2，在一些实施例中，第二信号转换单元1034可包括：第三反相器inv3及第四反相器inv4。

其中，第三反相器inv3的输入端与第四反相器inv4的输入端连接，并作为第二信号转换单元1034的输入端。

第三反相器inv3的输出端作为第二信号转换单元1034的第一输出端，第四反相器inv4的输出端作为第二信号转换单元1034的第二输出端。

第二驱动信号产生单元1035，可包括：第三PMOS管PM3、第四PMOS管PM4、第四NMOS管NM4、第二电阻R2、第二二极管D2及第二偏置电流源IB2。

其中，第四PMOS管PM4的栅极作为第二驱动信号产生单元1035的第二输入端，第三PMOS管PM3的栅极作为第二驱动信号产生单元1035的第三输入端。

第三PMOS管PM3的源极通过第二偏置电流源IB2与浮动电源HB连接。

第四PMOS管PM4的源极与浮动电源HB连接，第四PMOS管PM4的漏极与第二电阻R2的第一端连接，第二电阻R2的第二端与第三PMOS管PM3的漏极、第四NMOS管NM4的漏极及第二二极管D2的负极连接，并作为第二驱动信号产生单元1035的输出端。

第四NMOS管NM4的源极与第二二极管D2的正极连接，并与浮动参考地SW连接。

可以理解的是，上述实施例中，第二浮动栅极电压驱动模块103的输出端同时也是第二浮动栅极电压驱动模块103的反馈输出端。第二浮动栅极电压驱动模块103的输出端输出的第二驱动信号HO_L用于驱动下拉驱动管1052的快速导通或断开，并维持对应状态。

当第二控制信号传输进第二浮动栅极电压驱动模块103后，第四反相器inv4将其反相后驱动第四NMOS管NM4的导通或断开。

第三反相器inv3将第二控制信号反相后分别驱动第二电平转换单元1032及第二脉冲宽度调整单元1031。由第二电平转换单元1032将反相后的第二控制信号从工作电压转换到浮动电源HB，驱动第三PMOS管PM3的导通及断开。反相后的第二控制信号通过第二脉冲宽度调整单元1031后，产生一个预设脉冲宽度的方波输入至第三电平转换单元1033，由第三电平转换单元1033将该预设脉冲宽度的方波从工作电压转换到浮动电源HB以驱动第四PMOS管PM4的导通或断开。

以下拉驱动管1052为第一NMOS管NM1为例，当第三PMOS管PM3导通时，第四NMOS管NM4断开，第一NMOS管NM1的栅极通过第二偏置电流源IB2缓慢进行充电。当第三PMOS管PM1开启的同时，第四PMOS管PM4的栅极也会接收到预设脉冲宽度的方波，使得第四PMOS管PM4导通。第四PMOS管PM4导通时，浮动电源HB、第二电阻R2及第二二极管D2会形成通路，从而对第一NMOS管NM1的栅极进行快速充电，充电完成后，第四PMOS管PM4断开以减小功耗。

第二二极管D2连接在第一NMOS管NM1的栅极与源极之间，形成钳位作用，以防止第一NMOS管NM1的栅源电压超过额定工作电压。

第二电阻R2作为限流电阻，当第四PMOS管PM4导通时，会形成浮动电源HB经第二电阻R2、第二二极管D2到浮动参考地SW的导电通路，第二电阻R2可达到限流作用，从而防止第二二极管D2过流烧毁。

参见图4，在一些实施例中，第一脉冲宽度调整单元1022和/或第二脉冲宽度调整单元1031均可为脉冲宽度调整电路。

脉冲宽度调整电路可包括：第一或门or1、第五NMOS管NM5、第五PMOS管PM5、第三电阻R3及电容C。

第五NMOS管NM5的栅极与第五PMOS管PM5的栅极及第一或门or1的第一输入端连接，并作为脉冲宽度调整电路的输入端。

第五NMOS管NM5的源极接地，第五NMOS管NM5的漏极与第五PMOS管PM5的漏极及第三电阻R3的第一端连接，第五PMOS管PM5的源极与预设工作电压VCC连接。

第三电阻R3的第二端与电容C的第一端及第一或门or1的第二输入端连接，电容C的第二端接地。

第一或门or1的输出端作为脉冲宽度调整电路的输出端。

可以理解的是，根据上述脉冲宽度调整电路，可将输入方波信号转换为预设的脉冲宽度(如260ns)的方波信号。从而实现上拉驱动管1051和下拉驱动管1052的快速导通，在上拉驱动管1051和下拉驱动管1052导通完毕(即进入稳定状态)后，断开第二NMOS管NM2或第四PMOS管PM4，从而降低整个驱动电路10的静态功耗，实现低功耗设计。

参见图4，在一些实施例中，第一电平转换单元1021和/或第二电平转换单元1032和/或第三电平转换单元1033均可为结构相同的电平转换电路。

电平转换电路可包括：第五反相器inv5、第六PMOS管PM6、第七PMOS管PM7、第六NMOS管NM6、第七NMOS管NM7、第四电阻R4、第五电阻R5、第三二极管D3及第四二极管D4。

其中，第五反相器inv5的输入端与第七NMOS管NM7的栅极连接，并作为电平转换电路的输入端。

第五反相器inv5的输出端与第六NMOS管NM6的栅极连接，第六NMOS管NM6的源极与第七NMOS管NM7的源极连接，并连接浮动参考地SW。

第六NMOS管NM6的漏极与第四电阻R4的第一端、第三二极管D3的正极及第七PMOS管PM7的栅极连接。

第七NMOS管NM7的漏极与第五电阻R5的第一端、第四二极管D4的正极及第六PMOS管PM6的栅极连接。

第四电阻R4的第二端与第六PMOS管PM6的漏极连接，第六PMOS管PM6的源极与第三二极管D3的负极、第四二极管D4的负极及第七PMOS管PM7的源极连接，并连接浮动电源HB。

第五电阻R5的第二端与第七PMOS管PM7的漏极连接，并作为电平转换电路的输出端。

可以理解的是，上述电平转换电路可将输入的低压电平信号(工作电压对应的电压)转换为高压电平信号(浮动电源HB对应的电压)，实现电平转换的目的。同时，由于采用浮动电源HB与浮动参考地SW，使得各MOS管的栅源电压不会超过其自身的额定工作电压。

参见图2，在一些实施例中，反馈模块104可包括：第六反相器inv6。

第六反相器inv6的输入端作为反馈模块104的输入端，第六反相器inv6的输出端作为反馈模块104的输出端。

可以理解的是，由于第六反相器inv6的输入端接入的是第二驱动信号HO_L，因此当第一NMOS管NM1的栅极为高电平时，则第一与非门nand1将被锁死，驱动控制信号HO_CTRL无法通过第一与非门nand1传输。

根据上述实施例可见，第一浮动栅极电压驱动模块102的反馈及反馈模块104可确保第一PMOS管PM1导通之前，第一NMOS管NM1已断开；或，第一PMOS管PM1断开后，第一NMOS管NM1才导通。其主要原因在于，第一PMOS管PM1与第一NMOS管NM1在导通与断开的切换过程之间具有一个同时断开的时间，即预设的死区时间，从而防止上拉驱动管1051与下拉驱动管1052发生穿通效应而烧毁。

图6示出了本申请实施例的第二方面提供的高压降压变换电路的电路示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下：

本实施例中的高压降压变换电路1，包括如上述的驱动电路10。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。实施例中的各功能单元、模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。另外，各功能单元、模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述系统中单元、模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。

以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (10)

1.一种驱动电路，其特征在于，包括：功率级驱动电路、控制信号输入模块、第一浮动栅极电压驱动模块、第二浮动栅极电压驱动模块及反馈模块；

所述功率级驱动电路包括上拉驱动管和下拉驱动管，所述上拉驱动管的第一端与浮动电源连接，所述上拉驱动管的第二端与所述下拉驱动管的第一端连接，并作为所述驱动电路的输出端，所述下拉驱动管的第二端与浮动参考地连接；

所述控制信号输入模块，用于根据输入的驱动控制信号、所述第一浮动栅极电压驱动模块的反馈及所述反馈模块的反馈，分别向所述第一浮动栅极电压驱动模块输出第一控制信号及向所述第二浮动栅极电压驱动模块输出第二控制信号；

所述第一浮动栅极电压驱动模块，用于根据所述第一控制信号驱动所述上拉驱动管，并向所述控制信号输入模块提供反馈，同时对所述上拉驱动管的栅源电压差进行钳位；

所述第二浮动栅极电压驱动模块，用于根据所述第二控制信号驱动所述下拉驱动管，并通过所述反馈模块向所述控制信号输入模块提供反馈，同时对所述下拉驱动管的栅源电压差进行钳位；

所述上拉驱动管与所述下拉驱动管分别受所述第一浮动栅极电压驱动模块及所述第二浮动栅极电压驱动模块的控制而交替导通，在所述上拉驱动管与所述下拉驱动管导通或断开过程中具有一个预设的死区时间。

2.如权利要求1所述的驱动电路，其特征在于，所述上拉驱动管，包括：第一正沟道金属氧化物半导体；

所述第一正沟道金属氧化物半导体的源极作为所述上拉驱动管的第一端，所述第一正沟道金属氧化物半导体的漏极作为所述上拉驱动管的第二端，所述第一正沟道金属氧化物半导体的栅极作为所述上拉驱动管的控制端；

所述下拉驱动管，包括：第一负沟道金属氧化物半导体；

所述第一负沟道金属氧化物半导体的源极作为所述下拉驱动管的第二端，所述第一负沟道金属氧化物半导体的漏极作为所述下拉驱动管的第一端，所述第一负沟道金属氧化物半导体的栅极作为所述下拉驱动管的控制端。

3.如权利要求1所述的驱动电路，其特征在于，所述控制信号输入模块，包括：第一与非门及第一或非门；

所述第一与非门的第一输入端与所述第一或非门的第一输入端连接，并作为所述控制信号输入模块的输入端；

所述第一与非门的第二输入端作为所述控制信号输入模块的第二反馈输入端，用于连接所述反馈模块的输出端；

所述第一与非门的输出端作为所述控制信号输入模块的第一输出端，用于连接所述第一浮动栅极电压驱动模块的输入端；

所述第一或非门的第二输入端作为所述控制信号输入模块的第一反馈输入端，用于接入所述第一浮动栅极电压驱动模块的反馈；

所述第一或非门的输出端作为所述控制信号输入模块的第二输出端，用于连接所述第二浮动栅极电压驱动模块的输入端。

4.如权利要求1所述的驱动电路，其特征在于，所述第一浮动栅极电压驱动模块，包括：第一信号转换单元、第一电平转换单元、第一脉冲宽度调整单元及第一驱动信号产生单元；

所述第一信号转换单元的输入端作为所述第一浮动栅极电压驱动模块的输入端；

所述第一信号转换单元的第一输出端与所述第一电平转换单元的输入端连接，所述第一电平转换单元的输出端与所述第一驱动信号产生单元的第一输入端连接；

所述第一信号转换单元的第二输出端与所述第一脉冲宽度调整单元的输入端及所述第一驱动信号产生单元的第三输入端连接，并作为所述第一浮动栅极电压驱动模块的反馈输出端，用于向所述控制信号输入模块输出所述第一浮动栅极电压驱动模块的反馈；

所述第一脉冲宽度调整单元的输出端与所述第一驱动信号产生单元的第二输入端连接，所述第一驱动信号产生单元的输出端作为所述第一浮动栅极电压驱动模块的输出端。

5.如权利要求4所述的驱动电路，其特征在于，所述第一信号转换单元，包括：第一反相器及第二反相器；所述第一反相器的输入端与所述第二反相器的输入端连接，并作为所述第一信号转换单元的输入端；

所述第一反相器的输出端作为所述第一信号转换单元的第一输出端；

所述第二反相器的输出端作为所述第一信号转换单元的第二输出端；

所述第一驱动信号产生单元，包括：第二正沟道金属氧化物半导体、第二负沟道金属氧化物半导体、第三负沟道金属氧化物半导体、第一电阻、第一二极管及第一偏置电流源；

所述第二正沟道金属氧化物半导体的栅极作为所述第一驱动信号产生单元的第一输入端，所述第二正沟道金属氧化物半导体的源极与所述第一二极管的负极连接，并连接所述浮动电源；

所述第二正沟道金属氧化物半导体的漏极与所述第一二极管的正极、所述第一电阻的第一端及所述第三负沟道金属氧化物半导体的漏极连接，并作为所述第一驱动信号产生单元的输出端；

所述第三负沟道金属氧化物半导体的栅极作为所述第一驱动信号产生单元的第三输入端；

所述第二负沟道金属氧化物半导体的栅极作为所述第一驱动信号产生单元的第二输入端，所述第二负沟道金属氧化物半导体的源极接地，所述第二负沟道金属氧化物半导体的漏极与所述第一电阻的第二端连接；

所述第三负沟道金属氧化物半导体的源极通过所述第一偏置电流源与地线连接。

6.如权利要求4所述的驱动电路，其特征在于，所述第二浮动栅极电压驱动模块，包括：第二信号转换单元、第二脉冲宽度调整单元、第二电平转换单元、第三电平转换单元、第二驱动信号产生单元；

所述第二信号转换单元的输入端作为所述第二浮动栅极电压驱动模块的输入端，所述第二信号转换单元的第一输出端与所述第二电平转换单元的输入端及所述第二脉冲宽度调整单元的输入端连接，所述第二信号转换单元的第二输出端与所述第二驱动信号产生单元的第一输入端连接；

所述第二脉冲宽度调整单元的输出端与所述第三电平转换单元的输入端连接，所述第三电平转换单元的输出端与所述第二驱动信号产生单元的第二输入端连接，所述第二电平转换单元的输出端与所述第二驱动信号产生单元的第三输入端连接；

所述第二驱动信号产生单元的输出端作为所述第二浮动栅极电压驱动模块的输出端，用于连接所述下拉驱动管及通过所述反馈模块向所述控制信号输入模块提供反馈。

7.如权利要求6所述的驱动电路，其特征在于，所述第二信号转换单元，包括：第三反相器及第四反相器；

所述第三反相器的输入端与所述第四反相器的输入端连接，并作为所述第二信号转换单元的输入端；

所述第三反相器的输出端作为所述第二信号转换单元的第一输出端，所述第四反相器的输出端作为所述第二信号转换单元的第二输出端；

所述第二驱动信号产生单元，包括：第三正沟道金属氧化物半导体、第四正沟道金属氧化物半导体、第四负沟道金属氧化物半导体、第二电阻、第二二极管及第二偏置电流源；

所述第四负沟道金属氧化物半导体的栅极作为所述第二驱动信号产生单元的第一输入端，所述第四正沟道金属氧化物半导体的栅极作为所述第二驱动信号产生单元的第二输入端，所述第三正沟道金属氧化物半导体的栅极作为所述第二驱动信号产生单元的第三输入端；

所述第三正沟道金属氧化物半导体的源极通过所述第二偏置电流源与所述浮动电源连接；

所述第四正沟道金属氧化物半导体的源极与所述浮动电源连接，所述第四正沟道金属氧化物半导体的漏极与所述第二电阻的第一端连接，所述第二电阻的第二端与所述第三正沟道金属氧化物半导体的漏极、所述第四负沟道金属氧化物半导体的漏极及所述第二二极管的负极连接，并作为所述第二驱动信号产生单元的输出端；

所述第四负沟道金属氧化物半导体的源极与所述第二二极管的正极连接，并与所述浮动参考地连接。

8.如权利要求6-7任一项所述的驱动电路，其特征在于，所述第一脉冲宽度调整单元和/或所述第二脉冲宽度调整单元为脉冲宽度调整电路；

所述脉冲宽度调整电路，包括：第一或门、第五负沟道金属氧化物半导体、第五正沟道金属氧化物半导体、第三电阻及电容；

所述第五负沟道金属氧化物半导体的栅极与所述第五正沟道金属氧化物半导体的栅极及所述第一或门的第一输入端连接，并作为所述脉冲宽度调整电路的输入端；

所述第五负沟道金属氧化物半导体的源极接地，所述第五负沟道金属氧化物半导体的漏极与所述第五正沟道金属氧化物半导体的漏极及所述第三电阻的第一端连接，所述第五正沟道金属氧化物半导体的源极与预设工作电压连接；

所述第三电阻的第二端与所述电容的第一端及所述第一或门的第二输入端连接，所述电容的第二端接地；

所述第一或门的输出端作为所述脉冲宽度调整电路的输出端；

所述第一电平转换单元和/或所述第二电平转换单元和/或所述第三电平转换单元为电平转换电路，所述电平转换电路，包括：第五反相器、第六正沟道金属氧化物半导体、第七正沟道金属氧化物半导体、第六负沟道金属氧化物半导体、第七负沟道金属氧化物半导体、第四电阻、第五电阻、第三二极管及第四二极管；

所述第五反相器的输入端与所述第七负沟道金属氧化物半导体的栅极连接，并作为所述电平转换电路的输入端；

所述第五反相器的输出端与所述第六负沟道金属氧化物半导体的栅极连接，所述第六负沟道金属氧化物半导体的源极与所述第七负沟道金属氧化物半导体的源极连接，并连接所述浮动参考地；

所述第六负沟道金属氧化物半导体的漏极与所述第四电阻的第一端、所述第三二极管的正极及所述第七正沟道金属氧化物半导体的栅极连接；

所述第七负沟道金属氧化物半导体的漏极与所述第五电阻的第一端、所述第四二极管的正极及所述第六正沟道金属氧化物半导体的栅极连接；

所述第四电阻的第二端与所述第六正沟道金属氧化物半导体的漏极连接，所述第六正沟道金属氧化物半导体的源极与所述第三二极管的负极、第四二极管的负极及所述第七正沟道金属氧化物半导体的源极连接，并连接所述浮动电源；

所述第五电阻的第二端与所述第七正沟道金属氧化物半导体的漏极连接，并作为所述电平转换电路的输出端。

9.如权利要求1-7任一项所述的驱动电路，其特征在于，所述反馈模块，包括：第六反相器；

所述第六反相器的输入端作为所述反馈模块的输入端，所述第六反相器的输出端作为所述反馈模块的输出端。

10.一种高压降压变换电路，其特征在于，包括如权利要求1-9任一项所述的驱动电路。