CN111049505A - 比较器 - Google Patents

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Abstract

本发明涉及一种比较器，该比较器包括：第一选择器，用于基于第一邻近信道的过去时间处的数据的第一确定值而选择第一参考电压和第一校正参考电压的一个；第一比较器，用于将从第一参考电压和第一校正参考电压中选择的电压和第二参考电压之间的差值与目标信道当前时间处的输入电压进行比较；以及第一输出单元，用于基于第一比较器的比较结果而确定目标信道当前时间处的输出电压。

Description

比较器
相关申请的交叉引用
本申请要求2018年10月11日提交至韩国知识产权局的第10-2018-0121379号韩国专利申请的优先权和权益，该申请的全部公开通过引用合并于此。
技术领域
本公开的一些示例实施例的方面通常涉及一种比较器和包括该比较器的接收器。
背景技术
在其中发射器和接收器通过单个信道相互连接的发射/接收系统中引起信号的劣化的主要噪声是符号间接口(ISI)。
除了ISI之外，在其中发射器和接收器通过多个信道相互连接的高速并行链路系统中进一步出现串扰。串扰包括在其中通过受害者信道接收的信号的相位被改变的抖动、在其中信号幅度被改变的毛刺和类似物。
背景技术部分中的以上信息仅是为了增强技术的背景的理解，并且因此以上信息不应解释为承认现有技术的存在或关联。
发明内容
一些示例实施例的方面可以包括一种能够最小化或减小由邻近信道引起串扰的影响的比较器以及包括该比较器的接收器。
根据本公开的一些示例实施例，一种比较器包括：第一选择器，被配置为基于第一邻近信道的过去时间处的数据的第一确定值而选择第一参考电压和第一校正参考电压中的一个；第一比较器，被配置为将从第一参考电压和第一校正参考电压中选择的电压和第二参考电压之间的差值与目标信号的当前时间处的输入电压进行比较；以及第一输出单元，被配置为基于第一比较器的比较结果而确定目标信道的当前时间处的输出电压。
根据一些示例实施例，输入电压可以是差分信号并且包括第一输入电压和第二输入电压。第一比较器可以将第一输入电压和第二输入电压之间的差值与从第一参考电压和第一校正参考电压中选择的电压和第二参考电压之间的差值进行比较。
根据一些示例实施例，比较器可以进一步包括：第二选择器，被配置为基于第一确定值而选择第二参考电压和第二校正参考电压中的一个；第二比较器，被配置为将从第二参考电压和第二校正参考电压中选择的电压和第一参考电压之间的差值与输入电压进行比较；以及第二输出单元，被配置为基于第二比较器的比较结果而确定目标信道的当前时间处的输出电压。
根据一些示例实施例，第一校正参考电压可以具有在第一参考电压和第二参考电压之间的值，并且第二校正参考电压可以具有在第一参考电压和第二参考电压之间的值。第一校正参考电压可以大于第二校正参考电压。
根据一些示例实施例，第一选择器可以包括：第一反相器，将第一确定值反相；第一晶体管，具有被施加有时钟信号的栅电极，以及连接至第一电源的一个电极；第二晶体管，具有连接至第一反相器的输出端的栅电极，以及连接至第一晶体管的另一电极的一个电极；第三晶体管，具有被施加有第一校正参考电压的栅电极，连接至第二晶体管的另一电极的一个电极，以及连接至第一节点的另一电极；以及第四晶体管，具有被施加有第二参考电压的栅电极，连接至第二晶体管的另一电极的一个电极，以及连接至第二节点的另一电极。
根据一些示例实施例，第一选择器可以进一步包括：第五晶体管，具有被施加有时钟信号的栅电极，以及连接至第一电源的一个电极；第六晶体管，具有被施加有第一确定值的栅电极，以及连接至第五晶体管的另一电极的一个电极；第七晶体管，具有被施加有第一参考电压的栅电极，连接至第六晶体管的另一电极的一个电极，以及连接至第一节点的另一电极；以及第八晶体管，具有被施加有第二参考电压的栅电极，连接至第六晶体管的另一电极的一个电极，以及连接至第二节点的另一电极。
根据一些示例实施例，第一比较器可以包括：第九晶体管，具有被施加有时钟信号的栅电极，以及连接至第一电源的一个电极；第十晶体管，具有被施加有导通电平电压的栅电极，以及连接至第九晶体管的另一电极的一个电极；第十一晶体管，具有被施加有第一输入电压的栅电极，连接至第十晶体管的另一电极的一个电极，以及连接至第二节点的另一电极；以及第十二晶体管，具有被施加有第二输入电压的栅电极，连接至第十晶体管的另一电极的一个电极，以及连接至第一节点的另一电极。
根据一些示例实施例，第一比较器可以进一步包括：第十三晶体管，具有被施加有时钟信号的栅电极，连接至第二节点的一个电极，以及连接至第二电源的另一电极；第十四晶体管，具有被施加有时钟信号的栅电极，连接至第一节点的一个电极，以及连接至第二电源的另一电极；第十五晶体管，具有连接至第二节点的栅电极，连接至第一电源的一个电极，以及连接至第一输出端子的另一电极；以及第十六晶体管，具有连接至第一节点的栅电极，连接至第一电源的一个电极，以及连接至第二输出端子的另一电极。
根据一些示例实施例，第一输出单元可以包括：第二反相器，具有连接至第一输出端子的输入端，以及连接至第二输出端子的输出端；第三反相器，具有连接至第二输出端子的输入端，以及连接至第一输出端子的输出端；以及第十七晶体管，具有时钟信号的反相信号施加至其的栅电极，连接至第二反相器的电源端子和第三反相器的电源端子的一个电极，以及连接至第二电源的另一电极。
根据一些示例实施例，第二选择器可以包括：第四反相器，将第一确定值反相；第十八晶体管，具有被施加有时钟信号的栅电极，以及连接至第一电源的一个电极；第十九晶体管，具有连接至第四反相器的输出端的栅电极，以及连接至第十八晶体管的另一电极的一个电极；第二十晶体管，具有被施加有第一参考电压的栅电极，连接至第十九晶体管的另一电极的一个电极，以及连接至第三节点的另一电极；以及第二十一晶体管，具有被施加有第二参考电压的栅电极，连接至第十九晶体管的另一电极的一个电极，以及连接至第四节点的另一电极。
根据一些示例实施例，第二选择器可以进一步包括：第二十二晶体管，具有被施加有时钟信号的栅电极，以及连接至第一电源的一个电极；第二十三晶体管，具有被施加有第一确定值的栅电极，以及连接至第二十二晶体管的另一电极的一个电极；第二十四晶体管，具有被施加有第一参考电压的栅电极，连接至第二十三晶体管的另一电极的一个电极，以及连接至第三节点的另一电极；以及第二十五晶体管，具有被施加有第二校正参考电压的栅电极，连接至第二十三晶体管的另一电极的一个电极，以及连接至第四节点的另一电极。
根据一些示例实施例，第二比较器可以包括：第二十六晶体管，具有被施加有时钟信号的栅电极，以及连接至第一电源的一个电极；第二十七晶体管，具有被施加有导通电平电压的栅电极，以及连接至第二十六晶体管的另一电极的一个电极；第二十八晶体管，具有被施加有第二输入电压的栅电极，连接至第二十七晶体管的另一电极的一个电极，以及连接至第四节点的另一电极；以及第二十九晶体管，具有被施加有第一输入电压的栅电极，连接至第二十七晶体管的另一电极的一个电极，以及连接至第三节点的另一电极。
根据一些示例实施例，第二比较器可以进一步包括：第三十晶体管，具有被施加有时钟信号的栅电极，连接至第四节点的一个电极，以及连接至第二电源的另一电极；第三十一晶体管，具有被施加有时钟信号的栅电极，连接至第三节点的一个电极，以及连接至第二电源的另一电极；第三十二晶体管，具有连接至第四节点的栅电极，连接至第一电源的一个电极，以及连接至第三输出端子的另一电极；以及第三十三晶体管，具有连接至第三节点的栅电极，连接至第一电源的一个电极，以及连接至第四输出端子的另一电极。
根据一些示例实施例，第二输出单元可以包括：第五反相器，具有连接至第三输出端子的输入端，以及连接至第四输出端子的输出端；第六反相器，具有连接至第四输出端子的输入端，以及连接至第三输出端子的输出端；以及第三十四晶体管，具有被施加有时钟信号的反相信号的栅电极，连接至第五反相器的电源端子和第六反相器的电源端子的一个电极，以及连接至第二电源的另一电极。
根据本公开的一些示例实施例，一种比较器包括：第一选择器，被配置为基于第一邻近信道的过去时间处的数据的第一确定值和第二邻近信道的过去时间处的数据的第二确定值而选择第一参考电压和第一校正参考电压中的一个；第一比较器，被配置为将从第一参考电压和第一校正参考电压中选择的电压和第二参考电压之间的差值与在目标信道的当前时间处的输入电压进行比较；以及第一输出单元，被配置为基于第一比较器的比较结果而确定目标信道的当前时间处的输出电压。
根据一些示例实施例，比较器可以进一步包括：第二选择器，被配置为基于第一确定值和第二确定值而选择第二参考电压和第二校正参考电压的一个；第二比较器，被配置为将从第二参考电压和第二校正参考电压中选择的电压和第一参考电压之间的差值与输入电压进行比较；以及第二输出单元，被配置为基于第二比较器的比较结果而确定目标信道的当前时间处的输出电压。
根据一些示例实施例，第一选择器可以包括：第一NOR门，接收第一确定值和第二确定值；第一晶体管，具有被施加有时钟信号的栅电极，以及连接至第一电源的一个电极；第二晶体管，具有被施加有第一NOR门的输出值的栅电极，以及连接至第一晶体管的另一电极的一个电极；第三晶体管，具有被施加有第一校正参考电压的栅电极，连接至第二晶体管的另一电极的一个电极，以及连接至第一节点的另一电极；第四晶体管，具有被施加有第二参考电压的栅电极，连接至第二晶体管的另一电极的一个电极，以及连接至第二节点的另一电极；第一反相器，将第一NOR门的输出值反相；第五晶体管，具有被施加有时钟信号的栅电极，以及连接至第一电源的一个电极；第六晶体管，具有连接至第一反相器的输出端的栅电极，和连接至第五晶体管的另一电极的一个电极；第七晶体管，具有被施加有第一参考电压的栅电极，连接至第六晶体管的另一电极的一个电极，以及连接至第一节点的另一电极；以及第八晶体管，具有被施加有第二参考电压的栅电极，连接至第六晶体管的另一电极的一个电极，以及连接至第二节点的另一电极。
根据一些示例实施例，第二选择器可以包括：第一与非(NAND)门，接收第一确定值和第二确定值；第十八晶体管，具有被施加有时钟信号的栅电极，以及连接至第一电源的一个电极；第十九晶体管，具有被施加有第一NAND门的输出电压的栅电极，以及连接至第十八晶体管的另一电极的一个电极；第二十晶体管，具有被施加有第一参考电压的栅电极，连接至第十九晶体管的另一电极的一个电极，以及连接至第三节点的另一电极；第二十一晶体管，具有被施加有第二参考电压的栅电极，连接至第十九晶体管的另一电极的一个电极，以及连接至第四节点的另一电极；第四反相器，将第一NAND门的输出值反相；第二十二晶体管，具有被施加有时钟信号的栅电极，以及连接至第一电源的一个电极；第二十三晶体管，具有连接至第四反相器的输出端的栅电极，以及连接至第二十二晶体管的另一电极的一个电极；第二十四晶体管，具有被施加有第一参考电压的栅电极，连接至第二十三晶体管的另一电极的一个电极，以及连接至第三节点的另一电极；以及第二十五晶体管，具有被施加有第二校正参考电压的栅电极，连接至第二十三晶体管的另一电极的一个电极，以及连接至第四节点的另一电极。
根据本公开的一些示例实施例，一种接收器包括：第一比较器，被配置为基于至少一个邻近信道的过去时间处的数据的确定值而选择第一参考电压和第一校正参考电压的一个，并且将所选择电压和第二参考电压之间的差值与在目标信道的当前时间处的输入电压进行比较；第二比较器，被配置为基于至少一个邻近信道的过去时间处的数据的确定值而选择第二参考电压和第二校正参考值的一个，并且将所选择电压和第一参考电压之间的差值与输入电压进行比较；以及多路复用器，被配置为基于目标信道的过去时间处的数据的确定值而将第一比较器的输出值和第二比较器的输出值中的一个输出为目标信道的当前时间处的数据的确定值。
根据一些示例实施例，第一校正参考电压可以具有在第一参考电压和第二参考电压之间的值，并且第二校正参考电压可以具有在第一参考电压和第二参考电压之间的值。第一校正参考电压可以大于第二校正参考电压。
附图说明
现在将在下文中参考附图更充分地描述一些示例实施例的方面；然而，一些示例实施例的方面可以以不同形式体现并且不应解释为限定于本文阐述的实施例。相反，提供这些实施例以使本公开将是更详尽和更完整的，并且将向本领域技术人员更充分地传达示例实施例的范围。
在附图中，为了图示的清楚，大小可以被夸大。应该理解，当元件被称作在两个元件“之间”时，该元件可以是该两个元件之间的唯一元件，或者也可以存在一个或多个介于中间的元件。遍及全文相同的附图标记指代相同的元件。
图1是图示了根据本公开的一些示例实施例的接收器和包括该接收器的收发器的图。
图2是图示了关于传输信号的接收信号的图。
图3是图示了关于另一传输信号的接收信号的图。
图4是图示了由邻近接收信号引起的串扰诱发的毛刺的示例的图。
图5是图示了由邻近接收信号引起的串扰诱发的毛刺的另一示例的图。
图6是图示了根据本公开的一些示例实施例的接收单元的图。
图7是图示了根据本公开的一些示例实施例的接收单元的驱动方法的图。
图8是图示了根据本公开的一些示例实施例的第一比较器的图。
图9是图示了根据本公开的一些示例实施例的第二比较器的图。
图10是图示了根据本公开的一些示例实施例的接收单元的图。
图11是图示了根据本公开的一些示例实施例的接收单元的驱动方法的图。
图12是图示了根据本公开的一些示例实施例的第一比较器的图。
图13是图示了根据本公开的一些示例实施例的第二比较器的图。
具体实施方式
在下文中，参考附图更详细地描述一些示例实施例的方面，以使本领域技术人员可以容易地实践本公开。本公开可以以各种不同的形式实施，并且不限定于本说明书中描述的示例实施例。
可以省略与理解示例实施例不相关的一些部件的描述，以更清楚地描述本公开，并且遍及本说明书由相同的附图标记标出相同或相似的构成元件。因此，可以在不同的附图中使用相同的附图标记，以识别相同或相似元件。
此外，为了更好的理解和便于说明，任意地示出了附图中所示的每个部件的尺寸和厚度，但是本公开不限于此。为了清楚表达，数个部分和区域的厚度被夸大。
图1是图示了根据本公开的一些示例实施例的接收器和包括该接收器的收发器的图。
参照图1，根据本公开的一些示例实施例的收发器TCS包括发射器DV1和接收器DV2。
发射器DV1包括连接至对应信道CH1、CH2、CH3、…、CHn的发射单元TX1、TX2、TX3、…和TXn。
接收器DV2包括连接至对应信道CH1、CH2、CH3、…、CHn的接收单元RX1、RX2、RX3、…和RXn。
例如，收发器TCS可以是存储器系统。信道CH1至CHn可以构成存储器总线，并且发射器DV1和接收器DV2可以是在控制器或存储器侧的发射器和接收器。存储器可以是诸如液晶显示器(LCD)或有机发光显示器(OLED)的显示装置的帧存储器。帧存储器可以被用作显示装置中的帧缓冲器，并且存储关于特定帧的像素数据。
然而，该实施例的接收器DV2并不一定应用于存储器系统，并且可以应用于任何领域，只要接收器DV2是通过多个信道连接至发射器的并行链路系统。
图2是图示了关于发射信号的接收信号的图。图3是图示了关于另一发射信号的接收信号的图。
在图2和图3中，假设其中不存在串扰的理想情况。在图2和图3中，邻近采样时间之间的间隔是单位间隔(1UI)。
在图2和图3中，接收信号的可变电平可以是不小于最低电平LL并且不大于最高电平HL的一个电平。中间电平IL具有在最低电平LL和最高电平HL之间的值。
参照图2，图示了当发射器DV1通过信道发射其二进制电平为0、1、0的发射信号时接收器DV2的穿过一任意信道的示例接收信号fr_a。假设在其中发射信号的其他数据(图2中未示出)具有二进制电平0的情况。
当信道被设计为低通滤波器时，可以获得图2中示出的接收信号fr_a的形状。因此，根据一些示例实施例，连接发射器DV1和接收器DV2的多个信道CH1至CHn中的每一个可以被设计为低通滤波器。
遵循图2中示出的响应形状的接收信号可以称作双二进制信号。除了当信道被设计为低通滤波器时之外，即使当发射器DV1包括用于双二进制信令的编码器时，也可以得到图2中示出的响应形状。
存在各种双二进制信令方法。然而，通常，在图2的接收信号fr_a的情况中，采样时间sp1_a的光标变为前光标，采样时间sp2_a的光标变为主光标，采样时间sp3_a的光标变为第一后光标，且采样时间sp4_a的光标变为第二后光标。可以使用各种已知方法使得主光标的电平(幅度)等于第一后光标的电平(幅度)，以便适当地应用双二进制信令。
参照图3，图示了当发射器DV1通过信道发射其二进制电平为0、1、1、0的发射信号时接收器DV2的穿过一任意信道的示例接收信号spr_b。假设在其中发射信号的其他数据(图3中未示出)具有二进制电平0的情况。
在图3中，接收信号spr_b可以是与第一二进制电平1对应的响应信号fr_b和与第二二进制电平1对应的响应信号sr_b的重叠信号。通常，在响应信号fr_b的情况中，采样时间sp1_b的光标变为前光标，采样时间sp2_b的光标变为主光标，采样时间sp3_b的光标变为第一后光标，并且采样时间sp4_b的光标变为第二后光标。通常，在响应信号sr_b的情况中，采样时间sp2_b的光标变为前光标，采样时间sp3_b的光标变为主光标，采样时间sp4_b的光标变为第一后光标，并且采样时间sp5_b的光标变为第二后光标。
下文中，将参照图2和图3描述用于双二进制信号的解码方法。
当对双二进制信号执行解码时可以利用1UI之前的数据的确定值。当1UI之前的数据的确定值是1时，在确定当前数据时可以使用第一参考电压VH。此外，当1UI之前的数据的确定值是0时，在确定当前数据时可以使用第二参考电压VL。第一参考电压VH可以具有在接收信号的可变电平中的最高电平HL和中间电平IL的中间值。第二参考电压VL可以具有在接收信号的可变电平中的最低电平LL和中间电平IL的中间值。
在示例中，参照图2，因为在采样时间sp2_a处的1UI之前的数据的确定值是0，所以可以基于第二参考电压VL确定当前数据的二进制电平。在采样时间sp2_a处被采样的接收信号的电平是高于第二参考电压VL的中间电平IL。因此，当前数据的二进制电平可以被确定为1。
接着，参照图2，因为在采样时间sp3_a处的1UI之前的数据的确定值为1，所以可以基于第一参考电压VH确定当前数据的二进制电平。在采样时间sp3_a处被采样的接收信号的电平是低于第一参考电压VH的中间电平IL。因此，当前数据的二进制电平可以被确定为0。
在另一示例中，参照图3，因为在采样时间sp2_b处的1UI之前的数据的确定值为0，所以可以基于第二参考电压VL确定当前数据的二进制电平。在采样时间sp2_b处被采样的接收信号的电平是高于第二参考电压VL的中间电平IL。因此，当前数据的二进制电平可以被确定为1。
接着，参照图3，因为在采样时间sp3_b处的1UI之前的数据的确定值为1，所以可以基于第一参考电压VH确定当前数据的二进制电平。在采样时间sp3_b处被采样的接收信号的电平是高于第一参考电压VH的最高电平HL。因此，当前数据的二进制电平可以被确定为1。
随后，参照图3，因为在采样时间sp4_b处的1UI之前的数据的确定值为1，所以可以基于第一参考电压VH确定当前数据的二进制电平。在采样时间sp4_b处被采样的接收信号的电平是低于第一参考电压VH的中间电平IL。因此，当前数据的二进制电平可以确定为0。
图4是图示了由邻近接收信号引起的串扰诱发的毛刺的示例的图。图5是图示了由邻近接收信号引起的串扰诱发的毛刺的另一示例。
当描述串扰诱发的毛刺时，目标信道被称作受害者信道，并且对受害者信道有不良影响的邻近信道被称作攻击者信道。在该说明书中，作为目标信道的受害者信道假设为信道CH2，并且攻击者信道假设为信道CH1。然而，在图10至图13中，攻击者信道可以包括多个信道CH1和CH3。
同时，信道CH2中诱发的串扰诱发的毛刺可以对信道CH1有不良影响，并且不良影响可以返回至信道CH2。该影响是相对微不足道的，并且说明是过于复杂的。因此，将省略该影响的说明。
参照图4，示出了其中上升转变出现在攻击者信道CH1中的情形。假设其中发射单元TX2通过受害者信道CH2连续地发射与二进制电平1对应的信号的情况。
如以上所描述的，为了接收单元RX2将在采样时间sp1_c至sp5_c中的每一个采样时间处的二进制电平确定为1，理想的是接收信号在采样时间sp1_c至sp5_c中的每一个采样时间处具有第一参考电压VH的电平或更高的电平。
然而，当上升转变出现在攻击者信道CH1中时，由两个信道CH1和CH2之间的互感引起电磁干扰EMIa，并且因此，电压下降出现在受害者信道CH2中。电压下降可以被称作串扰诱发的毛刺。
因此，接收单元RX2可以在电磁干扰EMIa出现的采样时间sp3_c处采样具有低于第一参考电压VH的电平的接收信号。在采样时间sp3_c处的接收信号的二进制电平被确定为0的错误出现。
在本公开中，在诸如采样时间sp3_c的情况下，使用第一校正参考电压VH-而不是第一参考电压VH，从而可以防止或减小由毛刺引起的采样错误的发生。
参照图5，示出了其中下降转变出现在攻击者信道CH1中的情况。假设其中发射单元TX2通过受害者信道CH2连续地发射与二进制电平0对应的信号的情况。
如以上所描述的，为了使接收单元RX2将在采样时间sp1_d至sp5_d中的每一个采样时间处的二进制电平确定为0，理想的是接收信号在采样时间sp1_d至sp5_d中的每一个采样时间处具有第二参考电压VL的电平或更低的电平。
然而，当下降转变出现在攻击者信道CH1中时，由两个信道CH1和CH2之间互感引起电磁干扰EMIb，并且因此，电压上升出现在受害者信道CH2中。电压上升可以被称作串扰诱发的毛刺。
因此，接收单元RX2可以在电磁干扰EMIb出现的采样时间sp3_d处采样具有高于第二参考电压VL的电平的接收信号。在采样时间sp3_d处的接收信号的二进制电平被确定为1的错误出现。
在本公开中，在诸如采样时间sp3_d的情况下，使用第二校正参考电压VL+而不是第二参考电压VL，从而可以防止或减小由毛刺引起的采样错误的发生。
根据一些示例实施例，第一校正参考电压VH-可以具有在第一参考电压VH和第二参考电压VL之间的值，并且第二校正参考电压VL+可以具有在第一参考电压VH和第二参考电压VL之间的值。第一校正参考电压VH-可以大于第二校正参考电压VL+。
在一些示例实施例中，第一校正参考电压VH-可以大于中间电平IL，并且第二校正参考电压VL+可以小于中间电平IL(参见例如图2和图3)。
图6是图示了根据本公开的一些示例实施例的接收单元的图。
尽管在图6中基于目标信道CH2图示了接收单元RX2，相同内容可以应用于另一信道和另一接收单元。参照图6，接收单元RX2可以包括第一比较器单元CMP1、第二比较器单元CMP2和多路复用器MUX。
第一比较器单元CMP1可以基于在至少一个邻近信道CH1的过去时间处的数据的确定值D1[m-1]而选择第一参考电压VH和第一校正参考电压VH-中的一个，并且将所选择的电压和第二参考电压VL之间的差值与目标信道CH2当前时间处的输入电压进行比较。
在当前时间是第m个UI(m是自然数)时，过去时间可以是第(m-1)个UI。也即，与当前时间相比，过去时间可以是1UI之前的时间。在一些示例实施例中，与当前时间相比，过去时间可以是2UI时间或更多时间的过去时间。
第二比较器单元CMP2可以基于在至少一个邻近信道CH1的过去时间处的数据的确定值D1[m-1]而选择第二参考电压VL和第二校正参考电压VL+中的一个，并且将所选择的电压和第一参考电压VH之间的差值与输入电压进行比较。
多路复用器MUX可以基于在目标信道CH2的过去时间处的数据的确定值D2[m-1]而将第一比较器单元CMP1的输出值和第二比较器单元CMP2的输出值中的一个输出值输出为目标信道CH2的当前时间处的数据的确定值D2[m]。
例如，当在1UI之前的时间处的确定值D2[m-1]对应于二进制电平1时，多路复用器MUX可以将第一比较器单元CMP1的输出值输出为当前时间处的确定值D2[m]。可以忽略第二比较器单元CMP2的输出值。
此外，当在1UI之前的时间处的确定值D2[m-1]对应于二进制电平0时，多路复用器MUX可以将第二比较器单元CMP2的输出值输出为当前时间处的确定值D2[m]。可以忽略第一比较器单元CMP1的输出值。
图7是图示了根据本公开一些示例实施例的接收单元的驱动方法的图。
如以上所描述的，当目标信道CH2的过去时间处的数据的确定值D2[m-1]对应于二进制电平1时，在确定目标信道CH2的当前时间处的数据的值D2[m]时可以使用第一比较器单元CMP1的输出值。
如以上参照图4所描述的，当上升转变出现在邻近信道CH1中时，可以使用第一校正参考电压VH-而不是第一参考电压VH。仅当邻近信道CH1的过去时间处的数据的确定值D1[m-1]对应于二进制电平0时，可能出现在邻近信道CH1的当前时间处的上升转变。
因此，根据一些示例实施例，当邻近信道CH1的过去时间处的数据的确定值D1[m-1]对应于二进制电平0时，第一比较器单元CMP1可以将第一校正参考电压VH-与目标信道CH2的采样信号进行比较。在其他情形中，第一比较器单元CMP1可以将第一参考电压VH与目标信道CH2的采样信号进行比较。
如以上所描述的，当目标信道CH2的过去时间处的数据的确定值D2[m-1]对应于二进制电平0时，在确定目标信道CH2的当前时间处的数据的值D2[m]时可以使用第二比较器单元CMP2的输出值。
如以上参照图5所描述的，当下降转变出现在邻近信道CH1中时，可以使用第二校正参考电压VL+而不是第一参考电压VH。仅当邻近信道CH1的过去时间处的数据的确定值D1[m-1]对应于二进制电平1时，可能出现邻近信道CH1的当前时间处的下降转变。
因此，根据一些示例实施例，当邻近信道CH1的过去时间处的数据的确定值D1[m-1]对应于二进制电平1时，第二比较器单元CMP2可以将第二校正参考电压VL+与目标信道CH2的采样信号进行比较。在其他情形中，第二比较器单元CMP2可以将第二参考电压VL与目标信道CH2的采样信号进行比较。
图8是图示了根据本公开的一些示例实施例的第一比较器的图。
参照图8，根据本公开一些示例实施例的第一比较器单元CMP1可以包括第一选择器SLT1、第一比较器CPU1和第一输出单元OUT1。
第一选择器SLT1可以包括晶体管T1至T8以及第一反相器INV1。晶体管T1至T8可以用N型晶体管(例如，NMOS晶体管)实施。
第一反相器INV1可以将邻近信道CH1的过去时间处的数据的确定值D1[m-1]反相。
时钟信号CLK可以施加至第一晶体管T1的栅电极，第一晶体管T1的一个电极可以连接至第一电源VSS，并且第一晶体管T1的另一电极可以连接至第二晶体管T2的一个电极。
第二晶体管T2的栅电极可以连接至第一反相器INV1的输出端，第二晶体管T2的一个电极可以连接至第一晶体管T1的另一电极，并且第二晶体管T2的另一电极可以连接至第三晶体管T3的一个电极。
第一校正参考电压VH-可以施加至第三晶体管T3的栅电极，第三晶体管T3的一个电极可以连接至第二晶体管T2的另一电极，并且第三晶体管T3的另一电极可以连接至第一节点N1。
第二参考电压VL可以施加至第四晶体管T4的栅电极，第四晶体管T4的一个电极可以连接至第二晶体管T2的另一电极，并且第四晶体管T4的另一电极可以连接至第二节点N2。
时钟信号CLK可以施加至第五晶体管T5的栅电极，第五晶体管T5的一个电极可以连接至第一电源VSS，并且第五晶体管T5的另一电极可以连接至第六晶体管T6的一个电极。
确定值D1[m-1]可以施加至第六晶体管T6的栅电极，第六晶体管T6的一个电极可以连接至第五晶体管T5的另一电极，并且第六晶体管T6的另一电极可以连接至第七晶体管T7的一个电极。
第一参考电压VH可以施加至第七晶体管T7的栅电极，第七晶体管T7的一个电极可以连接至第六晶体管T6的另一电极，并且第七晶体管T7的另一电极可以连接至第一节点N1。
第二参考电压VL可以施加至第八晶体管T8的栅电极，第八晶体管T8的一个电极可以连接至第六晶体管T6的另一电极，并且第八晶体管T8的另一电极可以连接至第二节点N2。
第一选择器SLT1可以基于确定值D1[m-1]而选择第一参考电压VH和第一校正参考电压VH-中的一个。
例如，当确定值D1[m-1]对应于二进制电平1时，第二晶体管T2可以被关断，并且可以第六晶体管T6被导通。当具有高电平的时钟信号CLK被施加时，第一节点N1可以通过晶体管T7、T6和T5连接至第一电源VSS，并且第二节点N2可以通过晶体管T8、T6和T5连接至第一电源VSS。因此，第一参考电压VH对第一节点N1的放电速度有影响，并且第二参考电压VL对第二节点N2的放电速度有影响。
当确定值D1[m-1]对应于二进制电平0时，第二晶体管T2可以被导通，并且第六晶体管T6可以被关断。当具有高电平的时钟信号CLK被施加时，第一节点可以通过晶体管T3、T2和T1连接至第一电源VSS，并且第二节点N2可以通过晶体管T4、T2和T1连接至第一电源VSS。因此，第一校正参考电压VH-对第一节点N1的放电速度有影响，并且第二参考电压VL对第二节点N2的放电速度有影响。
第一比较器CPU1可以包括晶体管T9至T16。晶体管T13和T14可以用P型晶体管(例如，PMOS晶体管)实施，并且晶体管T9、T10、T11、T12、T15和T16可以用N型晶体管实施。
时钟信号CLK可以施加至第九晶体管T9的栅电极，第九晶体管T9的一个电极可以连接至第一电源VSS，并且第九晶体管T9的另一电极可以连接至第十晶体管T10的一个电极。
导通电平电压LogicH可以施加至第十晶体管T10的栅电极，第十晶体管T10的一个电极可以连接至第九晶体管T9的另一电极，并且第十晶体管T10的另一电极可以连接至第十一晶体管T11的一个电极。
第一输入电压CH2Pi可以施加至第十一晶体管T11的栅电极，第十一晶体管T11的一个电极可以连接至第十晶体管T10的另一电极，并且第十一晶体管T11的另一电极可以连接至第二节点N2。
第二输入电压CH2Ni可以施加至第十二晶体管T12的栅电极，第十二晶体管T12的一个电极可以连接至第十晶体管T10的另一电极，并且第十二晶体管T12的另一电极可以连接至第一节点N1。
时钟信号CLK可以施加至第十三晶体管T13的栅电极，第十三晶体管T13的一个电极可以连接至第二节点N2，并且第十三晶体管T13的另一电极可以连接至第二电源VDD。第二电源VDD的电压电平可以大于第一电源VSS的电压电平。
时钟信号CLK可以施加至第十四晶体管T14的栅电极，第十四晶体管T14的一个电极可以连接至第一节点N1，并且第十四晶体管T14的另一电极可以连接至第二电源VDD。
第十五晶体管T15的栅电极可以连接至第二节点N2，第十五晶体管T15的一个电极可以连接至第一电源VSS，并且第十五晶体管T15的另一电极可以连接至第一输出端子CH2o1。
第十六晶体管T16的栅电极可以连接至第一节点N1，第十六晶体管T16的一个电极可以连接至第一电源VSS，并且第十六晶体管T16的另一电极可以连接至第二输出端子CH2o2。
第一比较器CPU1可以将从第一参考电压VH和第一校正参考电压VH-中选择的电压与第二参考电压VL之间的差值和目标信道CH2的当前时间处的输入电压进行比较。
在一些实施例中，输入电压是差分信号，并且可以包括第一输入电压CH2Pi和第二输入电压CH2Ni。第一比较器CPU1可以将第一输入电压CH2Pi和第二输入电压CH2Ni之间的差值与从第一参考电压VH和第一校正参考电压VH-中选择的电压与第二参考电压VL之间的差值进行比较。
首先，当时钟信号CLK具有低电平时，第十三晶体管T13可以被导通以用第二电源VDD的电压对第二节点N2充电。此外，第十四晶体管T14可以被导通以用第二电源VDD的电压对第一节点N1充电。
接着，当时钟信号CLK具有高电平时，第二节点N2可以通过晶体管T11、T10和T9连接至第一电源VSS，并且第一节点N1可以通过晶体管T12、T10和T9连接至第一电源VSS。
参照第一选择器STL1的描述，当确定值D1[m-1]对应于二进制电平1时，在第一参考电压VH和第二输入电压CH2Ni的幅度增大时第一节点N1的放电速度增大，并且在第二参考电压VL和第一输入电压CH2Pi的幅度增大时第二节点N2的放电速度增大。
例如，在图4的采样时间sp1_c、sp2_c、sp4_c和sp5_c处，以下方程1被满足，并且因此，第二节点N2的放电速度可以快于第一节点N1的放电速度。
方程1
CH2Pi-CH2Ni>VH-VL
当第二节点N2首先放电时，第十五晶体管T15可以被关断。因为第十六晶体管T16仍然处于导通状态，第一电源VSS的电压输出至第二输出端子CH2o2，并且第二电源VDD的电压经由反相器INV2和INV3输出至第一输出端子CH2o1。第一输出端子CH2o1的电压可以用作第一比较器单元CMP1的输出值。当从第一输出端子CH2o1输出第二电源VDD的电压时，第一比较器单元CMP1的输出值可以被确定为二进制电平1。
然而，当CH2Pi-CH2Ni的值由于图4的采样时间sp3_c处的电磁干扰EMIa而减小时，方程1可能不被满足。第一节点N1的放电速度快于第二节点N2的放电速度，并且因此，第一比较器单元CMP1可以输出二进制电平0。
因此，根据一些示例实施例，在图4的采样时间sp3_c处以下方程2被满足，因此第一比较器单元CMP1可以不管电磁干扰EMIa而输出二进制电平1。
方程2
CH2Pi-CH2Ni>(VH-)-VL
根据方程2，尽管CH2Pi-CH2Ni的值由于在采样时间sp3_c处的电磁干扰EMIa而减小，与VH-VL的值相比，(VH-)-VL的值也减小，并且因此方程2可以被满足。
第一输出单元OUT1可以包括第十七晶体管T17以及反相器INV2和INV3。第十七晶体管T17可以用P型晶体管实施。
第二反相器INV2的输入端可以连接至第一输出端子CH2o1，并且第二反相器INV2的输出端可以连接至第二输出端子CH2o2。
第三反相器INV3的输入端可以连接至第二输出端子CH2o2，并且第三反相器INV3的输出端可以连接至第一输出端子CH2o1。
时钟信号CLK的反相信号CLKB(也被称为反相时钟信号CLKB)可以施加至第十七晶体管T17的栅电极，第十七晶体管T17的一个电极可以连接至第二反相器INV2的电源端子和第三反相器INV3的电源端子，并且第十七晶体管T17的另一电极可以连接至第二电源VDD。
第一输出单元OUT1可以基于第一比较器CPU1的比较结果而确定目标信道CH2的当前时间处的输出电压。输出电压可以与施加至第一输出端子CH2o1的电压和施加至第二输出端子CH2o2的电压中的至少一个对应。例如，根据一些示例实施例，施加至第一输出端子CH2o1的电压被描述为输出电压。然而，根据一些示例实施例，施加至第二输出端子CH2o2的电压可以被用作输出电压。此外，根据一些示例实施例，施加至第一输出端子CH2o1的电压与施加至第二输出端子CH2o2的电压之间的差值可以被用作输出电压。
第一输出单元OUT1可以充当锁存器。例如，当反相时钟信号CLKB具有高电平时，晶体管T17可以被导通以维持输出端子CH2o1和CH2o2的电压。
图9是图示了根据本公开的一些示例实施例的第二比较器的图。
参照图9，根据本公开的一些示例实施例的第二比较器单元CMP2可以包括第二选择器SLT2、第二比较器CPU2和第二输出单元OUT2。
第二选择器SLT2可以包括晶体管T18至T25以及第四反相器INV4。晶体管T18至T25可以用N型晶体管实施。
第四反相器INV4可以将邻近信道CH1的过去时间处的的数据的确定值D1[m-1]反相。
时钟信号CLK可以施加至第十八晶体管T18的栅电极，第十八晶体管T18的一个电极可以连接至第一电源VSS，并且第十八晶体管T18的另一电极可以连接至第十九晶体管T19的一个电极。
第十九晶体管T19的栅电极可以连接至第四反相器INV4的输出端，第十九晶体管T19的一个电极可以连接至第十八晶体管T18的另一电极，并且第十九晶体管T19的另一电极可以连接至第二十晶体管T20的一个电极。
第一参考电压VH可以施加至第二十晶体管T20的栅电极，第二十晶体管T20的一个电极可以连接至第十九晶体管T19的另一电极，并且第二十晶体管T20的另一电极可以连接至第三节点N3。
第二参考电压VL可以施加至第二十一晶体管T21的栅电极，第二十一晶体管T21的一个电极可以连接至第十九晶体管T19的另一电极，并且第二十一晶体管T21的另一电极可以连接至第四节点N4。
时钟信号CLK可以施加至第二十二晶体管T22的栅电极，第二十二晶体管T22的一个电极可以连接至第一电源VSS，并且第二十二晶体管T22的另一电极可以连接至第二十三晶体管T23的一个电极。
确定值D1[m-1]可以施加至第二十三晶体管T23的栅电极，第二十三晶体管T23的一个电极可以连接至第二十二晶体管T22的另一电极，并且第二十三晶体管T23的另一电极可以连接至第二十四晶体管T24的一个电极。
第一参考电压VH可以施加至第二十四晶体管T24的栅电极，第二十四晶体管T24的一个电极可以连接至第二十三晶体管T23的另一电极，并且第二十四晶体管T24的另一电极可以连接至第三节点N3。
第二校正参考电压VL+可以施加至第二十五晶体管T25的栅电极，第二十五晶体管T25的一个电极可以连接至第二十三晶体管T23的另一电极，并且第二十五晶体管T25的另一电极可以连接至第四节点N4。
第二选择器SLT2可以基于确定值D1[m-1]而选择第二参考电压VL和第二校正参考电压VL+中的一个。
例如，确定值D1[m-1]对应于二进制电平1，第十九晶体管T19可以被关断，并且第二十三晶体管T23可以被导通。当具有高电平的时钟信号CLK被施加时，第三节点N3可以通过晶体管T24、T23和T22连接至第一电源VSS，并且第四节点N4可以通过晶体管T25、T23和T22连接至第一电源VSS。因此，第一参考电压VH对第三节点N3的放电速度有影响，并且第二校正参考电压VL+对第四节点N4的放电速度有影响。
当确定值D1[m-1]对应于二进制电平0时，第十九晶体管T19可以被导通，并且第二十三晶体管T23可以被关断。当具有高电平的时钟信号CLK被施加时，第三节点N3可以通过晶体管T20、T19和T18连接至第一电源VSS，并且第四节点N4可以通过晶体管T21、T19和T18连接至第一电源VSS。因此，第一参考电压VH对第三节点N3的放电速度有影响，并且第二参考电压VL对第四节点N4的放电速度有影响。
第二比较器CPU2可以包括晶体管T26至T33。晶体管T30和T31可以用P型晶体管实施，并且晶体管T26、T27、T28、T29、T32和T33可以用N型晶体管实施。
时钟信号CLK可以施加至第二十六晶体管T26的栅电极，第二十六晶体管T26的一个电极可以连接至第一电源VSS，并且第二十六晶体管T26的另一电极可以连接至第二十七晶体管T27的一个电极。
导通电平电压LogicH可以施加至第二十七晶体管T27的栅电极，第二十七晶体管T27的一个电极可以连接至第二十六晶体管T26的另一电极，并且第二十七晶体管T27的另一电极可以连接至第二十八晶体管T28的一个电极。
第二输入电压CH2Ni可以施加至第二十八晶体管T28的栅电极，第二十八晶体管T28的一个电极可以连接至第二十七晶体管T27的另一电极，并且第二十八晶体管T28的另一电极可以连接至第四节点N4。
第一输入电压CH2Pi可以施加至第二十九晶体管T29的栅电极，第二十九晶体管T29的一个电极可以连接至第二十七晶体管T27的另一电极，并且第二十九晶体管T29的另一电极可以连接至第三节点N3。
时钟信号CLK可以施加至第三十晶体管T30的栅电极，第三十晶体管T30的一个电极可以连接至第四节点N4，并且第三十晶体管T30的另一电极可以连接至第二电源VDD。第二电源VDD的电压电平可以大于第一电源VSS的电压电平。
时钟信号CLK可以施加至第三十一晶体管T31的栅电极，第三十一晶体管T31的一个电极可以连接至第三节点N3，并且第三十一晶体管T31的另一电极可以连接至第二电源VDD。
第三十二晶体管T32的栅电极可以连接至第四节点N4，第三十二晶体管T32的一个电极可以连接至第一电源VSS，并且第三十二晶体管T32的另一电极可以连接至第三输出端子CH2o3。
第三十三晶体管T33的栅电极可以连接至第三节点N3，第三十三晶体管T33的一个电极可以连接至第一电源VSS，并且第三十三晶体管T33的另一电极可以连接至第四输出端子CH2o4。
第二比较器CPU2可以将从第二参考电压VL和第二校正参考电压VL+中选择的电压与第一参考电压VH之间的差值和目标信道CH2的当前时间处的输入电压进行比较。
在一些示例实施例中，输入电压是差分信号，并且可以包括第一输入电压CH2Pi和第二输入电压CH2Ni。第二比较器CPU2可以将第一输入电压CH2Pi和第二输入电压CH2Ni之间的差值与从第二参考电压VL和第二校正参考电压VL+中选择的电压与第一参考电压VH之间的差值进行比较。
首先，当时钟信号CLK具有低电平时，第三十晶体管T30可以被导通以用第二电源VDD的电压对第四节点N4充电。此外，第三十一晶体管T31可以被导通以用第二电源VDD的电压对第三节点N3充电。
接着，当时钟信号CLK具有高电平时，第四节点N4可以通过晶体管T28、T27和T26连接至第一电源VSS，并且第三节点N3可以通过晶体管T29、T27和T26连接至第一电源VSS。
参照第二选择器SLT2的描述，当确定值D1[m-1]对应于二进制电平0时，在第一参考电压VH和第一输入电压CH2Pi的幅度增大时第三节点N3的放电速度增大，并且在第二参考电压VL和第二输入电压CH2Ni的幅度增大时第四节点N4的放电速度增大。
例如，在图5的采样时间sp1_d、sp2_d、sp4_d和sp5_d处，以下方程3被满足，并且因此，第四节点N4的放电速度可以快于第三节点N3的放电速度。
方程3
CH2Ni-CH2Pi>VH-VL
当第四节点N4首先放电时，第三十二晶体管T32可以被关断。因为第三十三晶体管T33仍然处于导通状态，第一电源VSS的电压输出至第四输出端子CH2o4，并且第二电源VDD的电压经由反相器INV5和INV6输出至第三输出端子CH2o3。第四输出端子CH2o4的电压可以用作第二比较器单元CMP2的输出值。当从第四输出端子CH2o4输出第一电源VSS的电压时，第二比较器单元CMP2的输出值可以被确定为二进制电平0。
然而，当CH2Ni-CH2Pi的值由于图5的采样时间sp3_d处的电磁干扰EMIb而减小时，方程3可能不被满足。第三节点N3的放电速度快于第四节点N4的放电速度，并且因此，第二比较器单元CMP2可以输出二进制电平1。
因此，根据一些示例实施例，在图5的采样时间sp3_d处以下方程4被满足，因此第二比较器单元CMP2可以不管电磁干扰EMIb而输出二进制电平0。
方程4
CH2Ni-CH2Pi>VH-(VL+)
根据方程4，尽管CH2Ni-CH2Pi的值由于在采样时间sp3_d处的电磁干扰EMIb而减小，但与VH-VL的值相比，VH-(VL+)的值也减小，并且因此方程4可以被满足。
第二输出单元OUT2可以包括第三十四晶体管T34以及反相器INV5和INV6。第三十四晶体管T34可以用P型晶体管实施。
第五反相器INV5的输入端可以连接至第三输出端子CH2o3，并且第五反相器INV5的输出端可以连接至第四输出端子CH2o4。
第六反相器INV6的输入端可以连接至第四输出端子CH2o4，并且第六反相器INV6的输出端可以连接至第三输出端子CH2o3。
时钟信号CLK的反相信号CLKB可以施加至第三十四晶体管T34的栅电极，第三十四晶体管T34的一个电极可以连接至第五反相器INV5的电源端子和第六反相器INV6的电源端子，并且第三十四晶体管T34的另一电极可以连接至第二电源VDD。
第二输出单元OUT2可以基于第二比较器CPU2的比较结果而确定目标信道CH2的当前时间处的输出电压。输出电压可以与施加至第三输出端子CH2o3的电压和施加至第四输出端子CH2o4的电压中的至少一个对应。例如，根据一些示例实施例，施加至第四输出端子CH2o4的电压被描述为输出电压。然而，根据一些示例实施例，施加至第三输出端子CH2o3的电压可以被用作输出电压。此外，根据一些示例实施例，施加至第三输出端子CH2o3的电压和施加至第四输出端子CH2o4的电压之间的差值可以被用作输出电压。
第二输出单元OUT2可以充当锁存器。例如，当反相时钟信号CLKB具有高电平时，晶体管T34可以被导通以维持输出端子CH2o3和CH2o4的电压。
图10是图示了根据本公开的一些示例实施例的接收单元的图。
参照图10，接收单元RX2’与接收单元RX2的不同之处在于，第一比较器单元CMP1’和第二比较器单元CMP2’不仅涉及邻近信道CH1的过去时间处的数据的确定值D1[m-1]，而且还涉及邻近信道CH3的过去时间处的数据的确定值D3[m-1]。
参照图1，目标信道CH2和邻近信道CH3之间的物理距离可以类似于目标信道CH2和邻近信道CH1之间的物理距离。也即，邻近信道CH1和CH3对应于与目标信道CH2最邻近的信道，并且提供对目标信道CH2的最大电气干扰。
因此，该实施例的接收单元RX2’可以被设计为不仅考虑关于邻近信道CH1的电磁干扰，而且也考虑关于邻近信道CH3的电磁干扰。
图11是图示了根据本公开的一些示例实施例的接收单元的驱动方法的图。
参照图11，当邻近信道CH1和CH3的过去时间处的数据的确定值D1[m-1]和D3[m-1]对应于二进制电平0时，第一比较器单元CMP1’可以将第一校正参考电压VH-与目标信道CH2的采样信号进行比较。在其他情形中，第一比较器单元CMP1’可以将第一参考电压VH与目标信道CH2的采样信号进行比较。
此外，当邻近信道CH1和CH3的过去时间处的数据的确定值D1[m-1]和D3[m-1]对应于二进制电平1时，第二比较器单元CMP2’可以将第二校正参考电压VL+与目标信道CH2的采样信号进行比较。在其他情形中，第二比较器单元CMP2’可以将第二参考电压VL与目标信道CH2的采样信号进行比较。
图12是图示了根据本公开的一些示例实施例的第一比较器的图。
参照图12，第一比较器单元CMP1’大体上等同于第一比较器单元CMP1，除了第一选择器SLT1’进一步包括第一或非门NOR1并且第一反相器INV1’以及晶体管T2’和T6’的连接配置改变之外。因此，将省略重复描述。
第一选择器SLT1’可以基于邻近信道CH1的过去时间处的数据的确定值D1[m-1]和邻近信道CH3的过去时间处的数据的确定值D3[m-1]，而选择第一参考电压VH和第一校正参考电压VH-中的一个。
第一或非门NOR1可以接收确定值D1[m-1]和确定值D3[m-1]。
第一或非门NOR1的输出值可以施加至第二晶体管T2’的栅电极，第二晶体管T2’的一个电极可以连接至第一晶体管T1的另一电极，并且第二晶体管T2’的另一电极可以连接至第三晶体管T3的一个电极。
第一反相器INV1’可以将第一或非门NOR1的输出值反相。
第六晶体管T6’的栅电极可以连接至第一反相器INV1’的输出端，第六晶体管T6’的一个电极可以连接至第五晶体管T5的另一电极，并且第六晶体管T6’的另一电极可以连接至第七晶体管T7的一个电极。
图13是图示了根据本公开的一些示例实施例的第二比较器的图。
参照图13，第二比较器单元CMP2’大体上等同于第二比较器单元CMP2，除了第二选择器SLT2’进一步包括第一与非门NAD1并且第四反相器INV4’以及晶体管T19’和T23’的连接配置改变之外。因此，将省略重复描述。
第一与非门NAND1可以接收确定值D1[m-1]和确定值D3[m-1]。
第四反相器INV4’可以将第一与非门NAND1的输出值反相。
第一与非门NAND1的输出值可以施加至第十九晶体管T19’的栅电极，第十九晶体管T19’的一个电极可以连接至第十八晶体管T18的另一电极，并且第十九晶体管T19’的另一电极可以连接至第二十晶体管T20的一个电极。
第二十三晶体管T23’的栅电极可以连接至第四反相器INV4’的输出端，第二十三晶体管T23’的一个电极可以连接至第二十二晶体管T22的另一电极，并且第二十三晶体管T23’的另一电极可以连接至第二十四晶体管T24的一个电极。
在根据本公开的比较器和包括该比较器的接收器中，由邻近信道引起的串扰的影响可以被最小化或减小。
本文已公开了一些示例实施例的方面，并且尽管采用了特定术语，该特定术语仅用于一般性和描述性的意义并且以一般性和描述性的意义被解释并且不为了限制的目的。在一些情形中，如对于本申请提交的技术领域的普通技术人员将是明显的，结合具体实施例描述的特征、特性和/或要素可以单独地使用，或者与结合其他实施例描述的特征、特性和/或要素组合使用，除非另外明确地指出。因此，本领域技术人员将理解，可以做出形式和细节上的各种改变而不脱离如所附权利要求及其等同物所阐述的本公开的精神和范围。

Claims (10)

1.一种比较器，包括：
第一选择器，被配置为基于第一邻近信道的过去时间处的数据的第一确定值而选择第一参考电压和第一校正参考电压中的一个；
第一比较器，被配置为将从所述第一参考电压和所述第一校正参考电压中选择的电压和第二参考电压之间的差值与目标信道的当前时间处的输入电压进行比较；以及
第一输出单元，被配置为基于所述第一比较器的比较结果而确定所述目标信道的所述当前时间处的输出电压。
2.根据权利要求1所述的比较器，其中，所述输入电压是差分信号并且包括第一输入电压和第二输入电压，
其中所述第一比较器进一步被配置为将所述第一输入电压和所述第二输入电压之间的差值与从所述第一参考电压和所述第一校正参考电压中选择的所述电压和所述第二参考电压之间的所述差值进行比较。
3.根据权利要求2所述的比较器，进一步包括：
第二选择器，被配置为基于所述第一确定值而选择所述第二参考电压和第二校正参考电压中的一个；
第二比较器，被配置为将从所述第二参考电压和所述第二校正参考电压中选择的电压和所述第一参考电压之间的差值与所述输入电压进行比较；以及
第二输出单元，被配置为基于所述第二比较器的比较结果而确定在所述目标信道的所述当前时间处的输出电压。
4.根据权利要求3所述的比较器，其中，所述第一校正参考电压具有在所述第一参考电压和所述第二参考电压之间的值，并且
所述第二校正参考电压具有在所述第一参考电压和所述第二参考电压之间的值，
其中所述第一校正参考电压大于所述第二校正参考电压。
5.根据权利要求4所述的比较器，其中，所述第一选择器包括：
第一反相器，被配置为将所述第一确定值反相；
第一晶体管，具有被配置为接收时钟信号的栅电极，以及连接至第一电源的一个电极；
第二晶体管，具有连接至所述第一反相器的输出端的栅电极，以及连接至所述第一晶体管的另一电极的一个电极；
第三晶体管，具有被配置为接收所述第一校正参考电压的栅电极，连接至所述第二晶体管的另一电极的一个电极，以及连接至第一节点的另一电极；以及
第四晶体管，具有被配置为接收所述第二参考电压的栅电极，连接至所述第二晶体管的所述另一电极的一个电极，以及连接至第二节点的另一电极。
6.根据权利要求5所述的比较器，其中，所述第一选择器进一步包括：
第五晶体管，具有被配置为接收所述时钟信号的栅电极，以及连接至所述第一电源的一个电极；
第六晶体管，具有被配置为接收所述第一确定值的栅电极，以及连接至所述第五晶体管的另一电极的一个电极；
第七晶体管，具有被配置为接收所述第一参考电压的栅电极，连接至所述第六晶体管的另一电极的一个电极，以及连接至所述第一节点的另一电极；以及
第八晶体管，具有被配置为接收所述第二参考电压的栅电极，连接至所述第六晶体管的所述另一电极的一个电极，以及连接至所述第二节点的另一电极。
7.根据权利要求6所述的比较器，其中，所述第一比较器包括：
第九晶体管，具有被配置为接收所述时钟信号的栅电极，以及连接至所述第一电源的一个电极；
第十晶体管，具有被配置为接收导通电平电压的栅电极，以及连接至所述第九晶体管的另一电极的一个电极；
第十一晶体管，具有被配置为接收所述第一输入电压的栅电极，连接至所述第十晶体管的另一电极的一个电极，以及连接至所述第二节点的另一电极；以及
第十二晶体管，具有被配置为接收所述第二输入电压的栅电极，连接至所述第十晶体管的所述另一电极的一个电极，以及连接至所述第一节点的另一电极。
8.根据权利要求7所述的比较器，其中，所述第一比较器进一步包括：
第十三晶体管，具有被配置为接收所述时钟信号的栅电极，连接至所述第二节点的一个电极，以及连接至第二电源的另一电极；
第十四晶体管，具有被配置为接收所述时钟信号的栅电极，连接至所述第一节点的一个电极，以及连接至所述第二电源的另一电极；
第十五晶体管，具有连接至所述第二节点的栅电极，连接至所述第一电源的一个电极，以及连接至第一输出端子的另一电极；以及
第十六晶体管，具有连接至所述第一节点的栅电极，连接至所述第一电源的一个电极，以及连接至第二输出端子的另一电极。
9.根据权利要求8所述的比较器，其中，所述第一输出单元包括：
第二反相器，具有连接至所述第一输出端子的输入端，以及连接至所述第二输出端子的输出端；
第三反相器，具有连接至所述第二输出端子的输入端，以及连接至所述第一输出端子的输出端；以及
第十七晶体管，具有被配置为接收所述时钟信号的反相信号的栅电极，连接至所述第二反相器的电源端子和所述第三反相器的电源端子的一个电极，以及连接至所述第二电源的另一电极。
10.根据权利要求9所述的比较器，其中，所述第二选择器包括：
第四反相器，被配置为将所述第一确定值反相；
第十八晶体管，具有被配置为接收所述时钟信号的栅电极，以及连接至所述第一电源的一个电极；
第十九晶体管，具有连接至所述第四反相器的输出端的栅电极，以及连接至所述第十八晶体管的另一电极的一个电极；
第二十晶体管，具有被配置为接收所述第一参考电压的栅电极，连接至所述第十九晶体管的另一电极的一个电极，以及连接至第三节点的另一电极；
第二十一晶体管，具有被配置为接收所述第二参考电压的栅电极，连接至所述第十九晶体管的所述另一电极的一个电极，以及连接至第四节点的另一电极；
第二十二晶体管，具有被配置为接收所述时钟信号的栅电极，以及连接至所述第一电源的一个电极；
第二十三晶体管，具有被配置为接收所述第一确定值的栅电极，以及连接至所述二十二晶体管的另一电极的一个电极；
第二十四晶体管，具有被配置为接收所述第一参考电压的栅电极，连接至所述第二十三晶体管的另一电极的一个电极，以及连接至所述第三节点的另一电极；以及
第二十五晶体管，具有被配置为接收所述第二校正参考电压的栅电极，连接至所述第二十三晶体管的所述另一电极的一个电极，以及连接至所述第四节点的另一电极，
其中所述第二比较器包括：
第二十六晶体管，具有被配置为接收所述时钟信号的栅电极，以及连接至所述第一电源的一个电极；
第二十七晶体管，具有被配置为接收所述导通电平电压的栅电极，以及连接至所述第二十六晶体管的另一电极的一个电极；
第二十八晶体管，具有被配置为接收所述第二输入电压的栅电极，连接至所述第二十七晶体管的另一电极的一个电极，以及连接至所述第四节点的另一电极；
第二十九晶体管，具有被配置为接收所述第一输入电压的栅电极，连接至所述第二十七晶体管的所述另一电极的一个电极，以及连接至所述第三节点的另一电极；
第三十晶体管，具有被配置为接收所述时钟信号的栅电极，连接至所述第四节点的一个电极，以及连接至所述第二电源的另一电极；
第三十一晶体管，具有被配置为接收所述时钟信号的栅电极，连接至所述第三节点的一个电极，以及连接至所述第二电源的另一电极；
第三十二晶体管，具有连接至所述第四节点的栅电极，连接至所述第一电源的一个电极，以及连接至第三输出端子的另一电极；以及
第三十三晶体管，具有连接至所述第三节点的栅电极，连接至所述第一电源的一个电极，以及连接至第四输出端子的另一电极，并且
其中所述第二输出单元包括：
第五反相器，具有连接至所述第三输出端子的输入端，以及连接至所述第四输出端子的输出端；
第六反相器，具有连接至所述第四输出端子的输入端，以及连接至所述第三输出端子的输出端；以及
第三十四晶体管，具有被配置为接收所述时钟信号的所述反相信号的栅电极，连接至所述第五反相器的电源端子和所述第六反相器的电源端子的一个电极，以及连接至所述第二电源的另一电极。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114935714A (zh) * 2022-07-21 2022-08-23 成都利普芯微电子有限公司 电源检测电路、驱动芯片、控制器及led驱动系统

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102530011B1 (ko) * 2018-10-11 2023-05-10 삼성디스플레이 주식회사 비교기 및 이를 포함하는 수신기
KR20220070941A (ko) 2020-11-23 2022-05-31 에스케이하이닉스 주식회사 듀오 바이너리 신호를 수신하는 수신기
KR20220138100A (ko) 2021-04-05 2022-10-12 에스케이하이닉스 주식회사 듀오바이너리 신호를 송신하는 송신기
US11962440B2 (en) * 2021-12-14 2024-04-16 Qualcomm Incorporated Decision feedback equalizer for low-voltage high-speed serial links

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5418409A (en) * 1992-06-26 1995-05-23 Erwin Sick Gmbh Optik-Elektronik Comparator circuit for triggering a switching process when a variable measurement signal passes through a switching threshold
KR20010015326A (ko) * 1999-07-14 2001-02-26 아끼구사 나오유끼 수신기, 트랜시버 회로, 신호 전송 방법 및 신호 전송시스템
US6262602B1 (en) * 1999-03-18 2001-07-17 Agilent Technologies, Inc. Incident-edge detecting probe
US20030043935A1 (en) * 2001-08-31 2003-03-06 Kwang-Sook Noh Signal receiver apparatus and method for detecting logic state represented by an input signal and semiconductor integrated circuit device having the same
US20150015315A1 (en) * 2013-07-09 2015-01-15 Oracle International Corporation Method and Apparatus for Duty Cycle Distortion Compensation
CN107705770A (zh) * 2017-11-22 2018-02-16 深圳市华星光电技术有限公司 基于数字pmic的伽马电压输出电路

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5933459A (en) * 1996-12-30 1999-08-03 Intel Corporation Dual reference voltage input receiver for high speed data transmission
US7809999B2 (en) * 2005-07-19 2010-10-05 Teradyne, Inc. Ternary search process
US7541838B2 (en) * 2007-03-27 2009-06-02 Intel Corporation Transmitter swing control circuit and method
JP5699301B2 (ja) * 2010-02-23 2015-04-08 アルプス・グリーンデバイス株式会社 電流センサ
WO2013006231A2 (en) * 2011-07-01 2013-01-10 Rambus Inc. Low-latency, frequency-agile clock multiplier
US8823419B1 (en) * 2013-03-11 2014-09-02 Analog Devices Technology Ping pong comparator voltage monitoring circuit
JP2015126379A (ja) * 2013-12-26 2015-07-06 株式会社東芝 比較器、ａｄ変換器及び無線通信装置
JP6180318B2 (ja) * 2013-12-27 2017-08-16 ソニーセミコンダクタソリューションズ株式会社 コンパレータ回路
KR102275636B1 (ko) * 2015-01-20 2021-07-13 삼성전자주식회사 아이 오프닝 회로를 구비한 집적 회로 및 서데스 장치
US9602084B2 (en) * 2015-04-20 2017-03-21 Texas Instruments Incorporated Frequency detector and oscillator circuit
US20190334491A1 (en) * 2018-01-29 2019-10-31 Circuit Seed, Llc Control circuit
WO2017037568A1 (en) * 2015-08-31 2017-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or electronic device including the semiconductor device
US10069654B2 (en) * 2015-11-10 2018-09-04 Huawei Technologies Co., Ltd. Methods to minimize the recovered clock jitter
US9490967B1 (en) * 2015-12-22 2016-11-08 Texas Instruments Incorporated Communication system and method
US9680436B1 (en) * 2016-03-28 2017-06-13 Samsung Display Co., Ltd. System and method for setting analog front end DC gain
CN107800654B (zh) * 2016-08-31 2021-09-21 美国莱迪思半导体公司 具有合并的馈通电容和前馈均衡的线路驱动器装置
US9806918B1 (en) * 2016-06-13 2017-10-31 Oracle International Corporation Fast direct feedback circuit for decision feedback equalization correction
KR20190125311A (ko) * 2017-03-07 2019-11-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ic, 드라이버 ic, 표시 시스템, 및 전자 기기
US10502769B2 (en) * 2017-09-07 2019-12-10 Invecas, Inc. Digital voltmeter
KR20190027983A (ko) 2017-09-07 2019-03-18 삼성디스플레이 주식회사 수신기 및 이를 이용하는 보상 방법
JP2019149614A (ja) * 2018-02-26 2019-09-05 ルネサスエレクトロニクス株式会社 電流検出回路、半導体装置、及び、半導体システム
KR102530011B1 (ko) * 2018-10-11 2023-05-10 삼성디스플레이 주식회사 비교기 및 이를 포함하는 수신기
US10969416B2 (en) * 2018-12-13 2021-04-06 Silicon Laboratories Inc. System and method of duplicate circuit block swapping for noise reduction
JP7237774B2 (ja) * 2019-08-27 2023-03-13 株式会社東芝 電流検出回路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5418409A (en) * 1992-06-26 1995-05-23 Erwin Sick Gmbh Optik-Elektronik Comparator circuit for triggering a switching process when a variable measurement signal passes through a switching threshold
US6262602B1 (en) * 1999-03-18 2001-07-17 Agilent Technologies, Inc. Incident-edge detecting probe
KR20010015326A (ko) * 1999-07-14 2001-02-26 아끼구사 나오유끼 수신기, 트랜시버 회로, 신호 전송 방법 및 신호 전송시스템
US20030043935A1 (en) * 2001-08-31 2003-03-06 Kwang-Sook Noh Signal receiver apparatus and method for detecting logic state represented by an input signal and semiconductor integrated circuit device having the same
US20150015315A1 (en) * 2013-07-09 2015-01-15 Oracle International Corporation Method and Apparatus for Duty Cycle Distortion Compensation
CN107705770A (zh) * 2017-11-22 2018-02-16 深圳市华星光电技术有限公司 基于数字pmic的伽马电压输出电路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114935714A (zh) * 2022-07-21 2022-08-23 成都利普芯微电子有限公司 电源检测电路、驱动芯片、控制器及led驱动系统

Also Published As

Publication number Publication date
KR20200041424A (ko) 2020-04-22
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