CN110995251B - 一种减少换频时间的跳频源及其使用方法 - Google Patents
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Abstract
本发明公开了一种减少换频时间的跳频源及其使用方法，属于宽带频率合成技术领域。本发明的减少换频时间的跳频源包括晶振、功分器、前级放大器、DDS1芯片、DDS2芯片、前级滤波器、逻辑控制单元、开关1和扩展链路，所述扩展链路包括前级倍频器、后级倍频器、后级放大器、次后级滤波器、后级滤波器、开关2和开关3，所述晶振与功分器相连接，功分器与前级放大器相连接，DDS1芯片、DDS2芯片分别与前级放大器相连接，DDS1芯片、DDS2芯片还分别与前级滤波器相连接，开关1前端与前级滤波器相连接。该发明的减少换频时间的跳频源能够避免开关的切换时间，从而大大减少等待时间，具有很好的推广应用价值。
Description
技术领域
本发明涉及宽带频率合成技术领域，具体提供一种减少换频时间的跳频源及其使用方法。
背景技术
随着通信、雷达、电子对抗领域的发展，对频率合成器的相位噪声、杂散和变频速度以及频率宽度与换频时间提出了更高的要求。在现代战争中，电子侦察和电子对抗越来越受到人们的高度重视，为提高截获概率，并对截获信号的载频、脉冲调制等信息进行分析、复制，进而进行有效的干扰，超宽带、快速跳频、高分辨率、高杂波抑制和低相位噪声的频率合成器是电子侦察和电子对抗系统所期望的。但是，目前常见的宽带跳频源主要沿用传统设计均不能同时满足快速跳频、小步进以及小型化、低功耗的要求。
发明内容
本发明的技术任务是针对上述存在的问题，提供一种能够避免开关的切换时间，从而大大减少等待时间的减少换频时间的跳频源。
本发明进一步的技术任务是提供一种减少换频时间的跳频源的使用方法。
为实现上述目的，本发明提供了如下技术方案：
一种减少换频时间的跳频源，包括晶振、功分器、前级放大器、DDS1芯片、DDS2芯片、前级滤波器、逻辑控制单元、开关1和扩展链路，所述扩展链路包括前级倍频器、后级倍频器、后级放大器、次后级滤波器、后级滤波器、开关2和开关3，所述晶振与功分器相连接，功分器与前级放大器相连接，DDS1芯片、DDS2芯片分别与前级放大器相连接，DDS1芯片、DDS2芯片还分别与前级滤波器相连接，开关1前端与前级滤波器相连接，开关1后端与开关2相连接，开关2与前级倍频器相连接，前级倍频器与后级放大器相连接，后级倍频器与次后级滤波器、后级滤波器相连接，后级滤波器与开关3相连接，逻辑控制单元与DDS1芯片、DDS2芯片、开关1、开关2、开关3分别连接。
所述DDS芯片即数字锁相芯片，采用数字锁相芯片减少锁定时间。DDS芯片为读写速率快的DDS芯片，提供换频时间的设置速度。
电子开关1、电子开关2、电子开关3切换时间＜20ns，电子开关1、电子开关2、电子开关3均受逻辑控制单元的控制。电子开关1选择DDS1芯片和DDS2芯片的工作，逻辑控制单元给电子开关1发送电平信号完成DDS1芯片和DDS2芯片的切换。电子开关2、电子开关3用于选择扩展链路的工作，即通过逻辑控制单元控制电子开关2、电子开关3的工作状态，可以选择滤波器3或者滤波器4所在扩展链路的工作。
使用晶振作为外部参考时钟，使用功分器，保证输入两个DDS芯片的参考时钟完全一致，增加放大器保证输入信号的幅值达到要求。
作为优选，所述前级放大器包括放大器1和放大器2，放大器1与DDS1芯片相连接，放大器2与DDS2芯片相连接；前级滤波器包括滤波器1和滤波器2，滤波器1与DDS1芯片相连接，滤波器2与DDS2芯片相连接。
作为优选，所述前级倍频器包括倍频器1和倍频器2，后级倍频器包括倍频器3和倍频器4，后级放大器包括放大器3和放大器4，次后级滤波器包括滤波器3和滤波器4，后级滤波器包括滤波器5和滤波器6，开关2、倍频器1、放大器3、滤波器3、倍频器3、滤波器5、开关3顺次连接；开关2、倍频器2、放大器4、滤波器4、倍频器4、滤波器6、开关3顺次连接。
作为优选，所述逻辑控制单元为FPGA。
作为优选，所述滤波器3为500-750MHz的滤波器，滤波器4为750-1000MHz的滤波器。
作为优选，所述DDS1芯片和DDS2芯片为相同的芯片。
一种减少换频时间的跳频源的使用方法，晶振作为外部参考时钟，使用功分器使输入DDS1芯片和DDS2芯片的参考时钟相一致，放大器1和放大器2保证输入信号的幅值，通过逻辑控制单元、开关1控制DDS1芯片和DDS2芯片交互工作，DDS1芯片工作时，DDS2芯片进行设置等待，在IO_UPDATA信号到达时，DDS2芯片工作，DDS1芯片进行设置等待；通过逻辑控制单元控制开关2、开关3用于切换扩展链路，频带经过倍频器1、倍频器2分别扩展，同时采用滤波器3、滤波器4、滤波器5和滤波器6抑制多次谐波。
作为优选，所述逻辑控制单元为FPGA。
与现有技术相比，本发明的减少换频时间的跳频源具有以下突出的有益效果：通过增加一个DDS芯片，采用高速响应电子开关切换不同DDS芯片，来减少频率源跳频时间的切换时间，从而达到更加快速换频的目的，同时采用倍频滤波，扩展频带宽度，两个DDS设计相同，减少设计难度，软件调用相对简单，两个频率源相互交替工作，减少同一频率源换频时间，主要用于降低快速换频的换频时间，具有良好的推广应用价值。
附图说明
图1是本发明所述减少换频时间的跳频源的拓扑图。
具体实施方式
下面将结合附图和实施例，对本发明的减少换频时间的跳频源及其使用方法作进一步详细说明。
实施例
如图1所示，本发明的减少换频时间的跳频源，包括晶振、功分器、前级放大器、DDS1芯片、DDS2芯片、前级滤波器、FPGA、开关1和扩展链路，扩展链路包括前级倍频器、后级倍频器、后级放大器、次后级滤波器、后级滤波器、开关2和开关3。
晶振与功分器相连接，功分器与前级放大器相连接，DDS1芯片、DDS2芯片分别与前级放大器相连接，DDS1芯片、DDS2芯片还分别与前级滤波器相连接，开关1前端与前级滤波器相连接，开关1后端与开关2相连接，开关2与前级倍频器相连接，前级倍频器与后级放大器相连接，后级倍频器与次后级滤波器、后级滤波器相连接，后级滤波器与开关3相连接，FPGA与DDS1芯片、DDS2芯片、开关1、开关2、开关3分别连接。
前级放大器包括放大器1和放大器2，放大器1与DDS1芯片相连接，放大器2与DDS2芯片相连接；前级滤波器包括滤波器1和滤波器2，滤波器1与DDS1芯片相连接，滤波器2与DDS2芯片相连接。DDS1芯片和DDS2芯片为相同的芯片。
前级倍频器包括倍频器1和倍频器2，后级倍频器包括倍频器3和倍频器4，后级放大器包括放大器3和放大器4，次后级滤波器包括滤波器3和滤波器4，后级滤波器包括滤波器5和滤波器6，开关2、倍频器1、放大器3、滤波器3、倍频器3、滤波器5、开关3顺次连接；开关2、倍频器2、放大器4、滤波器4、倍频器4、滤波器6、开关3顺次连接。其中，滤波器3为500-750MHz的滤波器，滤波器4为750-1000MHz的滤波器。
DDS芯片即数字锁相芯片，采用数字锁相芯片减少锁定时间。DDS芯片为读写速率快的DDS芯片，提供换频时间的设置速度。
电子开关1、电子开关2、电子开关3切换时间＜20ns，电子开关1、电子开关2、电子开关3均受FPGA的控制。电子开关1选择DDS1芯片和DDS2芯片的工作，FPGA给电子开关1发送电平信号完成DDS1芯片和DDS2芯片的切换。电子开关2、电子开关3用于选择扩展链路的工作。
使用晶振作为外部参考时钟，使用功分器，保证输入两个DDS芯片的参考时钟完全一致，增加放大器保证输入信号的幅值达到要求。
经试验，单个DDS芯片换频时间89ns，新增加一个相同DDS芯片与开关芯片，在DDS芯片1正常工作时，DDS芯片2对寄存器进行设置，设置成下一个频点，存贮在寄存器中，等待IO_UPDATA信号触发，同时FPGA给电子开关1发送电平信号完成芯片的切换，这样可以避免开关的切换时间。大大减少频率等待时间，最后换频时间在43ns，小于50ns。
本发明的减少换频时间的跳频源的使用方法，该方法通过所述的减少换频时间的跳频源实现。减少换频时间的跳频源包括晶振、功分器、前级放大器、DDS1芯片、DDS2芯片、前级滤波器、FPGA、开关1和扩展链路，扩展链路包括前级倍频器、后级倍频器、后级放大器、次后级滤波器、后级滤波器、开关2和开关3。
晶振与功分器相连接，功分器与前级放大器相连接，DDS1芯片、DDS2芯片分别与前级放大器相连接，DDS1芯片、DDS2芯片还分别与前级滤波器相连接，开关1前端与前级滤波器相连接，开关1后端与开关2相连接，开关2与前级倍频器相连接，前级倍频器与后级放大器相连接，后级倍频器与次后级滤波器、后级滤波器相连接，后级滤波器与开关3相连接，FPGA与DDS1芯片、DDS2芯片、开关1、开关2、开关3分别连接。前级放大器包括放大器1和放大器2，放大器1与DDS1芯片相连接，放大器2与DDS2芯片相连接；前级滤波器包括滤波器1和滤波器2，滤波器1与DDS1芯片相连接，滤波器2与DDS2芯片相连接。DDS1芯片和DDS2芯片为相同的芯片。前级倍频器包括倍频器1和倍频器2，后级倍频器包括倍频器3和倍频器4，后级放大器包括放大器3和放大器4，次后级滤波器包括滤波器3和滤波器4，后级滤波器包括滤波器5和滤波器6，开关2、倍频器1、放大器3、滤波器3、倍频器3、滤波器5、开关3顺次连接；开关2、倍频器2、放大器4、滤波器4、倍频器4、滤波器6、开关3顺次连接。
该减少换频时间的跳频源的使用方法种晶振作为外部参考时钟，使用功分器使输入DDS1芯片和DDS2芯片的参考时钟相一致，放大器1和放大器2保证输入信号的幅值，通过FPGA、开关1控制DDS1芯片和DDS2芯片交互工作，DDS1芯片工作时，DDS2芯片进行设置等待，在IO_UPDATA信号到达时，DDS2芯片工作，DDS1芯片进行设置等待；通过FPGA控制开关2、开关3用于切换扩展链路，频带经过倍频器1、倍频器2分别扩展，同时采用滤波器3、滤波器4、滤波器5和滤波器6抑制多次谐波，使之能够有较好的杂散和谐波抑制度。
以上所述的实施例，只是本发明较优选的具体实施方式，本领域的技术人员在本发明技术方案范围内进行的通常变化和替换都应包含在本发明的保护范围内。
Claims (7)
1.一种减少换频时间的跳频源，其特征在于：包括晶振、功分器、前级放大器、DDS1芯片、DDS2芯片、前级滤波器、逻辑控制单元、开关1和扩展链路，所述扩展链路包括前级倍频器、后级倍频器、后级放大器、次后级滤波器、后级滤波器、开关2和开关3，所述晶振与功分器相连接，功分器与前级放大器相连接，DDS1芯片、DDS2芯片分别与前级放大器相连接，DDS1芯片、DDS2芯片还分别与前级滤波器相连接，开关1前端与前级滤波器相连接，开关1后端与开关2相连接，开关2与前级倍频器相连接，前级倍频器与后级放大器相连接，后级倍频器与次后级滤波器、后级滤波器相连接，后级滤波器与开关3相连接，逻辑控制单元与DDS1芯片、DDS2芯片、开关1、开关2、开关3分别连接，所述前级放大器包括放大器1和放大器2，放大器1与DDS1芯片相连接，放大器2与DDS2芯片相连接；前级滤波器包括滤波器1和滤波器2，滤波器1与DDS1芯片相连接，滤波器2与DDS2芯片相连接。
2.根据权利要求1所述的减少换频时间的跳频源，其特征在于：所述前级倍频器包括倍频器1和倍频器2，后级倍频器包括倍频器3和倍频器4，后级放大器包括放大器3和放大器4，次后级滤波器包括滤波器3和滤波器4，后级滤波器包括滤波器5和滤波器6，开关2、倍频器1、放大器3、滤波器3、倍频器3、滤波器5、开关3顺次连接；开关2、倍频器2、放大器4、滤波器4、倍频器4、滤波器6、开关3顺次连接。
3.根据权利要求2所述的减少换频时间的跳频源，其特征在于：所述逻辑控制单元为FPGA。
4.根据权利要求3所述的减少换频时间的跳频源，其特征在于：所述滤波器3为500-750MHz的滤波器，滤波器4为750-1000MHz的滤波器。
5.根据权利要求4所述的减少换频时间的跳频源，其特征在于：所述DDS1芯片和DDS2芯片为相同的芯片。
6.一种减少换频时间的跳频源的使用方法，其特征在于：晶振作为外部参考时钟，使用功分器使输入DDS1芯片和DDS2芯片的参考时钟相一致，放大器1和放大器2保证输入信号的幅值，通过逻辑控制单元、开关1控制DDS1芯片和DDS2芯片交互工作，DDS1芯片工作时，DDS2芯片进行设置等待，在IO_UPDATA信号到达时，DDS2芯片工作，DDS1芯片进行设置等待；通过逻辑控制单元控制开关2、开关3用于切换扩展链路，频带经过倍频器1、倍频器2分别扩展，同时采用滤波器3、滤波器4、滤波器5和滤波器6抑制多次谐波。
7.根据权利要求6所述的减少换频时间的跳频源的使用方法，其特征在于：所述逻辑控制单元为FPGA。
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