CN207833381U - 同步信号源 - Google Patents

Abstract

本实用新型公开了一种同步信号源，包括DSP处理器、可编程逻辑器件、寄存器、内存储器、阻抗匹配网络、主机、20MHz时钟源、50MHz时钟源、500MHz时钟源，内存储器设置在DSP处理器的程序加载输入端，DSP处理器同时电连接有20MHz时钟源、内存储器、可编程逻辑器件和寄存器，可编程逻辑器件还同时电连接有主机、50MHz时钟源和寄存器，寄存器还同时电连接有500MHz时钟源和阻抗匹配网络。该同步信号源具有频率转换时间短、输出频带宽的优点，能够满足对低相位噪声、低杂散噪声、快速频率切换以及宽带线性扫描的要求，该信号源结构简单、功能强大、抗干扰性优越，具有良好的性价比。

Description

同步信号源

技术领域

本实用新型属于同步信号技术领域，具体地说，是涉及一种同步信号源。

背景技术

同步信号源就是将线性调频和相位编码信号以及伪随机码进行混合调制，产生线性调频相位编码混合调制信号。如何将这几种信号较好的混合起来，是同步信号技术的关键。目前的同步信号源存在着转换时间较长、输出频带较窄、结构复杂且容易受到信号杂质干扰的缺陷。

实用新型内容

本实用新型的目的就在于为了解决上述问题而提供一种同步信号源。

本实用新型通过以下技术方案来实现上述目的：

一种同步信号源，包括DSP处理器、可编程逻辑器件、寄存器、内存储器、阻抗匹配网络、主机、20MHz时钟源、50MHz时钟源、500MHz时钟源；

所述内存储器设置在所述DSP处理器的程序加载输入端，所述20MHz时钟源设置在所述DSP处理器的时钟信号端；

所述可编程逻辑器件的控制信号输入端与所述主机的控制信号输出端连接，所述50MHz时钟源设置在所述可编程逻辑器件的时钟信号端；

所述阻抗匹配网络设置在所述寄存器的信号输出端，所述阻抗匹配网络的输出端作为所述同步信号源的信号输出端，所述500MHz时钟源设置在所述寄存器的时钟信号端；

所述DSP处理器与所述可编程逻辑器件之间双向通信连接，所述DSP处理器与所述寄存器之间双向通信连接，所述可编程逻辑器件的逻辑信号输出端与所述寄存器的逻辑信号输入端连接。

作为本专利选择的一种技术方案，所述DSP处理器的型号选用ADSP21065L。

作为本专利选择的一种技术方案，所述DSP处理器与所述寄存器之间的对接口有多个，且分为数据对接口和地址对接口，且数据对接口通过数据总线连接，地址对接口通过地址总线连接。

作为本专利选择的一种技术方案，所述DSP处理器与所述可编程逻辑器件之间的中断信号接口对应连接，所述DSP处理器与所述可编程逻辑器件之间的 FLAGST信号接口对应连接。

作为本专利选择的一种技术方案，所述寄存器的型号选用AD9858。

与现有技术相比，本实用新型具有以下有益效果：

该同步信号源具有频率转换时间短、输出频带宽的优点，能够满足对低相位噪声、低杂散噪声、快速频率切换以及宽带线性扫描的要求，该信号源结构简单、功能强大、抗干扰性优越，具有良好的性价比。

附图说明

图1为本实用新型所述同步信号源的结构框图。

具体实施方式

下面结合附图对本实用新型作进一步说明：

结合图1所示，本实用新型包括DSP处理器、可编程逻辑器件、寄存器、内存储器、阻抗匹配网络、主机、20MHz时钟源、50MHz时钟源、500MHz时钟源；

内存储器设置在DSP处理器的程序加载输入端，20MHz时钟源设置在DSP处理器的时钟信号端；

可编程逻辑器件的控制信号输入端与主机的控制信号输出端连接，50MHz时钟源设置在可编程逻辑器件的时钟信号端；

阻抗匹配网络设置在寄存器的信号输出端，阻抗匹配网络的输出端作为同步信号源的信号输出端，500MHz时钟源设置在寄存器的时钟信号端；

DSP处理器与可编程逻辑器件之间双向通信连接，DSP处理器与寄存器之间双向通信连接，可编程逻辑器件的逻辑信号输出端与寄存器的逻辑信号输入端连接。

上述结构中，DSP处理器的型号选用ADSP21065L。DSP处理器与寄存器之间的对接口有多个，且分为数据对接口和地址对接口，且数据对接口通过数据总线连接，地址对接口通过地址总线连接。DSP处理器与可编程逻辑器件之间的中断信号接口对应连接，DSP处理器与可编程逻辑器件之间的FLAGST信号接口对应连接。

寄存器的型号选用AD9858，其所含10位数摸转换器可工作到1GSPS，可产生400MHz的频率捷变模拟输出正弦波，具有快速调频和细微的频率分辨率(32 位频率分辨率)。内部有集成的电荷泵(CP)和相频检测器(PFD)，可以将高速DDS 和锁相环(PLL)结合使用。片内模拟混频器又可使DDS、PLL和混频器结合使用。 AD9858可对对输入时钟进行二分频，这样外部输入时钟可以高达2GHz。寄存器有三种工作模式，分别为单音频、频率扫描和全睡眠模式，在任何一种模式下射频模块(PFD、CP、混频器)可以使用或不使用，可以处于活动或低功耗状态。单音频模式下，由内部寄存器FRW控制的单频输出信号，频率可以任意改变，频率跳变的速度与刷新相应寄存器的速度有关。如果想得到快速跳频，可以通过外部引脚来选择4个存储在寄存器中的频率值来实现。频率扫描模式可以自动完成频率扫描工作，产生线性调频或实现其他频率扫描应用，而且不受I/O 口对多寄存器操作时的速度限制。本专利中所用到的寄存器有并行和串行两种编程模式，有4个相互独立的工作组(profile 0～3)，每个工作组由32位的频率调制字(FTWx)和4个14位的相位补偿字(POWx)组成，4个工作组之间由外部引脚PS0和PS1进行切换，其对应关系如图1所示。无论本专利所述寄存器工作于哪种工作模式，分别设定Profile工作组的FTWx和POWx，通过改变PS1和 PS0的值，就可以同时改变信号的频率和相位，而且相位的改变可以是绝对调相或相对调相。相对于传统技术，本专利中所用到的寄存器大大缩短了码元间的转换时间。参数写入AD9858的寄存器后，只需产生PS0和PS1的控制时序就可以产生相应的二相码。

本专利所述同步信号源，可编程逻辑器件的作用是产生整个系统需要的全部同步控制信号，接受主机提供的控制信号和波形参数选择信号，产生相应的 DSP处理器中断信号。DSP处理器根据中断信号来确定雷达工作波形，产生相应工作参数，然后对寄存器进行相应的初始化和置数。可编程逻辑器件还将波形参数、工作模式等信息通过I/O端口发送给雷达发射机、信号处理机等相应的其他处理单元。用ADSP21065L来控制寄存器具有工作波形稳定、时序容易控制、精度高和后期调试简单的优点。寄存器是信号源的核心，在接收DSP处理器的参数后，确定相应的工作状态，等待可编程逻辑器件产生相应的控制信号，输出相应的波形。寄存器输出的信号经过阻抗匹配网络后，输出混合调制信号。

本专利所述同步信号源，在实际产生二相码的时候，由于通过外部引脚PS0 和PS1的变化来改变二相码的子码转换，这个过程中不可避免地会使子码与子码之间有一定的转换时间，转换时间主要取决于寄存器的外部更新信号FUD。

按照上述实施方式，便可很好地实现本实用新型。值得说明的是，基于上述结构设计的前提下，为解决同样的技术问题，即使在本实用新型上做出的一些无实质性的改动或润色，所采用的技术方案的实质仍然与本实用新型一样，故其也应当在本实用新型的保护范围内。

Claims (5)

1.一种同步信号源，其特征在于，包括DSP处理器、可编程逻辑器件、寄存器、内存储器、阻抗匹配网络、主机、20MHz时钟源、50MHz时钟源、500MHz时钟源；

所述内存储器设置在所述DSP处理器的程序加载输入端，所述20MHz时钟源设置在所述DSP处理器的时钟信号端；

所述可编程逻辑器件的控制信号输入端与所述主机的控制信号输出端连接，所述50MHz时钟源设置在所述可编程逻辑器件的时钟信号端；

所述阻抗匹配网络设置在所述寄存器的信号输出端，所述阻抗匹配网络的输出端作为所述同步信号源的信号输出端，所述500MHz时钟源设置在所述寄存器的时钟信号端；

所述DSP处理器与所述可编程逻辑器件之间双向通信连接，所述DSP处理器与所述寄存器之间双向通信连接，所述可编程逻辑器件的逻辑信号输出端与所述寄存器的逻辑信号输入端连接。

2.根据权利要求1所述的同步信号源，其特征在于，所述DSP处理器的型号选用ADSP21065L。

3.根据权利要求1或2所述的同步信号源，其特征在于，所述DSP处理器与所述寄存器之间的对接口有多个，且分为数据对接口和地址对接口，且数据对接口通过数据总线连接，地址对接口通过地址总线连接。

4.根据权利要求2所述的同步信号源，其特征在于，所述DSP处理器与所述可编程逻辑器件之间的中断信号接口对应连接，所述DSP处理器与所述可编程逻辑器件之间的FLAGST信号接口对应连接。

5.根据权利要求1所述的同步信号源，其特征在于，所述寄存器的型号选用AD9858。