CN110988649B - 一种反熔丝型fpga编程波形产生电路及反熔丝检测方法 - Google Patents
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Abstract
本发明公开一种反熔丝型FPGA编程波形产生电路及反熔丝检测方法，属于编程烧写电路技术领域。反熔丝型FPGA编程波形产生电路包括波形发生电路和编程时序控制电路，编程码流输入到所述波形发生电路，在所述编程时序控制电路的控制下，所述波形发生电路产生编程波形输出到反熔丝的端口，完成对反熔丝的编程。本发明能够方便快速的对反熔丝进行编程，提高了编程效率。
Description
技术领域
本发明涉及编程烧写电路技术领域，特别涉及一种反熔丝型FPGA编程波形产生电路及反熔丝检测方法。
背景技术
FPGA作为一种可编程逻辑器件，以其配置灵活、速度快等优点广泛应用于通信、航空航天、医疗、安防视频监控等领域。目前FPGA基本分为反熔丝型、Flash型和SRAM型三种。
反熔丝具有面积小、功耗低、速度快、可靠性高等特点，所以尤其适合作为一次可编程电路的可配置单元。在反熔丝FPGA中，反熔丝单元可用作可配置布线通路和开关，所以对反熔丝熔通电阻一致性要求较高。在FPGA中存在大量反熔丝单元，通常以阵列形式出现，编程反熔丝的波形较为复杂，包括预充电、浮空、施加正反编程高压等过程。
发明内容
本发明的目的在于提供一种反熔丝型FPGA编程波形产生电路及反熔丝检测方法，以解决目前编程反熔丝的波形操作步骤多、工作复杂的问题。
为解决上述技术问题，本发明提供一种反熔丝型FPGA编程波形产生电路，包括波形发生电路和编程时序控制电路；
编程码流输入到所述波形发生电路，在所述编程时序控制电路的控制下，所述波形发生电路产生编程波形输出到反熔丝的端口，完成对反熔丝的编程。
可选的，所述编程时序控制电路包括3个D触发器和组合逻辑电路，
编程控制时钟信号Pclk连到D触发器DF0和DF1的时钟输入端，D触发器DF0的输出Q端连到D触发器DF1的输入D端，D触发器DF1的输出端Q经过反相器INV0连到D触发器DF0的输入端D，构成反馈回路；
反相器INV0的输出与D触发器DF0的Q1输出经过与门送到D触发器DF2的时钟输入端，D触发器DF2的输出Q端经过反相器INV1反馈到输入D端；
在编程控制时钟信号Pclk的控制下，产生4个控制信号：预充电控制信号PC_ctrl、编程高压控制信号VH_ctrl、编程极性控制信号Po_ctrl和浮空控制信号F_ctrl；所述编程时序控制电路是一个3位的状态机，在编程控制时钟信号Pclk作用下，控制状态跳转；D触发器DF0～DF2实现分频的作用。
可选的，所述波形发生电路包括串并转换电路、译码电路和电平转换电路；所述串并转换电路包括若干个DFF0触发器和若干个LAT锁存器，DFF0触发器的输出Q端连到下一级DFF0触发器的输入D端和本级LAT锁存器的输入D端；
所述译码电路包括或非、异或门电路，两级串并转换电路输出为1组2bits输入到所述译码电路，在所述4个控制信号下产生译码输出；
所述电平转换电路在使能有效期间，实现将低电压输入转换成高电压输出。
本发明还提供了一种编程后反熔丝检测方法，包括：
每次编程期间，即反熔丝两端在编程高压驱动下，一端连接编程高压VPP，另一端连接GND，能够通过监测VPP电源的电流，以判断被编程反熔丝的编程击穿程度：
根据欧姆定律R＝V/I计算出该反熔丝的熔通电阻，当VPP电流较大，熔通电阻不大于100Ω，判定该反熔丝已被编通，继续编程下一个反熔丝；若VPP电流较小，熔通电阻大于100Ω，则需要重复对该反熔丝编程。
在本发明中提供了一种反熔丝型FPGA编程波形产生电路及反熔丝检测方法，反熔丝型FPGA编程波形产生电路包括波形发生电路和编程时序控制电路，编程码流输入到所述波形发生电路，在所述编程时序控制电路的控制下，所述波形发生电路产生编程波形输出到反熔丝的端口，完成对反熔丝的编程。本发明能够方便快速的对反熔丝进行编程，提高了编程效率。
附图说明
图1是本发明提供的反熔丝型FPGA编程波形产生电路结构示意图；
图2是反熔丝型FPGA编程波形产生电路中编程时序控制电路结构示意图；
图3是反熔丝型FPGA编程波形产生电路中波形发生电路结构示意图；
图4是输出反熔丝两端的编程波形示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种反熔丝型FPGA编程波形产生电路及反熔丝检测方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种反熔丝型FPGA编程波形产生电路，如图1所示，包括波形发生电路和编程时序控制电路；编程码流输入到所述波形发生电路，在所述编程时序控制电路的控制下，所述波形发生电路产生编程波形输出到反熔丝的端口，完成对反熔丝的编程。
请参阅图2，所述编程时序控制电路包括若干个D触发器和组合逻辑电路，D触发器的数量为3个，组合逻辑电路包括多个逻辑门；编程控制时钟信号Pclk连到D触发器DF0和DF1的时钟输入端，D触发器DF0的输出Q端连到D触发器DF1的输入D端，D触发器DF1的输出端Q经过反相器INV0连到D触发器DF0的输入端D，构成反馈回路；反相器INV0的输出与D触发器DF0的
输出经过与门送到D触发器DF2的时钟输入端，D触发器DF2的输出Q端经过反相器INV1反馈到输入D端；在编程控制时钟信号Pclk的控制下，产生4个控制信号：预充电控制信号PC_ctrl、编程高压控制信号VH_ctrl、编程极性控制信号Po_ctrl和浮空控制信号F_ctrl；所述编程时序控制电路是一个3位的状态机，在编程控制时钟信号Pclk作用下，控制状态跳转；D触发器DF0～DF2实现分频的作用。
如图3所示，所述波形发生电路包括串并转换电路、译码电路和电平转换电路；所述串并转换电路包括若干个DFF0触发器和若干个LAT锁存器，DFF0触发器的输出Q端连到下一级DFF0触发器的输入D端和本级LAT锁存器的输入D端；所述译码电路包括或非、异或门电路，两级串并转换电路输出为1组2bits输入到所述译码电路，在所述4个控制信号下产生译码输出；所述电平转换电路在使能有效(即EP为高，EN为低)期间，实现将低电压输入转换成高电压输出。
编程码流串行数据SDI在移位时钟Shift_clk的控制下移入DFF0触发器中，在update信号控制下锁存数据，完成串并转换；所述译码电路对LAT锁存器输出数据译码输出，同时受浮空控制信号F_ctrl、全局使能信号GE、编程极性控制信号Po_ctrl、编程高压控制信号VH_ctrl控制；全局使能信号GE在编程期间一直为高，能够切换整体波形发生电路是否为编程模式；浮空控制信号F_ctrl为高时，传输VPP的NMOS管关闭，输出信号N1悬空；浮空控制信号F_ctrl为低时，使能波形输出；浮空控制信号F_ctrl有效出现在输出电平切换期间，如预充电电压过渡到编程高压期间，或者预充电过渡到地期间，N1和N2节点浮空可以隔离两种电源，预防电源短路；同时，N1和N2节点浮空期间，由于布线通道vl和hl具有一定的电荷保持能力，所以能够维持一段时间的预充电压VPP/2；编程极性控制信号Po_ctrl在一个编程周期内翻转一次，可以完成输出VPP/GND的切换，从而实现反熔丝两端信号的反向；
编程高压控制信号VH_ctrl为高时，波形发生电路输出为VPP信号，此时反熔丝两端均被拉到VPP电压；每次编程结束后，将反熔丝两端拉到VPP电压，然后过渡到下一次编程。
将串行编程码数据灌入图3所示的寄存器链中，经过移位锁存，前两个寄存器数据为2’b10，后两个寄存器数据为2’b11，在图2状态机的控制下，然后译码和电平转换，最终输出反熔丝两端的编程波形，如图4所示。
实施例二
本发明实施例二提供了一种编程后反熔丝检测方法，包括：
每次编程期间，即反熔丝两端在编程高压驱动下，一端连接编程高压VPP，另一端连接GND，能够通过监测VPP电源的电流，以判断被编程反熔丝的编程击穿程度：
根据VPP电源的电流I和欧姆定律R＝V/I计算出该反熔丝的熔通电阻，当VPP电流较大，熔通电阻不大于100Ω，判定该反熔丝已被编通，继续编程下一个反熔丝；若VPP电流较小，熔通电阻大于100Ω，则需要重复对该反熔丝编程。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (2)
1.一种反熔丝型FPGA编程波形产生电路，其特征在于，包括波形发生电路和编程时序控制电路；
编程码流输入到所述波形发生电路，在所述编程时序控制电路的控制下，所述波形发生电路产生编程波形输出到反熔丝的端口，完成对反熔丝的编程；
所述编程时序控制电路包括3个D触发器和组合逻辑电路，编程控制时钟信号Pclk连到D触发器DF0和DF1的时钟输入端，D触发器DF0的输出Q端连到D触发器DF1的输入D端，D触发器DF1的输出端Q经过反相器INV0连到D触发器DF0的输入端D，构成反馈回路；
反相器INV0的输出与D触发器DF0的
输出经过与门送到D触发器DF2的时钟输入端，D触发器DF2的输出Q端经过反相器INV1反馈到输入D端；
在编程控制时钟信号Pclk的控制下，产生4个控制信号：预充电控制信号PC_ctrl、编程高压控制信号VH_ctrl、编程极性控制信号Po_ctrl和浮空控制信号F_ctrl；所述编程时序控制电路是一个3位的状态机，在编程控制时钟信号Pclk作用下，控制状态跳转；D触发器DF0~DF2实现分频的作用。
2.如权利要求1所述的反熔丝型FPGA编程波形产生电路，其特征在于，所述波形发生电路包括串并转换电路、译码电路和电平转换电路；所述串并转换电路包括若干个DFF0触发器和若干个LAT锁存器，DFF0触发器的输出Q端连到下一级DFF0触发器的输入D端和本级LAT锁存器的输入D端；
所述译码电路包括或非、异或门电路，两级串并转换电路输出为1组2bits输入到所述译码电路，在所述4个控制信号下产生译码输出；
所述电平转换电路在使能有效期间，实现将低电压输入转换成高电压输出。
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