CN110890888B - 数字模拟转换电路及方法 - Google Patents

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Abstract

本发明公开一种数字模拟转换电路，包括：最高有效比特路径，包括：第一Δ‑Σ调制器，具有第一输出和第二输出；以及第一数字模拟转换器，耦合到所述第一Δ‑Σ调制器的第一输出；数字滤波器，耦合到所述第一Δ‑Σ调制器的第二输出；以及最低有效比特路径，包括：第二Δ‑Σ调制器，包括回路滤波器和量化器，所述量化器具有耦合到所述回路滤波器和所述数字滤波器的输入；以及第二数字模拟转换器，耦合到所述量化器的输出。因此可以通过减去最低有效比特路径的输出与最高有效比特路径的输出的组合来抑制或至少减弱最高有效比特路径的量化噪声；可以使用数量更少的DAC等元件，减小芯片的总面积，简化电路设计。

Description

数字模拟转换电路及方法
技术领域
本发明涉及电路技术领域，尤其涉及一种数字模拟转换电路及方法。
背景技术
数字模拟转换器(DAC)是将数字信号转换为模拟信号的系统。DAC通常用于音乐播放器中，以将数字数据流转换为模拟音讯信号。DAC还用于电视和移动电话，以将数字视频数据转换为模拟视频信号，连接到屏幕驱动器以显示单色或彩色图像。
然而，目前的数字模拟转换电路量化噪声较高，因此，期望一种新颖的数字模拟转换电路。
发明内容
有鉴于此，本发明提供一种数字模拟转换电路及方法，可以抑制或至少减弱量化噪声。
根据本发明的第一方面，公开一种数字模拟转换电路，包括：
最高有效比特路径，包括：第一Δ-Σ调制器，具有第一输出和第二输出；以及第一数字模拟转换器，耦合到所述第一Δ-Σ调制器的第一输出；
数字滤波器，耦合到所述第一Δ-Σ调制器的第二输出；以及
最低有效比特路径，包括：第二Δ-Σ调制器，包括回路滤波器和量化器，所述量化器具有耦合到所述回路滤波器和所述数字滤波器的输入；以及第二数字模拟转换器，耦合到所述量化器的输出。
根据本发明的第二方面，公开一种数字模拟转换方法，所述方法包括：
使用Δ-Σ调制器处理数字输入信号；以及
基于处理后的数字输入信号，产生包括N个控制比特的控制信号，N个控制比特中的每一个配置为控制DAC的多个开关中的相应开关，其中：
所述产生包括N个控制比特的控制信号的步骤包括：在多个时钟周期的每一个中，将所述N个控制比特的相同数量的控制比特从第一值切换到第二值，所述数量小于N，以及
所述将所述N个控制比特的相同数量的控制比特从第一值切换到第二值的步骤包括：设置阈值。
本发明提供的数字模拟转换电路由于包括最高有效比特路径及最低有效比特路径，并且还有设置在最高有效比特路径及最低有效比特路径之间的数字滤波器，因此可以通过减去最低有效比特路径的输出与最高有效比特路径的输出的组合来抑制或至少减弱最高有效比特路径的量化噪声；并且本发明可以使用数量更少的DAC等元件，减小芯片的总面积，简化电路设计，有助于芯片的小型化并且可以节省成本，以及具有更低的功耗。
附图说明
图1是示出根据一些实施例的多段(multi-segment)数字模拟转换电路100的框图。
图2是示出根据一些实施例的图1的电路的最高有效比特路径的Δ-Σ调制器的实施方案的框图。
图3是示出根据一些实施例的图1的电路的最低有效比特路径的Δ-Σ调制器的实施方案的框图。
图4是示出根据一些实施例的图1的电路的具体实施方案的框图。
图5是示出根据一些实施例的用于将数字输入转换为模拟域的方法的流程图。
图6是示出根据一些实施例的具有多个开关的DAC和用于控制多个开关的电路的框图。
图7A-7B是示出根据一些实施例的在存在符号间干扰的情况下，从数字模拟转换器的元件输出的电流的曲线图。
图8A是示出根据一些实施例的与ADC模拟输出信号相关联的功率频谱密度的曲线图。
图8B是示出根据一些实施例的在存在失配和符号间干扰的情况下，与DAC模拟输出信号相关联的功率频谱密度的曲线图。
图9A是示出根据一些实施例的如何随时间开关比特的示例的图表。
图9B是示出根据一些实施例的DAC控制器的示例的框图。
图10A是示出根据一些实施例的DAC控制器的另一实例的框图。
图10B是示出根据一些实施例的图10A的信号syi的示例的曲线图。
图10C是示出根据一些实施例的信号syi如何随时间变化的曲线图。
图11A是示出根据一些实施例的排序算法的流程图。
图11B是示出根据一些实施例的搜索算法的流程图。
图12A-12B示意性地示出了根据一些实施例的搜索算法的示例。
图13是示出根据一些实施例的用于选择比特子集的算法的图。
具体实施方式
Ⅰ分段
分段(Segmentation)是用于数字模拟转换的技术，以降低转换器的复杂性和面积。分段依赖于分两层级(tranche)转换的数字序列的分离。第一层级对应于最高有效比特(most significant bit，MSB)，第二层级(least significant bit，LSB)对应于最低有效比特。分段的数字转换器(digital-to-converter，DAC)的一个优点是它们不仅在频带内(在输入信号的带宽(bandwidth)内)显著降低量化噪声(quantization noise)，而且在频带外(在输入信号的带宽之外)也可以显著降低量化噪声。在高动态音域应用中，降低频带外量化噪声特别有用，其中频带外噪声可以由于DAC之后的放大器的非线性而移动到频带内。
然而，发明人已经意识到，在某些应用中，例如高保真数字音频系统，分段的DAC可能太多噪声。发明人进一步认识到，分段DAC中的主要噪声来源是与最高有效比特的量化相关联的量化。
发明人已经开发了分段DAC，分段DAC设计为抑制与最高有效比特的量化相关联的量化噪声。这些DAC的设计涉及对最高有效比特使用一个(或多于一个)Δ-Σ(delta-sigma)调制器，对于最低有效比特使用一个(或多于一个)Δ-Σ调制器(当然与最高有效比特使用的Δ-Σ调制器不同)。在一些实施例中，可以通过提取与最高有效比特相关联的量化噪声并且通过将提取的噪声直接注入到Δ-Σ调制器的量化器(quantizer)中来获得最低有效比特以实现噪声抑制。在被注入量化器之前所提取的噪声可以以这样的方式处理：与最高有效比特相关联的DAC的输出处存在的相同量化噪声也出现在与最低有效比特相关联的DAC的输出处。以这种方式，可以通过从彼此减去这些DAC的输出来抑制与最高有效比特的量化相关联的噪声。在一些实施例中，提取的量化噪声的处理可以涉及对提取的量化噪声的滤波。另外或替代地，提取的量化噪声的处理可以涉及放大所提取的量化噪声。
图1是根据一些实施例的多段(multi-segment)数字模拟转换电路100的框图。电路100包括最高有效比特(MSB)路径110和最低有效比特(LSB)路径150。MSB路径110配置为将数字输入信号的最高有效比特转换为模拟域(domain)，并且配置LSB路径150将数字输入信号的最低有效比特转换为模拟域。
MSB路径110包括Δ-Σ调制器112，数字模拟转换器(DAC)控制器120，滤波器122和DAC 124。LSB路径150包括Δ-Σ调制器152，DAC控制器160和DAC 160。MSB路径和LSB路径可以以任何合适的方式实现，包括例如使用电阻一元权重(unary-weight)DAC或其他类型的电阻DAC。
DAC控制器120和160可以包括分别用于控制DAC 124和DAC 164的运行的电路(例如数字电路)。在一些实施例中，可以使用有限脉冲响应(finite impulse response，FIR)滤波器来实现滤波器122。FIR滤波器的使用可以导致DAC控制器124处理的比特数量的减少，这样可以降低了DAC控制器120的复杂性。
Δ-Σ调制器112具有两个输出。一个输出耦合到DAC控制器120。另一个输出耦合到LSB路径。如下面将进一步详细描述的，第二输出(耦合到LSB路径的)可以用于提取在Δ-Σ调制器112内部生成的量化噪声，并将这种噪声注入到LSB路径的Δ-Σ调制器中。
Δ-Σ调制器152包括回路(loop)滤波器154和量化器156，Δ-Σ调制器152将来自一组高精度值的输入映射到来自一组有限离散值的输出。N比特量化器将输入映射到来自一组2N值的输出。回路滤波器154具有耦合到量化器156的输出的输入和耦合到量化器156的输入的输出。回路滤波器154可以设计为抑制或至少减少在模拟输出信号中的频带外噪声(要转换的信号频带外的噪声)。例如回路滤波器154可以包括数字积分器。
在一些实施例中，滤波器140可以插入在MSB路径110和LSB路径160之间。在一些实施例中，可以使用数字FIR滤波器来实现滤波器140。滤波器140可用于代替由DAC 164和设置在DAC控制器160和DAC 164之间的滤波器组成的FIR-DAC滤波器。相对于其中滤波器设置在DAC控制器160和DAC 164之间的FIR-DAC实现方式，使用插入在MSB路径和LSB路径之间的数字滤波器(滤波器140)可以简化电路的设计(也即DAC控制器160和DAC 164之间不设滤波器而设置在MSB路径和LSB路径之间)，因为模拟滤波器通常需要更多数量的DAC，这样将会增加了芯片的总面积。在实现模拟滤波器的一个示例中，在DAC控制器160的输出处存在十六个DAC。然而，通过用数字滤波器140替换模拟滤波器，可以将DAC的数量减少到一个单元(或一个)。因此本实施例中的滤波器140的设置方式，可以使用数量更少的DAC等元件，减小芯片的总面积，简化电路设计，有助于芯片的小型化并且可以节省成本，以及具有更低的功耗。
在一些实施例中，增益级(gain stage)142可以插入在MSB路径110和LSB路径150之间。增益级142可以设置在MSB路径110和滤波器140之间，或者设置在滤波器140和LSB路径150之间。在一些实施例中，电路100可以包括滤波器140和增益级142。在其他实施例中，电路100可以仅包括滤波器140和增益级142之间的一个。增益级142也可称为放大器。
可以使用诸如数字乘法器或数字加法器的放大器来实现增益级142。如下面进一步详细描述的，在MSB路径和LSB路径之间提供增益级(例如增益级142)可以减轻量化器156的量化噪声对输出信号的影响。
此外，在MSB路径110和LSB路径150之间插入增益级(例如增益级142)可以放宽(relax)DAC 164所需的增益以提供期望的信噪比。这样可以使芯片面积的显著减小，因为DAC的增益通常使用大电阻来实现。因此，本实施例中增益级142(增益级142的加入)可以消除对大电阻器的需要(因为不再需要具有大电阻的DAC的增益)。
通过使用加法器170将DAC 124的输出与DAC 164的输出相加来获得电路100输出的模拟输出信号。
图2是说明根据一些实施例的图1的电路的最高有效比特路径的Δ-Σ调制器的实施方案的框图。在该实施例中，Δ-Σ调制器112包括加法器115和117，滤波器114和量化器116。
量化器116将来自一组高精度值的输入映射到来自一组有限离散值的输出。滤波器114可以设计为消除或至少减少频带外噪声。例如，滤波器114可以包括FIR滤波器或延时器。加法器115将滤波器114的输出加到数字输入信号上。加法器115的输出作为输入提供给量化器116。加法器117从量化器116的输出中减去加法器115的输出。加法器117的输出(标记为“E1”)作为输入提供给滤波器114并作为输入提供给LSB路径150。在第1-2图的实施例中，例如，加法器117的输出耦合到滤波器140的输入。
信号E1从量化器116的输出导出(derive)，信号E1具有表示量化器116的量化噪声的特性。例如，在一些实施例中，信号E1的振幅(amplitude)与量化器116的量化噪声的幅度成比例。
图3是说明根据一些实施例的图1的电路的最低有效比特路径的Δ-Σ调制器的实施方案的框图。在该实施例中，Δ-Σ调制器152包括加法器155和157，滤波器158和量化器156。滤波器158和加法器155可以共同用作图1的回路滤波器154。
加法器157从滤波器158的输出中减去MSB路径110的输出(可以经由滤波器140和/或增益级142来到加法器157)。加法器157的输出作为输入提供给量化器156。加法器155从量化器156的输出中减去滤波器158的输出。
在一些实施例中，MSB路径的量化噪声可以注入到LSB路径的量化器中，使得LSB路径不仅反映LSB路径本身的量化噪声，而且还反映MSB路径的量化噪声。在一些实施例中，可以通过减去LSB路径的输出与MSB路径的输出的组合来抑制(或至少减弱)MSB路径的量化噪声。
根据一些非限制性实施例，图4的电路布置为抑制(或至少减弱)MSB路径的量化噪声。信号U和V分别代表电路的输入和输出。信号V1表示量化器116的输出。信号E1表示量化器116的量化噪声。信号V2表示量化器156的输出。信号E2表示量化器156的量化噪声。增益级142的增益是-K，增益DAC 124的增益为1，DAC 164的增益为1/K。滤波器122和140的转换函数(transfer function)可以设置为大致相同的值(图4的示例中的HFIR)。滤波器114和158的噪声转换函数可以设置为大致相同的值(图4的示例中的NTF)。应当理解，对于滤波器，DAC和增益级的响应，不同的实施例可以具有的不同值。
V1和V2可以通过以下表达式得出：
V1＝U+NTF x E1
V2＝NTF(-K x HFIR x E1+E2)
V1经过(穿过或通过)滤波器122(具有响应HFIR)和DAC 124(具有单一(unitary)增益)。V2经过DAC 164(增益为1/K)。因此，输出V由下式得出：
V＝(V1 x HFIR)+(V2/K)＝
＝(U x HFIR)+(NTF x E1 x HFIR)–(NTF x E1 x HFIR)+(NTF x E2)/K＝
＝(U x HFIR)+(NTF x E2)/K
因此，本实施抑制了MSB路径E1的量化噪声，从而改善了输出信号的信噪比。
应当理解，在LSB路径和MSB路径之间具有-K的增益允许DAC 164的增益从1减小到1/K。这样可以使DAC 164的量化步长(step size)的减小，并且因此导致整个电路的空间减小，从而简化电路及减小电路面积。DAC 164的输入比DAC 124的输入更少，例如DAC 164的输入的比特比DAC 124的输入的比特更少。作为其中一个示例，DAC 164的输入为6比特而DAC124的输入为10比特，当然这仅仅是举例说明，DAC 164的输入为其他数量的比特(例如8、10、16等等)，而DAC124的输入为比DAC 164的输入更多的比特(例如24、32、36等等)。
图5是说明根据一些实施例的用于将数字输入转换到模拟域的方法的流程图。在一些实施例中，可以使用电路100(例如电路400)来实现方法500。
方法500开始于动作502，其中使用第一Δ-Σ调制器处理输入信号。例如参考图1，可以用Δ-Σ调制器112处理数字输入信号。
在动作504处，使用DAC(例如图1的DAC 124)转换Δ-Σ调制器(第一Δ-Σ调制器)的输出。
在动作506，对从第一Δ-Σ调制器提取的量化噪声(例如图4的信号E1)进行滤波(例如使用滤波器140)。可选地，可以使用增益级(例如增益级142)来放大量化噪声。
在动作508，使用第二Δ-Σ调制器的量化器(例如图1的量化器156)量化滤波后的量化噪声。
在动作510处，可以使用第二DAC(例如，图1的DAC 164)来转换量化滤波后的量化噪声。
在动作512处，第一DAC的输出可以与第二DAC的输出组合以生成输出模拟信号。
II DAC控制器
某些音讯应用，在此称为“高动态音域音频应用”，需要高达130dB或更高的动态音域。虽然一些听众可能无法感知到例如120db动态音域和130dB动态音域之间的任何有意义的差异，但是另一些听众的听觉更敏锐，当动态音域超过130dB时，他们能够欣赏到音频整体质量的提高。
发明人已经意识到DAC代表限制某些音频系统的动态音域的主要因素(或至少一个因素)。更具体地，一个限制因素是由于DAC中不可避免地出现的符号间干扰(inter-symbol interference，ISI)。ISI是一种脉冲的上升沿和下降沿呈现不同的斜率的现象。当ISI发生时，下降沿的持续时间与上升沿的持续时间不同。结果是引入了可能导致非线性失真的寄生谐波(spurious harmonics)。
另一个限制因素是由于制造公差(fabrication tolerance)导致的电阻DAC中可能出现的电阻失配(mismatches)。当设计为具有相同电阻器的电阻DAC具有不同电阻的电阻器时(例如由于制造公差导致)，这会导致频带内噪声的增加，这也会限制音频系统增加动态音域的能力。
发明人已经开发出DAC控制器，其减少由ISI引起的非线性失真的负面影响并减少电阻失配的负面影响(至少在那些设计为具有匹配的电阻器的电阻DAC中)。由发明人开发的DAC控制器涉及在多个时钟周期内切换(导通和/或截止)固定数量的DAC元件。这种技术在本文中称为“固定转换加权平均值”或“FTWA(fixed transition weighting average)”。发明人已经意识到执行FTWA可以将ISI引起的误差分成两个部分：系统分量和随机分量。系统分量可以包括ISI的DC(directed current，定向电流)内容，而随机分量可以包括ISI的高频内容。因此，系统分量可以是频带内的(例如，可以具有与数字信号的频谱重叠)，而随机分量可以是频带外的(例如，可以与数字信号没有频谱重叠)。在频带外，在一些实施例中，可以透过滤波消除或至少减弱随机分量。
执行FTWA(固定转换加权平均值)可以涉及设置阈值，其中仅导通(或截止)与超过阈值的信号相关联的DAC元件。此外，执行FTWA可以涉及导通(和/或截止)固定数量的DAC元件。因此，在一些实施例中，执行FTWA涉及保持超过阈值的信号的数量随时间固定。
可以利用不同的技术来保持超过阈值的信号的数量随时间固定。在一些实施例中，可以使用排序算法(sort algorithm)来设置阈值。排序算法可以基于信号的幅度(magnitude)对信号进行排序，并且可以仅选择M个最大信号。然后，与M个最大信号相关联的DAC元件导通(或截止)，而其他DAC元件的状态保持不变。在其他实施例中，可以使用搜索算法(search algorithm)来设置阈值。与排序算法不同，搜索算法可以不涉及基于信号的幅度对信号进行排序(或者可以根本不涉及对信号进行排序)。相反，搜索算法可以涉及改变阈值直到预定数量的信号(这里称为“状态信号”)超过该阈值。发明人已经意识到，相对于排序算法，搜索算法可以导致实质上更有效率的DAC设计。在一个示例中，当基于排序算法实现时，64元件(64-element)DAC可以设计为具有大约一万五千个逻辑门，而当基于搜索算法实现时，仅具有二十二千个逻辑门。逻辑门的减少可以导致总功耗的降低和/或整个电路占用面积的减少。
图6是根据一些实施例的示出Δ-Σ调制器612，DAC控制器620和DAC 624的框图。图6的电路可以与分段的模拟数字转换电路(例如图1的分段的模拟数字转换电路)结合使用。例如，Δ-Σ调制器612可以用作图1的Δ-Σ调制器112。另外或可替代地，DAC控制器620可以用作图1的DAC控制器120。另外或可替代地，DAC 624可以用作DAC 124。图6所示的框图可以用在MSB路径和/或LSB路径中(例如图1所示的MSB路径和/或LSB路径)。然而，在其他实施例中，图6的电路可以与非分段的模拟数字转换电路结合使用。尽管未在图6中示出，但是滤波器(诸如滤波器122)可以与图6的电路一起使用，例如设置在DAC控制器620和DAC 624之间。
DAC 624包括多个开关和电阻器。这样，DAC 624可以视为电阻DAC。在所示的示例中，与开关s1，s2和s3串联连接的电阻器具有相等的电阻R1，但并非所有实施例在这方面都受到限制，因为不同的电阻器可具有不同的电阻(例如上述三个电阻器可以具有不同的电阻，或者至少两个不同)。当开关启用(处于导通状态)时，相应的电阻连接到参考电压VREF。因此，电流流过电阻器，从而有助于经由电阻器R1并在运算放大器(OA)630的输入端出现的电流(“Iin”)。反之亦然，当开关禁用时(处于断开状态)，没有电流流过相应的电阻器R1。因此，这种电阻器对Iin没有贡献。在OA 630的输出端出现的电压振幅(“Vout”)的影响因素除了其他参数外，还取决于哪些开关启用以及哪些开关禁用。
开关的状态(启用或禁用)由相应的控制比特z1，z2，z3......zN确定。例如，当控制比特设置为1时，可以启用相应的开关，并且当控制比特设置为0时，可以禁用相应的开关，当然本实施例中也可以使用相反的逻辑。控制比特在本文中统称为“控制信号”，并由DAC控制器620产生。在一些实施例中，DAC控制器620基于从Δ-Σ调制器612接收的信号产生控制比特(控制信号)。Δ-Σ调制器612可以以任何合适的方式处理输入数字信号。例如，Δ-Σ调制器612可以对量化噪声进行整形(shape)以将噪声推离数字信号的频带。
在一些实施例中，图6的数字-模拟转换电路可能遭受ISI。在图7A中描绘了一种这样的情况，示出了电流I1(参见图6)与时间的关系。图7A的曲线图描绘了当图6中的控制比特(例如，z1)从1转变为0然后从0转变为1时的I1。如图7A所示，1到0转变的斜率大于0到1转换的斜率。因此，下降沿的持续时间(Δtf，等于tf2-tf1)小于上升沿的持续时间(Δtr，等于tr2-tr1)。当然在其他实施例中，下降沿(Δtf)的持续时间可以大于上升沿的持续时间(Δtr)，本实施例中仅为了说明存在这种上升沿的持续时间与下降沿的持续时间不同。这种沿(edge)持续时间的不平衡(上升沿与下降沿持续时间的不平衡)可能由多种原因引起，包括例如，在一些实施例中，由于在产生z1的逻辑电路中的使用的NMOS和PMOS晶体管的具有不相等的驱动强度。ISI的存在可能导致非线性失真(non-linear distortion)。考虑例如图7B的曲线图，其中图7A的信号分解为两个分量：系统分量和随机分量。系统分量代表理想情形，即上升沿和下降沿具有相等的持续时间。随机分量表示理想情景与实际情景之间的差异。因此，随机分量包括tr1和tr2之间的脉冲，并且在tint处具有峰值。
在一些实施例中，随机分量的存在可能导致非线性失真。一种这样的场景在图8A-8B中示出。图8A示出了没有ISI的情况。在这种情况下，信号包括单个音调(tone)801(或主音调(dominant tone)和其他可忽略的音调)。相反，图8B示出了ISI的存在引起音调801的多次谐波(harmonics)的情况(参见谐波802和803)。这种谐波的功率可能很大，从而导致非线性失真。
在一些实施例中，如上所述，DAC 624可以设计为包括匹配电阻R1的电阻器。然而，在一些这样的实施例中，有限的制造公差可能导致电阻器具有略微不同的电阻。如图8A-8B中进一步所示，具有不匹配的电阻器可能影响系统抑制噪声的能力。在图8A中，数字模拟转换电路的噪声频谱响应(810)具有40dB/十进制(decade)的斜率，这是由Δ-Σ调制器612是二阶(second-order)Δ-Σ调制器产生的，例如，二阶滤波器(当然也可以有除了二阶之外的阶数用于其他实施例中的Δ-Σ调制器612，例如三阶、四阶等)。然而，在图8B中，噪声频谱响应(811)的斜率是平坦的(相对于图8A的斜率来说)，因此降低了系统抑制信号频带中的噪声的能力。这种斜率降低是由具有不匹配的电阻的DAC产生的。
在一些实施例中，可以通过使用FTWA算法来消除ISI和电阻失配的负面影响，由此在多个时钟周期上导通和/或截止固定数量的DAC开关。图9A中示出了该技术的示例。
图9A是示出开关s1-s16的状态的图表(假设在该示例中DAC 624具有十六个开关)。图表的每行(column)代表一个开关的状态。每列(row)代表不同的时钟周期。例如，“t＝t1”表示第一个时钟周期，“t＝t2”表示第二个时钟周期等。因此，举例来说，位于“s4”行与“t＝t6”列的交叉处的方框表示第六个时钟周期的第四个开关的状态。
深色框表示在相应的时钟周期启用相应的开关。白框表示在相应的时钟周期禁用相应的开关。标有“x”的框表示在相应的时钟周期相应的开关状态从禁用状态切换到启用状态。
在图9A的示例中，FTWA算法涉及将固定数量的开关(在该示例中为3个)从禁用状态切换到启用状态(但是，另外或可替代地，FTWA算法可以涉及将固定数量开关从启用状态切换到禁用状态)。例如，在t＝t2时，仅开关s14，s15和s16从禁用状态切换到启用状态；在t＝t3时，只有开关s11，s12和s13从禁用状态切换到启用状态；在t＝t4，只有开关s8，s9和s10从禁用状态切换到启用状态；等等。
在一些实施例中，控制信号可用于设置开关的状态。例如，在图6的系统中，包括控制比特z1，z2，z3......zN的控制信号可用于设置开关s1，s2，s3......sN的状态。当控制比特为1时，相应的开关启用；当控制比特为0时，相应的开关禁用(当然也可以使用相反的逻辑)。在一些实施例中，切换固定数量的开关可以涉及切换固定数量的控制比特。例如，将固定数量的开关从禁用状态切换到启用状态可以涉及将固定数量的控制比特从0切换到1。
在一些实施例中，如图9A的示例中所示，将固定数量的开关从一种状态切换到另一种状态可以减少ISI和电阻失配的负面影响。例如，在一些实施例中，将固定数量的开关从一种状态切换到另一种状态可以将由ISI引起的误差划分为系统分量和随机分量。系统分量可以包括ISI的DC内容。随机分量可以包括ISI的高频内容。因此，系统分量可能出现在频带内，而随机分量可能出现在频带外。作为频带外，可以通过由Δ-Σ调制器612定义的滤波器消除或至少减弱随机分量。
根据一些非限制性实施例，图9B中示出了用于执行FTWA的DAC控制器620的一个示例(例如第6图中)。在该示例中，DAC控制器620以16比特运行(例如，使得它可以控制具有16个开关的DAC)。具体地，每个子系统输出控制比特(z1...z16)，以控制相应开关的状态。
图9B中的FTWA DAC控制器620包括二进制到温度计编码器(binary tothermometer encoder)902，左旋转寄存器(left rotate register)904和模十六累加器(modulo accumulator)906。模十六累加器906在908中累加常数值，908为3，以产生旋转指针(rotate pointer)。二进制到温度计编码器902接收输入DataIn(可以来自Δ-Σ调制器612的输出)。在一个实施例中，DataIn例如可以为4比特，而经由二进制到温度计编码器902之后可以产生一组16(2的4次方)值(或比特)的输出。旋转指针用作左旋转寄存器904的输入，以旋转16比特寄存器输入，从而产生输出到DAC 624的输出DataOut。
根据一些非限制性实施例，在图10A中示出了用于执行固定转换向量元素选择逻辑FTVESL(fixed transition vector element selection logic)的DAC控制器620的另一示例。在该示例中，DAC控制器620以64比特运行(例如，使得它可以控制具有64个开关的DAC)。因此，在该示例中，DAC控制器620包括64个子系统6201...62064，每个子系统配置为控制DAC 624的相应开关。具体地，每个子系统输出控制比特(z1...z64)，以控制相应开关的状态。
出于清楚说明的目的，本实施例仅示出了子系统6201的电路。其他子系统可以具有类似的实现方式。子系统6201包括加法器1002和1004，延迟单元1006，固定转换向量量化器(fixed transition vector quantizer，FTVQ)1008和放大器1010。在一些实施例中，作为输入提供给FTVQ 1008的相同信号(m)也作为输入提供给加法器1002，因此延迟单元1006的输出保持有界限(bounded)并且不发散(diverge)，因此回授回路(feedback loop)是稳定的。信号m可以表示Δ-Σ调制器612的输出。
加法器1002从信号m中减去放大器1010的输出。加法器1002的输出作为输入提供给加法器1004。加法器1004将加法器1002的输出加到延迟单元1006的输出。加法器1004的输出作为输入提供给延迟单元1006。延迟单元1006的输出作为FTVQ 1008的输入，FTVQ1008的输出控制DAC 624的开关的状态，并且还作为输入提供给放大器1010。
信号syi，也即延迟单元1006的输出在此也称为“状态信号”。下标“i”表示存在用于每个子系统6201...62064的状态信号。如图10B所示，在一些实施例中，状态信号syi可以根据三角波(triangular wave)随时间变化(呈现三角波)。图10C示出了根据三角波变化的状态信号(在这种情况下为sy1，sy2，sy3，sy4，sy5，sy6和sy64)的代表性子集。x轴表示离散时间指针表示的时间变量。y轴表示状态信号的值。
在一些实施例中，切换固定数量的DAC开关可以涉及监视DAC控制器620的状态信号。在一些实施例中，DAC控制器620可以基于状态信号选择要切换的开关。除了其他可能的技术之外，这可以根据排序算法或根据搜索算法来完成。
根据一些非限制性实施例，图11A中描绘了排序算法1100的示例。在动作1102，DAC控制器620将所有syi值存储到存储器中。在动作1104，DAC控制器620按大小(例如，从最小到最大，或最大到最小)对syi值进行排序。在动作1106，DAC控制器620选择包括M个最大syi值的第一子集，M个最大syi值对应于等于零的zi值。在动作1108，DAC控制器620选择包括M-[m(n)-m(n-1)]个最小syi值的第二子集，M-[m(n)-m(n-1)]个最小syi值对应于等于1的zi值。在动作1110，DAC控制器620切换对应于第一子集和第二子集(第一子集和第二子集具有相同的i指标(index))的M个控制比特zi。也即，切换对应于所选择的子集(例如第一子集和第二子集)的M个控制比特zi。在动作1112，增加时钟计数并重复动作1102-1110(也即在下一个时钟周期重复动作1102-1110)。因此，在每个时钟周期，固定数量的控制比特zi(以及相应地，固定数量的DAC开关)从一个值切换到另一个值(例如0到1，或1到0)。
根据一些非限制性实施例，图11B中描绘了搜索算法1150的示例。图12A和12B是在视觉上示出搜索算法的示例的图。在动作1152，DAC控制器620设置高阈值和低阈值。例如，参考图12A，可以将高阈值设置为特定(预设)初始值。在动作1154，DAC控制器620确定有多少syi值超过高阈值，同时对应于zi值等于零(也即对应于zi＝0，确定超过高阈值的syi值的数量)。在图12A的示例中，DAC控制器620确定四个syi值超过阈值，即sy22，sy53，sy24和sy49，并且其中z22＝z53＝z24＝z49＝0。在动作1156，DAC控制器620调整(例如，增大或减小)阈值(高阈值)，直到仅仅M个syi值超过阈值(高阈值)(在该示例中将假设M＝3，但是M可以设置为任何其他合适的值)，同时对应于zi值等于零。在图12B的示例中，阈值增加直到仅3个syi值超过阈值，在这种情况下为sy53，sy24和sy49。在动作1158，DAC控制器620确定有多少syi不超过(或低于)低阈值，同时对应于zi的值等于1(也即对应于zi＝1，确定不超过低阈值的syi值的数量)。在动作1160，DAC控制器620调整低阈值，直到仅M-[m(n)-m(m-1)]个syi值不超过(或低于)低阈值并且同时对应于zi＝1。在动作1162，DAC控制器620将M个控制比特(对应于超过高阈值的syi值，也即超过高阈值的那些syi值)从第一值(例如，0)切换到第二值(例如，1)。或者说，将那些超过高阈值的syi值(M个)所对应的zi值从zi＝0设置为zi＝1(例如从禁用设置为启用)。在该示例中，DAC控制器620开关比特z53，z24和z49。这导致开关s53，s24和s49的状态被切换(例如，从禁用到启用)。在动作1164，DAC控制器620将M-[m(n)-m(n-1)]个控制比特(对应不超过低阈值的syi值，也即不超过低阈值的那些syi值)从第二值(例如，1)切换到第一值(例如，0)。或者说，将那些不超过低阈值的syi值(M-[m(n)-m(n-1)]个)所对应的zi值从zi＝1设置为zi＝0(例如从启用设置为禁用)。在一些实施例中，可以使用二分搜索(binary search)(例如，将阈值的值移动到超过阈值的范围的中间值(middle value)的搜索)来执行图11B的搜索。通过利用样本与样本之间的阈值的统计相关性来减小搜索范围，可以加快搜索的收敛速度。此外，可以通过使用预测(predictive)算法来估计阈值的新的值来加速收敛，例如使用来自先前指针值的零阶(zero-order)或一阶(first-order)外推的方法(extrapolation)。
在图12A-12B的示例中，仅对应于超过阈值的状态信号的比特从第一值切换到第二值。然而，在其他实施例中，只有对应于低于阈值的状态信号的比特可以从第一值切换到第二值。
在图13的示例中，结合搜索算法使用一对阈值(高阈值和低阈值)。图13是其中x轴表示元素指针i并且y轴表示相应的syi值的大小(syi值的幅度)的曲线图。在这种情况下，调整(或设置)高阈值直到只有等于M1的syi值的数量超过高阈值，相应的zi＝0，并且调整(或设置)低阈值直到只有等于M2的syi值的数量低于低阈值，相应的zi＝1。对应于超过高阈值的syi值的M1(个)控制比特可以从第一值(例如，0)切换到第二值(例如，1)。对应于低于阈值的syi值的M2(个)控制比特可以从第二值切换到第一值。因此，对应于M1(个)控制比特的M1(个)开关从第一状态(例如，禁用)切换到第二状态(例如，启用)，并且对应于M2(个)控制比特的M2(个)开关从第二状态(例如，启用)切换到第一状态(例如，禁用)。
搜索算法可以具有优于排序算法的若干优点。首先，它可以提高数字模拟转换收敛的速度。其次，它可以降低DAC控制器的复杂性(例如，减少晶体管的数量)，以及减小电路的面积，使电路可以小型化，节省成本等。
III结论
在权利要求中使用诸如“第一”，“第二”，“第三”等的序数术语来修饰权利要求元素本身并不意味着一个权利要求元素优先于另一个权利要求的优先级，优先权或顺序。或者执行方法的动作的时间顺序，而是仅用作标记以将具有特定名称的一个权利要求元素与具有相同名称的另一个元素(但是对于序数术语的使用)区分，以区分权利要求元素。
此外，这里使用的措辞和术语是出于描述的目的，而不应被视为限制。本文中“包括”，“包含”，“具有”，“含有”或“涉及”及其变化形式的使用旨在涵盖其后列出的项目及其等同物以及其他项目。
“耦合”或“连接”的使用意味着指代彼此直接连结或通过中间组件链接的电路元件或信号。
术语“大约”，“基本上”和“大约”可以用于表示在一些实施例中的目标值的±20％内，在一些实施例中在目标值的±10％内，在±5％内。在一些实施方案中，在目标值的±2％范围内。术语“接近”和“大约”可以包括目标值。
本领域的技术人员将容易地观察到，在保持本发明教导的同时，可以做出许多该装置和方法的修改和改变。因此，上述公开内容应被解释为仅由所附权利要求书的界限和范围所限制。

Claims (10)

1.一种数字模拟转换电路，其特征在于，包括：
最高有效比特路径，包括：第一Δ-Σ调制器，具有第一输出和第二输出；以及第一数字模拟转换器，耦合到所述第一Δ-Σ调制器的第一输出；
数字滤波器，耦合到所述第一Δ-Σ调制器的第二输出；以及
最低有效比特路径，包括：第二Δ-Σ调制器，包括回路滤波器和量化器，所述量化器具有耦合到所述回路滤波器和所述数字滤波器的输入；以及第二数字模拟转换器，耦合到所述量化器的输出；
增益级，耦合在所述数字滤波器和所述第二Δ-Σ调制器之间；
其中所述第二Δ-Σ调制器还包括第一加法器，所述第一加法器通过所述数字滤波器和所述增益级耦合到所述第二输出，并且所述第一加法器直接耦合到所述回路滤波器的输出以及直接耦合到所述量化器的输入，以及所述量化器的输出直接耦合到所述回路滤波器的输入。
2.如权利要求1所述的数字模拟转换电路，其特征在于，所述第一Δ-Σ调制器包括第一量化器，
其中所述第一Δ-Σ调制器的所述第一输出是所述第一量化器的输出，以及
其中所述量化器是第二量化器。
3.如权利要求2所述的数字模拟转换电路，其特征在于，所述第一Δ-Σ调制器的第二输出是从所述第一量化器的输出导出的。
4.如权利要求2-3中任一项所述的数字模拟转换电路，其特征在于，所述第一Δ-Σ调制器还包括第一滤波器，第三加法器和第四加法器，
其中所述第三加法器耦合到所述第一量化器的输入，所述第四加法器耦合到所述第一量化器的输出，所述第一滤波器耦合在所述第三加法器和所述第四加法器之间，以及
其中所述回路滤波器是第二回路滤波器。
5.如权利要求4所述的数字模拟转换电路，其特征在于，所述第一Δ-Σ调制器的第二输出是所述第四加法器的输出。
6.如权利要求1-2任一项所述的数字模拟转换电路，其特征在于，所述第二数字模拟转换器具有比所述第一数字模拟转换器更少的输入。
7.如权利要求1-2任一项所述的数字模拟转换电路，其特征在于，还包括耦合到所述数字滤波器的放大器。
8.如权利要求1-2任一项所述的数字模拟转换电路，其特征在于，所述回路滤波器还包括第二滤波器和第二加法器，
所述第二加法器耦合到所述量化器的输出，并且所述第二滤波器耦合在所述第一加法器和所述第二加法器之间。
9.如权利要求1所述的数字模拟转换电路，还包括数字模拟转换器控制器，耦合到所述第一Δ-Σ调制器的第一输出；所述数字模拟转换器控制器包括：二进制到温度计编码器、左旋转寄存器和模十六累加器；所述二进制到温度计编码器接收所述第一输出以产生输出至所述左旋转寄存器，所述模十六累加器产生旋转指针用作所述左旋转寄存器的输入，以旋转所述二进制到温度计编码器的输出，所述左旋转寄存器产生输出到所述第一数字模拟转换器。
10.如权利要求1所述的数字模拟转换电路，还包括数字模拟转换器控制器，耦合到所述第一Δ-Σ调制器的第一输出；所述数字模拟转换器控制器包括子系统，每个所述子系统配置为控制所述第一数字模拟转换器的相应开关，每个所述子系统包括：第五加法器、第六加法器、延迟单元、固定转换向量量化器、和放大器；所述第五加法器和所述固定转换向量量化器接收所述第一输出，所述第五加法器从所述第一输出中减去所述放大器的输出，所述第五加法器的输出作为输入提供给所述第六加法器，所述第六加法器将所述第五加法器的输出加到所述延迟单元的输出，所述第六加法器的输出作为输入提供给所述延迟单元，所述延迟单元的输出作为所述固定转换向量量化器的输入，所述固定转换向量量化器的输出控制所述第一数字模拟转换器的开关的状态，并且还作为输入提供给所述放大器。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2567420B (en) * 2017-10-02 2020-07-08 Advanced Risc Mach Ltd Adaptive voltage scaling methods and systems therefor
US10848176B1 (en) * 2019-10-01 2020-11-24 Raytheon Company Digital delta-sigma modulator with non-recursive computation of residues
US11616512B1 (en) * 2022-02-16 2023-03-28 National Cheng Kung University Series-connected delta-sigma modulator

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1681769A1 (en) * 1999-09-03 2006-07-19 Nokia Corporation Integrated circuit containing a delta-sigma modulator with two-step quantization
CN101861702A (zh) * 2007-08-10 2010-10-13 新加坡国立大学 用于带通西格马-德尔塔调制的系统和方法
CN101997550A (zh) * 2009-08-09 2011-03-30 联发科技股份有限公司 △-∑模拟数字转换装置及△-∑模拟数字转换方法
CN105264777A (zh) * 2013-04-09 2016-01-20 美国思睿逻辑有限公司 用于在数字麦克风系统中压缩数字信号的系统及方法
CN106416080A (zh) * 2014-04-14 2017-02-15 美国思睿逻辑有限公司 可切换次级回放路径
US9577657B1 (en) * 2016-05-02 2017-02-21 Analog Devices, Inc. Delta sigma patterns for calibrating a digital-to-analog converter
CN107465412A (zh) * 2016-06-06 2017-12-12 联发科技股份有限公司 Δ‑σ调制器、模拟‑数字转换器和信号转换方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8427350B2 (en) * 2008-10-23 2013-04-23 Nxp B.V. Sigma-delta modulator
US9166615B2 (en) 2013-12-13 2015-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for cascaded PWM digital-to-analog converter with hybrid DAC interface

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1681769A1 (en) * 1999-09-03 2006-07-19 Nokia Corporation Integrated circuit containing a delta-sigma modulator with two-step quantization
CN101861702A (zh) * 2007-08-10 2010-10-13 新加坡国立大学 用于带通西格马-德尔塔调制的系统和方法
CN101997550A (zh) * 2009-08-09 2011-03-30 联发科技股份有限公司 △-∑模拟数字转换装置及△-∑模拟数字转换方法
CN105264777A (zh) * 2013-04-09 2016-01-20 美国思睿逻辑有限公司 用于在数字麦克风系统中压缩数字信号的系统及方法
CN106416080A (zh) * 2014-04-14 2017-02-15 美国思睿逻辑有限公司 可切换次级回放路径
US9577657B1 (en) * 2016-05-02 2017-02-21 Analog Devices, Inc. Delta sigma patterns for calibrating a digital-to-analog converter
CN107465412A (zh) * 2016-06-06 2017-12-12 联发科技股份有限公司 Δ‑σ调制器、模拟‑数字转换器和信号转换方法

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
Hardware Reduction of MASH Delta-Sigma Modulator Based on Partially Folded Architecture;Jinook Song;《IEEE Transactions on Circuits and Systems II: Express Briefs》;第62卷(第10期);967-971 *
Olga Joy L. Gerasta等."2-1, 2-2 and 2-1-1 MASH Delta-Sigma Modulator for 18-Bit Audio Digital to Analog Converter".《International Journal of Electronics and Electrical Engineering》.2015,第3卷(第1期),第44-49页. *
R. Schreier等."Noise-shaped multbit D/A convertor employing unit elements".《Electronics Letters》.1995,第31卷(第20期),第1712页、图1. *
Vincent O’Brien等."A Reduced Hardware ISI and Mismatch Shaping DEM Decoder".《Circuits, Systems, and Signal Processing》.2017,第37卷第1-18页、图1-12. *
连续时间Sigma-Delta调制器系统建模及电路技术研究;周鹏力;《中国优秀硕士学位论文全文数据库信息科技辑》;I135-619 *

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