CN110869903A - 接口组件 - Google Patents
接口组件 Download PDFInfo
- Publication number
- CN110869903A CN110869903A CN201880044853.1A CN201880044853A CN110869903A CN 110869903 A CN110869903 A CN 110869903A CN 201880044853 A CN201880044853 A CN 201880044853A CN 110869903 A CN110869903 A CN 110869903A
- Authority
- CN
- China
- Prior art keywords
- interface component
- controller
- interface
- packet
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/023—Free address space management
- G06F12/0253—Garbage collection, i.e. reclamation of unreferenced memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0604—Improving or facilitating administration, e.g. storage management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/061—Improving I/O performance
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0614—Improving the reliability of storage systems
- G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0626—Reducing size or complexity of storage systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0629—Configuration or reconfiguration of storage systems
- G06F3/0635—Configuration or reconfiguration of storage systems by changing the path, e.g. traffic rerouting, path reconfiguration
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
- G06F3/0647—Migration mechanisms
- G06F3/0649—Lifecycle management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0658—Controller construction arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0683—Plurality of storage devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0661—Format or protocol conversion arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/107—Serial-parallel conversion of data or prefetch
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
在实例中,一种设备可具有:控制器,其用于耦合到主机;接口组件,其经耦合到所述控制器;及多个存储器装置,其经耦合到所述接口组件。所述接口组件可用于引起所述多个存储器装置中的存储器装置响应于来自所述控制器的命令而执行操作。
Description
技术领域
本发明大体上涉及存储装置(例如数据存储装置),且更特定来说涉及接口组件。
背景技术
存储系统(例如用于存储数据)可在电子系统(例如计算机、蜂窝电话、手持装置等)中实施。存储系统通常包含用来控制可用于存储(例如数据存储)的存储器装置的控制器(例如存储器控制器)。
一些存储系统(例如固态存储装置(例如固态驱动器))可包含非易失性存储器装置。非易失性存储器装置通过在未被供电时保存所存储数据来提供持久数据,且可包含NAND快闪存储器、NOR快闪存储器、氮化物只读存储器(NROM)、相变存储器(例如相变随机存取存储器)、电阻性存储器(例如电阻性随机存取存储器)等。
在一些实施例中,存储系统可具有可与主机(例如计算机)通信的控制器(例如存储器控制器),且可从主机接收地址信号(例如地址)、命令信号(例如命令)及数据信号(数据)且可将数据发送到主机。控制器可通过信道(例如通信信道(例如存储器信道))而与存储器装置通信。例如,信道可将地址、命令及数据从控制器传送到存储器装置及将数据从存储器装置传送到控制器。多个引脚可(例如)将信道耦合到控制器。在一些实例中,控制器可通过多个信道而与多个存储器装置群组通信。例如,控制器可通过耦合到相应群组的信道个别地控制相应群组。
附图说明
图1是绘示根据现有技术的设备的实例的框图。
图2A是绘示根据本发明的数个实施例的设备的实例的框图。
图2B是绘示根据本发明的数个实施例的接口组件的实例的框图。
图3是绘示根据本发明的数个实施例的设备的另一实例的框图。
具体实施方式
在实例中,一种设备可具有:控制器,其用于耦合到主机;接口组件,其经耦合到所述控制器;及多个存储器装置,其经耦合到所述接口组件。所述接口组件可用于致使所述多个存储器装置中的存储器装置响应于来自所述控制器的命令而执行操作。
本发明的数个实施例提供例如与先前存储系统相比增加存储系统的存储容量的益处。例如,与先前存储系统相比,更多存储器装置可经耦合到存储系统的控制器(例如存储器控制器),而很少增加(例如或不增加)控制器的带宽、控制器的引脚数及/或控制器的物理尺寸(例如硅量)。与先前存储系统相比,额外益处可包含降低成本、增加性能及降低每单位存储的电力消耗。
在下文详细描述中,参考形成本发明的部分的附图,且在附图中以绘示方式展示特定实例。在附图中,相同数字描述所有若干视图中的基本上类似组件。可利用其它实例且可在不背离本发明的范围的情况下作出结构及电气改变。因此,下文详细描述不应被视为具限制意义,且本发明的范围仅由所附权利要求书及其等效物界定。
图1是根据现有技术的设备(例如系统100(例如计算系统,例如基于互联网(例如“云端”)的计算系统、企业计算系统等)的部分)的框图。系统100可包含主机105,主机105可包含(例如)一或多个处理器。系统100可包含通过接口108(例如主机接口)耦合到主机105的存储系统110(例如存储器系统,例如固态驱动器)。术语“耦合”可包含无线耦合、直接耦合及/或无介入元件的直接连接(例如通过直接物理接触)、或具有介入元件的间接耦合及/或连接。
存储系统110可包含控制器115(例如存储器控制电路、固件及/或软件),例如存储器系统控制器。存储系统110可为(例如)企业存储系统且控制器115可为(例如)企业控制器。企业存储系统当前可(例如)以太字节存储及快速性能能力(例如100MB/sec、每秒100K输入/输出等)为特征。在一些实例中,存储系统110可为云端存储系统且控制器115可为云端控制器。
在一些实例中,控制器115可通过多个信道118(例如信道118-1(Ch1)到118-1(ChN),其中N可为8、16、32、64等)通信。信道(例如信道118-1到118-N中的每一者)可经耦合在一或多个存储器装置120(例如NAND存储器装置)与控制器115之间。例如,每一信道118可经耦合在存储器装置120-1到120-M与控制器115之间。在一些实例中,存储器装置120-1到120-M可包含在存储器封装122中。例如,控制器115可通过信道118-1到118-N中的相应者分别与存储器封装122-1到122-N中的相应者通信。如本文所使用,信道可包含物理传输媒体,例如一或多个导线或无线传输媒体。
随着存储需求不断增加,存储系统(例如存储系统110)的容量(例如)不断增长,但有时以信道带宽为代价。例如,可通过增加耦合到每一信道118的存储器装置数来增加存储容量。
增加存储容量的另一方式可为(例如)增加信道118数。然而,这可增加控制器115的尺寸(例如硅面积)、引脚数、印刷电路板选路层数及控制器电力需求。
图2A是根据本发明的数个实施例的设备(例如存储系统210(例如存储器系统,例如固态驱动器))的框图。在一些实例中,存储系统210可通过链路208耦合到主机以形成计算系统的部分。
存储系统210可包含可通过链路208耦合到主机的控制器215(例如存储器控制电路、固件及/或软件),例如存储器系统控制器。例如,控制器215可从主机接收命令、地址及数据且可将数据及状态信号传输到主机。存储系统210可为(例如)企业存储系统且控制器215可为(例如)企业控制器。在一些实例中,存储系统110可为云端存储系统且控制器215可为云端控制器。
存储器系统210可包含多个接口组件225(例如专用集成电路(ASIC)),例如接口组件225-1到225-N。控制器215可通过相应信道218而与相应接口组件225通信。例如,控制器215可通过信道218控制接口组件225。相应信道218可将地址、命令及数据从控制器215传送到相应接口组件225且将数据及状态信号从相应接口组件225传送到控制器215。在一些实例中,控制器215可充当主控制器且接口组件225可充当控制器215的从单元。
在一些实例中,控制器可分别通过信道218-1(Ch1)到218-N(ChN)中的相应者而与接口组件225-1到225-N中的相应者通信(例如控制接口组件225-1到225-N中的相应者)。例如,信道218-1到218-N中的相应者可分别耦合在接口组件225-1到225-N中的相应者与控制器215之间。
相应接口组件225可通过信道227而与一或多个存储器装置(例如存储器装置230-1到230-M的群组(例如存储器封装232))通信(例如控制一或多个存储器装置)。例如,接口组件225-1到225-N中的每一者可分别通过信道227-1到227-L中的相应者而与存储器封装232-1到232-L中的相应者通信。例如,信道227-1到227-L中的相应者可分别耦合在存储器封装232-1到232-L中的相应者与接口组件225之间。相应信道227可(例如)将地址、命令及数据从相应接口组件225传送到相应封装232以及因此相应封装232的相应存储器装置230,且将数据及状态信号从相应接口封装232传送到相应接口组件225。
每一接口组件225可(例如)将每一信道218延伸到L个信道中。每接口组件225使用多个信道227可用于增加存储器装置数且因此增加存储系统210的存储容量(例如不增加每控制器215的信道数)。例如,与存储系统110相比,这可增加存储系统210的存储容量,而很少增加(例如或不增加)控制器215的尺寸(例如硅面积)、控制器215的引脚数、控制器215的印刷电路板选路层数及/或控制器215的电力需求。
在一些实例中,接口组件225(例如接口组件225-1到225-N中的每一者)可基于控制器(例如处理器)且可管理存取操作,例如从耦合到所述接口组件225的存储器装置230读取及写入到耦合到所述接口组件225的存储器装置230。例如,接口组件225可从控制器215接收经包化传输(例如包),可解包所述传输(例如解构包),且可基于经解构包中所含的指令(例如命令)来决定存取哪个存储器装置230及执行哪些存取操作(例如读取或写入)。在例如存储系统110等先前存储系统中,(例如)控制器115可管理所述存储器装置中的每一者的存取操作。在图2A的实例中,根据本发明的数个实施例,控制器215上的一些负载可经转移到接口组件225。
例如,接口组件225可响应于来自控制器215的命令而决定与封装232-1到232-L中的哪个封装中的存储器装置230-1到230-M中的哪个存储器装置通信(例如存取哪个存储器装置)。例如,接口组件225可从控制器215接收写入命令、地址(例如逻辑地址)及写入到对应于逻辑地址的位置的数据,且可决定将数据写入到哪个存储器装置。例如,接口组件225可管理(例如控制)所述存储器装置的写入操作。接口组件225可从控制器215接收读取命令及地址且可决定从哪个存储器装置读取数据。例如,接口组件225可管理所述存储器装置的读取操作。
图2B是根据本发明的数个实施例的接口组件225(例如接口组件225-1到225-N中的任一者)的实例的框图。例如,接口组件225可包含可控制接口组件225的操作的控制器(例如主控制器,例如中央控制器)250。控制器250可包含(例如)处理器。接口组件225可控制耦合到接口组件225的封装232-1到232-L中的每一者的存储器装置230-1到230-M中的每一者的操作。可(例如)独立地寻址(例如且控制)接口组件225的信道227-1到227-L中的每一者。
在一些实例中,接口组件225可包含可耦合到信道218且可通过信道218而与控制器215通信的(例如高速)接口252,例如串行接口。例如,接口252可为串行化器/解串行化器(SerDes)接口、低电压差分信令(LVDS)接口、串行化开放式NAND快闪接口工作小组(ONFI)接口(例如SerDes ONFI接口)等。接口252可(例如)使用串行格式(例如串行传输)来通过信道218而与控制器215通信。例如,接口252可从控制器215接收串行传输作为输入且可将串行传输输出到控制器215。例如,串行传输可包含可(例如)包含命令(例如读取及写入)、地址及数据的一系列包。在一些实例中,接口252可解串行化来自控制器215的串行输入(例如含有一系列包)且串行化用于输出到控制器215的并行信号(例如包)。
接口组件225可包含对应于接口252的接口控制器254以控制跨接口252的信号流(例如地址、命令及数据流)符合某个标准,例如高速串行标准、SerDes标准、SerDes ONFI标准、LVDS标准等。
在一些实例中,接口组件225可包含可分别通过信道227-1到227-L而与存储器封装232-1到232-L通信的接口256。例如,接口256可为(例如标准)ONFI接口、串行化ONFI接口、LVDS接口等。在一些实例中,接口256可为并行接口(例如标准ONFI接口)且可使用并行格式(例如并行传输)来通过信道227-1到227-L中的每一者通信。在其它实例中,接口256可为串行接口且可使用串行格式来通过信道227-1到227-L中的每一者通信。在一些实例中,接口256可解串行化来自信道227的串行输入(例如解串行化为并行输入,例如信号)且串行化用于输出到信道227的并行信号。
接口组件225可包含对应于接口256的接口控制器258以控制跨接口256的流传输(例如地址、命令及数据流)使得其符合某个标准,例如ONFI标准、SerDes ONFI标准、LVDS标准等。
在一些实例中,控制器250可经耦合到且可控制包化器/解包器264。例如,控制器250可致使包化器/解包器264解包来自接口252及因此来自控制器215的包。例如,包化器/解包器264可解包来自控制器215的包,所述包可包含命令(例如读取、写入或擦除)、地址(例如在耦合到信道227的存储器装置230-1到230-M中的存储器装置230中)(例如要写入、读取或擦除)及要写入的数据。包化器/解包器264可包化(例如)从存储器装置230读取的数据以输出到控制器215。在一些实例中,包化器/解包器264可解包命令、地址及数据以通过信道227传输到相应封装232中的存储器装置230。
在一些实例中,接口组件225可包含耦合到控制器250的存储器管理单元(例如存储器管理引擎)270。例如,存储器管理单元270可用于通过信道227控制对存储器装置230的存取。在一些实例中,存储器管理单元270可响应于来自控制器215的命令(例如经解包的包中的命令)(例如读取命令或写入命令)而控制对存储器装置230的存取。
接口组件225可包含耦合到(例如)控制器250的损耗均衡引擎272。控制器250可响应于来自(例如)控制器215的指令而使用损耗均衡引擎272来控制对耦合到信道227的存储器装置230执行的损耗均衡操作。接口组件225可向(例如)控制器215指示损耗均衡完成。
接口组件225可包含耦合到控制器250的错误校正引擎274,例如低密度奇偶校验引擎。例如,控制器250可响应于来自控制器215的指令(使用错误校正码,例如低密度奇偶校验校正码)而使用错误校正引擎274来校正从耦合到信道227的存储器装置230读取的数据。接口组件225可向(例如)控制器215报告错误校正的结果,例如错误校正是否成功。
在一些实例中,控制器250可响应于来自(例如)控制器215的指令而控制对耦合到信道227的存储器装置230执行的无用单元收集操作。接口组件225可向(例如)控制器215指示无用单元收集操作完成。
在一些实例中,控制器250可响应于来自(例如)控制器215的指令而控制对耦合到信道227的存储器装置230执行的预留空间操作。例如,接口组件225可每次对存储器装置230的存储器单元群组(例如存储器单元块)执行读取/写入操作时通知控制器215。当存储器装置230的特定块达到一定写入/擦除操作次数时,控制器215可指示接口组件225致使存储器装置用另一块替换特定块。接口组件225可向(例如)控制器215指示替换完成。
在例如存储系统110等先前存储系统中,控制器115可(例如)管理所述存储器装置中的每一者的损耗均衡、错误校正、无用单元收集、存储器管理、预留空间等。这可能用尽原本可用于(例如)读取及写入的带宽。由于将这些操作分配给接口组件225,因此控制器215的带宽可用于读取及写入而非管理所述存储器装置中的每一者的损耗均衡、错误校正、无用单元收集、存储器管理、预留空间等。与例如存储系统110等先前存储系统相比,这可降低电力消耗且提高性能(例如更快读取及写入,因为控制器215可不被可分配给接口组件225的应用程序占用)。
在一些实例中,(例如经串行化)包(例如一系列包)可在可将包传输到包化器/解包器264的接口252处从控制器215接收。例如,接口252可在将来自一系列包的包传输到包化器/解包器264之前对包进行解串行化。接着,包化器/解包器264可将包解包(例如解构)为(例如)命令及地址以确定对哪个包232(例如耦合到哪个信道227)中的哪个存储器装置230执行何种操作。例如,地址可包含某个封装232中的某个存储器装置230中的某个位置。
命令可为(例如)读取命令。接口组件225(例如控制器250)可响应于读取命令而致使数据从具有地址的位置(例如地址位置)读取。例如,控制器250可致使读取命令及地址发送到接口256且可致使接口256通过信道227(例如耦合到某个封装232的信道227-1到227-L中的相应者)将读取命令及地址传输到具有地址位置的存储器装置230。存储器装置230可响应于读取命令及地址而从地址位置读取数据。所读取数据可通过信道227从存储器装置230传输到接口256。例如,可在接口256处接收来自存储器装置230的所读取数据。
在一些实例中,控制器250可致使所读取数据发送到包化所读取数据的包化器/解包器264。控制器250可致使经包化的所读取数据发送到接口252,接口252将经包化的所读取数据传输到存储器控制器215。例如,接口252可在将经包化的所读取数据传输到存储器控制器215之前串行化经包化的所读取数据(例如与其它经包化的所读取数据串联)。
在一些实例中,经解包的包可包含写入命令及要写入到地址位置的数据。控制器250可响应于写入命令而致使数据写入到地址位置。例如,控制器250可致使写入命令、地址及数据发送到接口256且可致使接口256通过信道227将写入命令、地址及数据传输到具有地址位置的存储器装置230。存储器装置230可响应于写入命令及地址而将数据写入到地址位置。
图3是根据本发明的数个实施例的设备(例如存储系统310(例如存储器系统,例如固态驱动器))的框图。在一些实例中,存储系统310可经耦合到主机以形成计算系统的部分。
存储系统310可包含可类似于(例如相同于)控制器215的控制器315(例如存储器控制电路、固件及/或软件),例如存储器系统控制器。控制器315可经耦合到主机,可从主机接收命令、地址及数据,且可将数据及状态信号传输到主机。
控制器315可通过相应信道318(例如信道318-1到318-N中的相应者)而与串联耦合接口组件325(例如串联耦合接口组件325-1到325-K)(例如ASIC)的相应群组324(例如群组324-1到324-N中的相应者)(例如序列)通信。例如,控制器315可分别通过信道318-1到318-N中的相应者而与群组324-1到324-N中的相应者通信。例如,信道318-1到318-N中的相应者可分别耦合在群组324-1到324-N中的相应者与控制器315之间。
信道318中的每一者可在控制器315与接口组件325的相应群组324之间传送信号,例如将地址从控制器315传送到相应群组324、将命令从控制器315传送到相应群组324、将状态信号从相应群组324传送到控制器315及将数据从控制器315传送到相应群组324及/或将数据从相应群组324传送到控制器315。
群组324(例如群组324-1到325-N中的每一者)中的每一接口组件325(例如接口组件325-1到325-K中的每一者)可通过一或多个信道(例如(例如并行)信道327-1到327-L)通信。信道327-1到327-L中的每一者可经耦合在相应接口组件325与存储器装置330-1到330-M的群组(例如存储器封装332)之间。
信道327可(例如)在接口组件325与相应封装332及因此相应封装中的存储器装置中的每一者之间传送信号,例如将地址从接口组件325传送到相应封装332、将命令从接口组件325传送到相应封装332、将状态信号从相应封装332传送到接口组件325及将数据从接口组件325传送到相应封装332及/或将数据从相应封装332传送到接口组件325。
接口组件群组324中的接口组件325(例如接口组件325-1到325-K)可(例如)通过双向链路335串联互连(例如以形成接口组件325-1到325-K的序列)。例如,双向链路335(例如双向链路335-1到335-(K-1)中的一者)可耦合两个连续(例如紧邻)接口组件325。例如,链路335-1可串联地耦合连续接口组件325-1及325-2。
在一些实例中,群组324中的接口组件325-1及325-2可确定是否作用于来自控制器315的(例如下游)信号(例如包)或将包传递到群组324中的下一(例如下游)接口组件。接口组件325-3(例如K=3时的群组324中的最后接口组件)可作用于从上游接口组件(例如接口组件325-2)接收的包。例如,接口组件325-1可将包传递到接口组件325-2(例如响应于包识别符不匹配接口组件325-1的识别符),且接口组件325-2可将包传递到接口组件325-3(例如响应于包识别符不匹配接口组件325-2的识别符)。
在一些实例中,接口组件325-1可确定来自控制器315的相应信道318的包是否旨在用于接口组件325-1且因此是否由接口组件325-1施加作用。例如,如果包旨在用于接口组件325-1(例如,包识别符匹配接口组件325-1的识别符),那么接口组件325-1可对包进行解包且可决定包旨在用于哪个存储器封装332的哪个存储器装置330。如果接口组件325-1从经解包的包确定数据从耦合到其的存储器装置读取,那么接口组件325-1可致使数据被读取,可包化所读取数据,且可将所读取数据(例如向上游)发送到控制器315。
如果包并非旨在用于接口组件325-1(例如,包识别符不匹配接口组件325-1的识别符),那么接口组件325-1可(例如)将包(例如向下游(例如不首先解包))传递到接口组件325-2(例如K=3时的存储器接口组件325-1到325-3的群组中的下一接口组件),接口组件325-2可确定包是否旨在用于接口组件325-2。例如,如果包旨在用于接口组件325-2(例如,包识别符匹配接口组件325-2的识别符),那么接口组件325-2可对包进行解包且可决定包旨在用于哪个存储器封装332的哪个存储器装置330。否则,接口组件325-2可将包(例如向下游)传递到可作用于包的接口组件325-3。例如,当接口组件325-3是序列中的最后接口组件时,由接口组件325-3接收的包可默认被施加作用,因为其并非旨在用于序列中的先前接口组件(例如接口组件325-1及325-2)且并非由所述先前接口组件施加作用。
当接口组件325-2从经解包的包确定数据从耦合到其的存储器装置读取时,接口组件325-2可致使数据被读取,可包化所读取数据,且可通过接口组件325-1将经包化的所读取数据(例如向上游)发送到控制器315。例如,接口组件325-1可从接口组件325-2(例如序列中的下游接口组件)传递数据(例如向上游移动)。
当接口组件325-3从接口组件325-2接收包时,接口组件325-3可对包进行解包。当接口组件325-3从经解包的包确定数据从耦合到其的存储器装置读取时,接口组件325-3可致使数据被读取,可包化所读取数据,且可通过接口组件325-3与控制器315之间的序列中的接口组件(例如接口组件325-1及325-2)将经包化的所读取数据(例如向上游)发送到控制器315。例如,接口组件325-1及325-2可(例如向上游)传递朝向控制器315移动的数据(例如来自下游接口组件)。
在一些实例中,接口组件325(例如接口组件325-1到325-K中的每一者)可包含用于控制接口组件325的操作的控制器(例如主控制器),所述控制器可(例如)类似于(例如相同于)控制器250。接口组件325可包含可(例如)类似于(例如相同于)接口252的接口352。例如,接口组件325-1的接口352可经耦合到信道318,接口组件325-2的接口352可经耦合到链路335-1,且接口组件325-K的接口352可经耦合到链路335-(K-1)。接口组件325可包含对应于接口352以控制跨接口352的传输流(例如地址、命令及数据流)的接口控制器,所述接口控制器可(例如)类似于(例如相同于)接口控制器254。
在一些实例中,接口组件325可包含可(例如)类似于(例如相同于)接口256的接口356。例如,接口356可经耦合到存储器封装332-1到332-M。接口组件325可包含对应于接口356以控制跨接口356的传输流(例如地址、命令及数据流)的接口控制器,所述接口控制器可(例如)类似于(例如相同于)接口控制器258。在一些实例中,接口组件325可包含可耦合到接口组件325的控制器的包化器/解包器,所述包化器/解包器可(例如)类似于(例如相同于)包化器/解包器264。
在一些实例中,接口组件325-K与控制器315之间的接口组件325(例如接口组件325-1及325-2)可包含可(例如)类似于(例如相同于)接口252的接口362。例如,接口组件325-1的接口362可经耦合到接口组件325-2的接口352,接口组件325-2的接口362可经耦合到接口组件325-3的接口352(例如,举例来说当K=3时)。可包含接口362的接口组件325可包含对应于接口362以控制跨接口362的传输流(例如地址、命令及数据流)的接口控制器,所述接口控制器可(例如)类似于(例如相同于)接口控制器254。
在一些实施例中,接口组件325可包含:耦合到接口组件325的控制器的存储器管理单元,其可(例如)类似于(例如相同于)存储器管理单元270;耦合到接口组件325的控制器的损耗均衡引擎,其可(例如)类似于(例如相同于)损耗均衡引擎272;及耦合到接口组件325的控制器的错误校正引擎,其可(例如)类似于(例如相同于)错误校正引擎274。
在一些实例中,接口组件325的控制器可响应于来自(例如)控制器315的指令而控制对耦合到信道327的存储器装置330的无用单元收集操作。在一些实例中,接口组件325的控制器可响应于来自(例如)控制器315的指令而以类似于(例如相同于)上文结合图2B所论述的预留空间的方式控制对耦合到信道327的存储器装置330的预留空间操作。
在一些实例中,可在群组324中的接口组件325-1的接口352处接收包。接口组件325-1的控制器可确定包是否旨在用于接口组件325-1(例如通过确定包的识别符是否匹配接口组件325-1的识别符)。控制器可响应于识别符匹配而确定包旨在用于接口组件325-1。当包旨在用于接口组件325-1时,接口组件325-1的包化器/解包器可将包解包为(例如)命令及地址以确定对耦合到接口组件325-1的哪个封装332中的哪个存储器装置330执行何种操作。在一些实例中,接口组件325-1的接口352可响应于接口组件325-1的控制器确定包旨在用于接口组件325-1而在对包进行解包之前对包进行解串行化。
当命令是(例如)读取命令时,接口组件325-1(例如接口组件325-1的控制器)可响应于读取命令而(例如)以类似于(例如相同于)上文结合图2A及2B所描述的方式致使数据从耦合到接口组件325-1的接口356的存储器装置330读取。所读取数据可通过信道327从存储器装置330传输到接口356。在一些实例中,控制器可致使所读取数据发送到包化所读取数据的包化器/解包器。控制器可致使经包化的所读取数据发送到接口352,接口352将经包化的所读取数据传输到控制器315。在一些实例中,接口组件325-1的接口352可在将经包化的所读取数据传输到控制器315之前串行化经包化的所读取数据。
在一些实例中,经解包的包可包含写入命令及要写入到耦合到接口组件325-1的存储器装置330的数据。接口组件325-1的控制器可响应于写入命令而(例如)以类似于(例如相同于)上文结合图2A及2B所描述的方式致使数据写入到存储器装置330。
当识别符不匹配接口组件325-1时,包可并非旨在用于接口组件325-1,且包可经发送(例如未解串行化或未解包)到接口组件325-1的接口362,且随后通过链路335-1从接口组件325-1的接口362发送到接口组件325-2的接口352。接口组件325-2的控制器可确定包是否旨在用于接口组件325-2(例如通过确定包的识别符是否匹配接口组件325-2的识别符)。控制器可响应于识别符匹配而确定包旨在用于接口组件325-2。
当包旨在用于接口组件325-2时,接口组件325-2的包化器/解包器可将包解包为(例如)命令及地址以确定对耦合到接口组件325-2的哪个封装332中的哪个存储器装置330执行何种操作。在一些实例中,接口组件325-2的接口352可响应于接口组件325-2的控制器确定包旨在用于接口组件325-2而在对包进行解包之前对包进行解串行化。取决于命令是读取命令或写入命令,接口组件325-2的控制器可(例如)以类似于(例如相同于)上文对于接口组件325-1所描述的方式致使数据从耦合到接口组件325-2的接口356的存储器装置330读取或致使包中的数据写入到耦合到接口组件325-2的接口356的存储器装置330。
所读取数据可通过信道327从存储器装置330传输到接口356。在一些实例中,接口组件325-2的控制器可致使所读取数据发送到包化所读取数据的包化器/解包器。控制器可致使经包化的所读取数据发送到接口组件325-2的接口352,接口组件325-2的接口352通过链路335-1将经包化的所读取数据传输到接口组件325-1的接口362,接口组件325-1的接口362可将经包化的所读取数据传递到接口组件325-1的接口352,其中接口组件325-1的接口352可通过链路320将经包化的所读取数据发送到控制器315。在一些实例中,接口组件325-K与控制器315之间的群组324的接口组件325(例如接口组件325-1及325-2)的控制器可致使所述接口组件325传递向上游移动到控制器315的数据(例如所读取数据的包)或信号。在一些实例中,接口组件325-2的接口352可在将经包化的所读取数据传输到接口组件325-1的接口362之前串行化经包化的所读取数据。
来自控制器315的包可在群组324中从接口组件325(例如向下游)移动到接口组件325,直到其到达旨在用于的接口组件325(例如直到包的识别符匹配接口组件325的识别符)。当确定包并非旨在用于接口组件325-K与控制器315之间的接口组件325中的任一者时,包可(例如最终)到达接口组件325-K。
接口组件325-K的包化器/解包器可将包解包为(例如)命令及地址以确定对耦合到接口组件325-K的哪个封装332中的哪个存储器装置330执行何种操作。在一些实例中,接口组件325-K的接口352可响应于接口组件325-K的控制器确定包旨在用于接口组件325-K而在对包进行解包之前对包进行解串行化。取决于命令是读取命令或写入命令,接口组件325-K的控制器可(例如)以类似于(例如相同于)上文对于接口组件325-1及325-2所描述的方式致使数据从耦合到接口组件325-K的接口356的存储器装置330读取或包中的数据写入到耦合到接口组件325-K的接口356的存储器装置330。
所读取数据可通过信道327从存储器装置330传输到接口组件325-K的接口356。在一些实例中,接口组件325-K的控制器可致使所读取数据发送到包化所读取数据的包化器/解包器。接口组件325-K的控制器可致使经包化的所读取数据发送到接口组件325-K的接口352,接口组件325-K的接口352将经包化的所读取数据传输到下一上游接口组件(例如K=3时的接口组件325-2)的接口362。接口组件325-2可将经包化的所读取数据传递到其接口352,接口352可将经包化的所读取数据传输到接口组件325-1的接口362,接口组件325-1的接口362可将经包化的所读取数据传递到其接口352,接口352可将经包化的所读取数据传输到控制器315。在一些实例中,接口组件325-3的接口352可在将经包化的所读取数据传输到下一上游控制器的接口362之前串行化经包化的所读取数据。
尽管本文已绘示及描述特定实例,但所属领域一般技术人员将明白,经计算以达成相同结果的配置可置换所展示的特定实施例。本发明旨在涵盖本发明的一或多个实施例的调适或变动。应理解,已以绘示性方式且非限制性方式进行上文描述。应参考所附权利要求书连同此权利要求书所授权的等效物的全范围来确定本发明的一或多个实例的范围。
Claims (20)
1.一种设备,其包括:
控制器,其用于耦合到主机;
接口组件,其经耦合到所述控制器;及
多个存储器装置,其经耦合到所述接口组件;
其中所述接口组件用于引起所述多个存储器装置中的存储器装置响应于来自所述控制器的命令而执行操作。
2.根据权利要求1所述的设备,其中所述控制器是第一控制器,且其中所述接口组件包括第二控制器。
3.根据权利要求2所述的设备,其中所述接口组件进一步包括耦合到所述第一控制器的接口。
4.根据权利要求3所述的设备,其中所述接口组件进一步包括对应于所述接口的接口控制器。
5.根据权利要求1所述的设备,其中所述接口组件包括包化器/解包器。
6.根据权利要求1到5中任一权利要求所述的设备,其中所述接口组件进一步包括存储器管理引擎、损耗均衡引擎及错误校正引擎中的至少一者。
7.根据权利要求1到5中任一权利要求所述的设备,其中所述接口组件是ASIC。
8.根据权利要求1到5中任一权利要求所述的设备,其中所述接口组件用于串行化到所述控制器的输出及解串行化来自所述控制器的输入。
9.根据权利要求1所述的设备,其中所述接口组件用于包化来自所述多个存储器装置中的存储器装置的输入且将经包化输入发送到所述控制器。
10.根据权利要求1、9及10中任一权利要求所述的设备,其中所述接口组件用于解包来自控制器的输入且从经解包输入确定要对所述多个存储器装置中的存储器装置执行的操作。
11.根据权利要求1到5中任一权利要求所述的设备,其中所述接口组件用于控制以下中的至少一者:错误校正、对所述多个存储器装置中的存储器装置的存取、对所述多个存储器装置中的存储器装置的预留空间操作,及对所述多个存储器装置中的存储器装置的无用单元收集操作。
12.一种设备,其包括:
控制器;及
多个接口组件,其中所述控制器分别通过多个第一信道中的相应者而与所述多个接口组件中的相应者通信;
其中所述多个接口组件中的至少一者通过多个第二信道中的第一者而与第一多个存储器装置通信且通过所述多个第二信道中的第二者而与第二多个存储器装置通信。
13.根据权利要求12所述的设备,其中所述多个接口组件中的所述至少一者是第一接口组件,且所述设备进一步包括与所述第一接口组件串联耦合的第二接口组件,其中所述第二接口组件通过多个第三信道中的第一者而与第三多个存储器装置通信且通过所述多个第三信道中的第二者而与第四多个存储器装置通信。
14.根据权利要求13所述的设备,其中
所述第一接口组件用于确定来自所述控制器的包是否旨在用于所述第一接口组件;且
所述第一接口组件用于响应于确定所述包旨在用于第一接口组件而作用于所述包,且响应于确定所述包并非旨在用于所述第一接口组件而将所述包发送到所述第二接口组件。
15.一种操作设备的方法,其包括:
在接口组件处从控制器接收包;
使用所述接口组件来解包所述包;及
响应于经解包的包中的指令而对耦合到所述接口组件的存储器装置执行操作。
16.根据权利要求15所述的方法,其中对所述存储器装置执行所述操作包括从所述存储器装置中在所述经解包的包中所指定的位置读取数据。
17.根据权利要求16所述的方法,其进一步包括使用所述接口组件来包化所读取数据及将所述经包化的所读取数据从所述接口组件发送到所述控制器。
18.根据权利要求17所述的方法,其进一步包括在将所述经包化的所读取数据发送到所述控制器之前使用所述接口组件来串行化所述经包化的所读取数据。
19.根据权利要求15所述的方法,其中对所述存储器装置执行所述操作包括将所述经解包的包中所含的数据写入到所述存储器装置中在所述经解包的包中所指定的位置。
20.根据权利要求15到19中任一权利要求所述的方法,其进一步包括在解包所述包之前使用所述接口组件来解串行化所述包。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/642,906 | 2017-07-06 | ||
US15/642,906 US10140222B1 (en) | 2017-07-06 | 2017-07-06 | Interface components |
PCT/US2018/039226 WO2019010023A1 (en) | 2017-07-06 | 2018-06-25 | INTERFACE COMPONENTS |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110869903A true CN110869903A (zh) | 2020-03-06 |
CN110869903B CN110869903B (zh) | 2023-09-15 |
Family
ID=64315572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201880044853.1A Active CN110869903B (zh) | 2017-07-06 | 2018-06-25 | 接口组件 |
Country Status (6)
Country | Link |
---|---|
US (4) | US10140222B1 (zh) |
EP (1) | EP3649544A4 (zh) |
KR (1) | KR102312747B1 (zh) |
CN (1) | CN110869903B (zh) |
TW (1) | TWI682319B (zh) |
WO (1) | WO2019010023A1 (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10140222B1 (en) * | 2017-07-06 | 2018-11-27 | Micron Technology, Inc. | Interface components |
KR102226712B1 (ko) | 2020-10-14 | 2021-03-10 | 한수일 | 치과용 봉합 밴드 |
US20230068580A1 (en) * | 2021-08-27 | 2023-03-02 | Micron Technology, Inc. | Memory device with multiple input/output interfaces |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102177549A (zh) * | 2008-10-14 | 2011-09-07 | 莫塞德技术公司 | 具有用于将分立存储装置与系统相连接的桥接装置的复合存储器 |
US20150180805A1 (en) * | 2013-03-13 | 2015-06-25 | Panasonic Intellectual Property Management Co., Ltd. | Bus control device, relay device, and bus system |
Family Cites Families (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US813913A (en) | 1905-02-17 | 1906-02-27 | Joseph Reid | Support for power-carrying lines. |
US6215727B1 (en) * | 2000-04-04 | 2001-04-10 | Intel Corporation | Method and apparatus for utilizing parallel memory in a serial memory system |
US7013359B1 (en) * | 2001-12-21 | 2006-03-14 | Cypress Semiconductor Corporation | High speed memory interface system and method |
US20060195631A1 (en) | 2005-01-31 | 2006-08-31 | Ramasubramanian Rajamani | Memory buffers for merging local data from memory modules |
US7577039B2 (en) * | 2005-11-16 | 2009-08-18 | Montage Technology Group, Ltd. | Memory interface to bridge memory buses |
US7636813B2 (en) * | 2006-05-22 | 2009-12-22 | International Business Machines Corporation | Systems and methods for providing remote pre-fetch buffers |
US7865674B2 (en) * | 2007-08-31 | 2011-01-04 | International Business Machines Corporation | System for enhancing the memory bandwidth available through a memory module |
US8131913B2 (en) * | 2008-02-04 | 2012-03-06 | Mosaid Technologies Incorporated | Selective broadcasting of data in series connected devices |
US8856434B2 (en) * | 2008-09-26 | 2014-10-07 | Cypress Semiconductor Corporation | Memory system and method |
US8254191B2 (en) * | 2008-10-30 | 2012-08-28 | Micron Technology, Inc. | Switched interface stacked-die memory architecture |
JP5341112B2 (ja) * | 2008-11-25 | 2013-11-13 | 株式会社日立製作所 | ライト完了を検知する機能を有するストレージシステム |
US8412880B2 (en) * | 2009-01-08 | 2013-04-02 | Micron Technology, Inc. | Memory system controller to manage wear leveling across a plurality of storage nodes |
US8832354B2 (en) * | 2009-03-25 | 2014-09-09 | Apple Inc. | Use of host system resources by memory controller |
KR101769883B1 (ko) * | 2009-09-09 | 2017-08-21 | 샌디스크 테크놀로지스 엘엘씨 | 저장부 할당 장치, 시스템, 및 방법 |
US8164936B2 (en) * | 2009-10-14 | 2012-04-24 | Seagate Technology Llc | Switched memory devices |
US8909831B2 (en) * | 2009-11-27 | 2014-12-09 | International Business Machines Corporation | Logic device |
WO2011130007A1 (en) * | 2010-04-14 | 2011-10-20 | Rambus Inc. | Levelization of memory interface for communicating with multiple memory devices |
WO2011137541A1 (en) * | 2010-05-07 | 2011-11-10 | Mosaid Technologies Incorporated | Method and apparatus for concurrently reading a plurality of memory devices using a single buffer |
KR101527308B1 (ko) * | 2011-03-14 | 2015-06-09 | 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. | 메모리 인터페이스 |
US9406346B2 (en) * | 2011-06-30 | 2016-08-02 | Sandisk Technologies Llc | Smart bridge for memory core |
US8599623B1 (en) * | 2011-12-23 | 2013-12-03 | Suvolta, Inc. | Circuits and methods for measuring circuit elements in an integrated circuit device |
US9405355B2 (en) * | 2012-08-21 | 2016-08-02 | Micron Technology, Inc. | Memory operation power management by data transfer time adjustment |
KR101987426B1 (ko) * | 2012-09-07 | 2019-09-30 | 삼성전자주식회사 | 불휘발성 메모리 모듈, 불휘발성 메모리 모듈을 포함하는 메모리 시스템, 그리고 불휘발성 메모리 모듈의 제어 방법 |
KR102100707B1 (ko) * | 2013-08-19 | 2020-04-16 | 에스케이하이닉스 주식회사 | 데이터 저장 장치 |
US9213498B2 (en) * | 2013-09-03 | 2015-12-15 | Kabushiki Kaisha Toshiba | Memory system and controller |
US9471254B2 (en) * | 2014-04-16 | 2016-10-18 | Sandisk Technologies Llc | Storage module and method for adaptive burst mode |
US9846661B2 (en) * | 2014-07-17 | 2017-12-19 | Empire Technology Development Llc | Utilization of solid state memory devices |
US10008250B2 (en) * | 2015-03-27 | 2018-06-26 | Intel Corporation | Single level cell write buffering for multiple level cell non-volatile memory |
US9904635B2 (en) * | 2015-08-27 | 2018-02-27 | Samsung Electronics Co., Ltd. | High performance transaction-based memory systems |
KR20170039451A (ko) * | 2015-10-01 | 2017-04-11 | 삼성전자주식회사 | 메모리 모듈 및 이를 포함하는 반도체 메모리 시스템 |
US10146711B2 (en) * | 2016-01-11 | 2018-12-04 | Intel Corporation | Techniques to access or operate a dual in-line memory module via multiple data channels |
KR20170109108A (ko) * | 2016-03-17 | 2017-09-28 | 에스케이하이닉스 주식회사 | 메모리 장치를 포함하는 메모리 시스템 및 그의 동작 방법 |
US10459855B2 (en) * | 2016-07-01 | 2019-10-29 | Intel Corporation | Load reduced nonvolatile memory interface |
JP2018022383A (ja) * | 2016-08-04 | 2018-02-08 | 東芝メモリ株式会社 | メモリシステム |
US10282097B2 (en) * | 2017-01-05 | 2019-05-07 | Western Digital Technologies, Inc. | Storage system and method for thin provisioning |
US10140222B1 (en) * | 2017-07-06 | 2018-11-27 | Micron Technology, Inc. | Interface components |
-
2017
- 2017-07-06 US US15/642,906 patent/US10140222B1/en active Active
-
2018
- 2018-06-25 CN CN201880044853.1A patent/CN110869903B/zh active Active
- 2018-06-25 EP EP18828357.6A patent/EP3649544A4/en not_active Withdrawn
- 2018-06-25 WO PCT/US2018/039226 patent/WO2019010023A1/en unknown
- 2018-06-25 KR KR1020207000129A patent/KR102312747B1/ko active IP Right Grant
- 2018-07-06 TW TW107123400A patent/TWI682319B/zh active
- 2018-08-23 US US16/110,171 patent/US10402351B2/en active Active
-
2019
- 2019-08-14 US US16/540,594 patent/US10922247B2/en active Active
-
2021
- 2021-02-12 US US17/175,002 patent/US11436167B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102177549A (zh) * | 2008-10-14 | 2011-09-07 | 莫塞德技术公司 | 具有用于将分立存储装置与系统相连接的桥接装置的复合存储器 |
US20150180805A1 (en) * | 2013-03-13 | 2015-06-25 | Panasonic Intellectual Property Management Co., Ltd. | Bus control device, relay device, and bus system |
Also Published As
Publication number | Publication date |
---|---|
WO2019010023A1 (en) | 2019-01-10 |
US20190370193A1 (en) | 2019-12-05 |
EP3649544A4 (en) | 2021-04-14 |
TWI682319B (zh) | 2020-01-11 |
KR102312747B1 (ko) | 2021-10-18 |
US11436167B2 (en) | 2022-09-06 |
EP3649544A1 (en) | 2020-05-13 |
US20210165751A1 (en) | 2021-06-03 |
CN110869903B (zh) | 2023-09-15 |
US20190012280A1 (en) | 2019-01-10 |
US10922247B2 (en) | 2021-02-16 |
TW201907295A (zh) | 2019-02-16 |
US10140222B1 (en) | 2018-11-27 |
US10402351B2 (en) | 2019-09-03 |
KR20200008653A (ko) | 2020-01-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11436167B2 (en) | Interface components between a controller and memory devices | |
JP5054818B2 (ja) | インターフェース装置、通信システム、不揮発性記憶装置、通信モード切換方法および集積回路 | |
US11695704B2 (en) | Reduced sized encoding of packet length field | |
US11777864B2 (en) | Transparent packet splitting and recombining | |
JP5732708B2 (ja) | 不揮発性メモリからのデータ読み出し用コントローラ | |
US11966345B2 (en) | Network credit return mechanisms | |
EP2312457A2 (en) | Data processing apparatus, data processing method and computer-readable medium | |
US11588745B2 (en) | Early credit return for credit-based flow control | |
CN105549916A (zh) | PCIe固态硬盘控制器、基于PCIe的存储系统及其数据读写方法 | |
US8116306B2 (en) | Shared memory system | |
US8510485B2 (en) | Low power digital interface | |
US20200280457A1 (en) | Transfer device, transfer method, and transfer system | |
US9195619B2 (en) | Semiconductor memory device | |
US9639285B2 (en) | Distributed raid in a flash based memory system | |
US10061720B2 (en) | Storage system and signal transfer method | |
US20220326855A1 (en) | Peripheral component interconnect express interface device and operating method thereof | |
CN115512734A (zh) | 包括子控制器的存储器系统和子控制器的操作方法 | |
JP2011133252A (ja) | 半導体試験装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |