CN110854100B - 多端点电感器及多端点电感器形成方法 - Google Patents

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Abstract

本申请提供一种多端点电感器，包括：一半导体基底；一互连结构，设置在半导体基底上，互连结构具有多个金属层；一第一磁性层，设置在互连结构的一最上表面上；一导线，设置在第一磁性层上；一第一输入/输出(I/O)接合结构，在一第一位置从导线分岔；一第二I/O接合结构，在一第二位置从导线分岔，第二位置与第一位置间隔开；以及一第三I/O接合结构，第三I/O接合结构在第一位置与第二位置之间的一第三位置从导电线分岔，其中第三I/O接合结构与第一I/O接合结构之间的一连接具有一第一电感，以及第一I/O接合结构与第二I/O接合结构之间的一替代连接具有一第二电感，第二电感大于第一电感。

Description

多端点电感器及多端点电感器形成方法
技术领域
本发明实施例涉及一种集成电路的多端点电感器，特别涉及能够提供多个电感的多端点电感器。
背景技术
集成电路是在单片半导体材料上的电子元件的组件(assembly)。电感器是集成电路中广泛使用的电子元件。电感器是一种无源元件，当电流流过电感器时，电感器将电能储存在磁场中。由于任何电流导体都具有电感特性，因此电感器的设计差异很大。电感器是通用元件，其可用于RL滤波器、LC电路、RLC电路、电源、变压器及许多其他电路元件。
发明内容
本发明一些实施例提供一种多端点电感器，包括：一半导体基底；一互连结构，设置在半导体基底上，互连结构具有多个金属层；一第一磁性层，设置在互连结构的一最上表面上；一导线，设置在第一磁性层上；一第一输入/输出(I/O)接合(bond)结构，在一第一位置从导线分岔(branch off)；一第二I/O接合结构，在一第二位置从导线分岔，第二位置与第一位置间隔开；以及一第三I/O接合结构，第三I/O接合结构在第一位置与第二位置之间的一第三位置从导电线分岔，其中第三I/O接合结构与第一I/O接合结构之间的一连接具有一第一电感，以及第一I/O接合结构与第二I/O接合结构之间的一替代连接具有一第二电感，第二电感大于第一电感。
本发明一些实施例提供一种多端点电感器，包括：一半导体基底；一互连结构，设置在半导体基底上，互连结构具有多个金属层；一钝化层，设置在互连结构的一最上表面上；一磁性层，设置在钝化层上；多个电感器单元分别包括多个导线，所述多个电感器单元彼此间隔开并设置在磁性层上，其中所述多个电感器单元的一第一电感器单元包括一介电层，介电层在第一电感器单元的一第一导线上延伸，并且包括一第一端点及一第二端点，其延伸穿过介电层以电性连接到第一电感器单元的第一导线；以及一连接结构，设置在介电层上并具有电性耦接到第一端点及第二端点的导电布线，其中连接结构将所述多个电感器单元中的部分电感器单元彼此电串联，但不是全部的电感器单元。
本发明一些实施例提供一种多端点电感器形成方法，包括：在一半导体基底上形成具有多个金属层的一互连结构；在互连结构的一最上表面上形成一钝化层；在钝化层上形成一第一磁性层；在第一磁性层上形成彼此间隔开的多个导线；在所述多个导线上形成一介电层；在介电层上形成多个焊料凸块，其中所述多个焊料凸块中的不同焊料凸块电性耦接到不同的导线；以及选择性地将具有导电布线的印刷电路板(PCB)连接到所述多个焊料凸块中的部分焊料凸块，但不是全部的焊料凸块。
附图说明
以下将配合附图详述本发明实施例的各面向。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明示例。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
图1A-1B示出了多端点电感器的一些实施例的各种俯视图，多端点电感器具有由印刷电路板以各种不同组合连接的多个电感器单元。
图2A-2C示出了多端点电感器的一些实施例的各种视图。
图3A-3C示出了图2A-2C的多端点电感器的一些实施例的各种视图。
图4A-4C示出了图2A-2C的多端点电感器的一些实施例的各种视图。
图5A-5C及图6A-6C示出了图2A-2C中，不具有第一磁性层或第二磁性层的多端点电感器的各种实施例的各种视图。
图7A-7E示出了多端点电感器的实施例的各种视图。
图8示出了图7A-7E的多端点电感器的第一电感器单元的一些更多实施例的简化顶视图。
图9示出了图7A-7E的多端点电感器的第一电感器单元的一些更多实施例的简化顶视图。
图10A-10C示出了图7A-7E图中，不具有第一磁性层的多端点电感器的各种实施例。
图11-17示出了形成多端点电感器的方法的一些实施例的一系列视图。
图18示出了形成多端点电感器的方法的一些实施例的流程图。
符号说明：
100A、100B～视图；
102a、102b～PCB；
104a、104b～多端点电感器；
106a、106b～电感器单元；
108～第一I/O接合结构；
110～第二I/O接合结构；
112～第三I/O接合结构；
114～第四I/O接合结构；
116～导线；
118～导电布线；
200A、200B、200C～视图；
202～多端点电感器；
204～第一电感器单元；
206～第二电感器单元；
208～半导体基底；
210～互连结构；
212～钝化层；
214～第一磁性层；
216～导线；
220～第一隔离层；
222～阻挡层；
224～第一I/O接合结构；
226～第二I/O接合结构；
228～第三I/O接合结构；
230～第四I/O接合结构；
232～第二隔离层；
234～第一介电层；
236～第二磁性层；
238～第二介电层；
300A、300B、300C～视图；
308～第一I/O接合结构；
310～第二I/O接合结构；
312～第三I/O接合结构；
314～第四I/O接合结构；
316～第一导线；
318～第五I/O接合结构；
320～第二导线；
400A、400B、400C～视图；
500A、500B、500C～视图；
600A、600B、600C～视图；
700A、700B、700C、700D、700E～视图；
702～第二导线；
704～通孔；
706～第三隔离层；
708～第三介电层；
800～视图；
802～第三I/O接合结构；
804～第四I/O接合结构；
900～视图；
902～第三导线；
904～第一I/O接合结构；
906～第二I/O接合结构；
908～第三I/O接合结构；
1000A、1000B、1000C～视图；
1100、1200、1300、1400、1500、1600、1700～视图；
1502～图案化的光致抗蚀剂层；
1800～方法流程图；
1802、1804、1806、1808、1810、1812、1814、1816、1818～步骤。
具体实施方式
现在将参照附图描述本发明实施例，其中相同的附图标记始终用于指示相同的元件，并且其中所示出的结构不一定按比例绘制。应可理解的是，该详细描述及相应附图不以任何方式限定本发明实施例的范围，并且详细描述及附图仅提供几个示例来说明本发明构思可以体现其中的一些方式。
以下公开许多不同的实施方法或是实施例来实行所提供的标的的不同特征，以下描述具体的元件及其排列的实施例以阐述本发明实施例。当然这些实施例仅用以示例，且不该以此限定本案的范围。例如，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例，也即，第一特征与第二特征并非直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本案，不代表所讨论的不同实施例及/或结构之间有特定的关系。
此外，其中可能用到与空间相关用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相关用词为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。
有些电感器整体地集成在一半导体基底上。在一些实施例中，集成电感器(integrated inductor)形成在基底上的后段工艺(back-end-of-the-line，BEOL)的金属互连层内。由于任何电流导体都具有电感特性，集成电感器可以采用多种布局实现，例如螺旋电感器、平面螺旋电感器、直线电感器或耦合电感器。此外，取决于应用，集成电感器可以包括例如介电材料(例如，空心(air core))、铁磁或亚铁磁芯。举例而言，集成螺旋电感器可以包括设置在第一金属层内的磁芯。金属线可以以螺旋图案缠绕磁芯，使得金属线具有多个围绕磁芯连续延伸的匝。
上述电感器的一个挑战是为客户提供精确符合其需求的电感器。客户通常设计需要电感器的集成电路(IC)。这些IC被设计为以特定的电感值运作。典型地，IC制造商将电感器实现于客户的IC中。然而，由于每个特定的IC应用都需要特定的电感值来实现最佳运作，因此制造商通常会使用具有特定电感值的预先设计电感器。这种预先设计电感可能有一个固定的电感值，这可能比客户IC所需要的更大或更少。这种电感值的差异可能会增加客户IC的总电阻值，并导致客户的IC在比最佳状态差的状态下运作。更进一步地，由于电感器的电感值与电感器的面积成正比，因此若在客户的IC中实现大于所需电感值的电感器，就会占用IC宝贵的空间。解决这一难题的部分方案是设计IC专用电感器。但是，这大大增加了制造IC的成本。因此，在不需要特定应用的电感器设计的情况下，就可选择增加电感值的电感器，可以改善IC的功能性及制造IC的成本。
本发明实施例涉及一种多端点电感器(以及相关方法)，其具有以固定增量提供电感的构造，从而当IC需要一电感器时，为客户提供增加电感的选项。在一些实施例中，多端点电感器设置在一钝化层(passivation layer)上方，该钝化层设置在互连结构/内连线结构(interconnect structure)上方。多端点电感器可以包括布置成阵列的多个电感器单元。每个电感器单元包括导线(conductive wire)，使得每个电感器单元具有可测量的电感值。此外，每个电感器单元包括至少两个输入/输出(input/output，I/O)接合(bond)结构。因此，每个电感器单元的单独I/O接合结构可以由最终用户(或制造商)以各种组合耦合在一起，以实现各种电感值。因此，由于多端点电感器为客户提供增加电感选项，多端点电感器改善了IC的功能性并降低了制造IC的成本。
参考图1A-1B，其提供了多端点电感器的一些实施例的各种俯视图100A-100B，多端点电感器具有由印刷电路板以各种不同组合连接的多个电感器单元。
如图1A-1B的俯视图100A-100B所示，通常采取印刷电路板(PCB)形式的连接结构102a/102b，设置在多端点电感器104a/104b上方。多端点电感器104a/104b是形成在半导体基底上的集成电路(IC)的一部分。多端点电感器104a/104b包括布置成阵列的多个电感器单元106a/106b。例如，图1A及图1B分别描绘了具有48个电感器单元106a/106b的阵列的多端点电感器104a/104b，其以六行(column)及八列(row)排列。为了表达清楚，在每个图中，仅标注一个电感器单元106a/106b。
每个电感器单元106a/106b包括至少一第一输入/输出(I/O)接合结构108及一第二I/O接合结构110。每个电感器单元106a/106b包括具有电感特性的导线116，并且导线116将第一I/O接合结构108耦合到第二I/O接合结构110。因此，每个电感器单元106a/106b具有可测量的电感值，例如，1纳亨利(nanohenrry，nH)至100nH。在一些实施例中，多端点电感器104a/104b内的每个电感器单元106a/106b具有实质上相同的电感值。在其他实施例中，电感器单元106a/106b可以具有不同的电感值，或是一种实质上相同与不相同电感值的组合。在一些实施例中，每个电感器单元106a/106b还可以包括额外的I/O接合结构112/114。
PCB 102a/102b包括多个导电布线(conductive trace)118，所述多个导电布线118经由电感器单元106a/106b的I/O接合结构108/110/112/114连接到多端点电感器104a/104b。在一些实施例中，I/O接合结构也可以被称为“端点(terminal)”。在一些实施例中，I/O接合结构108/110/112/114是焊料凸块(solder bump)，所述多个焊料凸块通过热感应(例如，回流炉或红外线加热器)焊料流程，接合到PCB 102a/102b上的焊点(pad)(图未示出)。PCB 102a/102b与多端点电感器104a/104b分开，使得PCB 102a/102b的导电布线118提供IC外部的连接。在一些实施例中，导电布线118将多端点电感器104a/104b连接至外部装置，例如外部电阻器、外部电容器及/或外部IC。因此，在制造多端点电感器104a/104b之后，可将多端点电感器104a/104b运送给客户，并且客户可以提供具有导电布线118的PCB 102a/102b，其中导电布线118被配置为将电感器单元106a/106b连接在一起，以实现客户所期待的特定电感。
举例而言，如图1A所示，PCB 102a的导电布线118串联连接多端点电感器104a的顶部两列(top two rows)的电感器单元106a，使得多端点电感器104a的顶部两列具有十二倍电感值的一第一电感。此外，相同的PCB 102a可以连接相同的多端点电感器104a的另一列电感器单元106a，以输出一第二电感。举例而言，如多端点电感器104a的底部列(bottomrow)所示，PCB 102a的导电布线118连接到第一电感器单元106a的第一I/O接合结构108及第二I/O接合结构110，使得多端点电感器104a的底部列具有一倍电感值的第二电感。因此，客户可以将两个(或更多)不同的电感器单元106a/106b与IC及/或外部电路上的其他组件一起集成以实现期望的功能。
此外，如图1B的视图100B所示，每个电感器单元106b可以包括多个I/O接合结构108/110/112/114。在此实施例中，每个电感器单元106b可以输出多个电感值。例如，电感器单元106b具有四个I/O接合结构108/110/112/114，电感器单元106b被配置为输出至少一第一电感值、第二电感值、第三电感值及第四电感值。如果电感器单元106b通过PCB 102b的导电布线118连接，使得电流从第一I/O接合结构108流向第二I/O接合结构110，则电感器将具有第一电感值。如果电感器单元106b通过PCB 102b的导电布线118连接，使得电流从第三I/O接合结构112流向第二I/O接合结构110，则电感器将具有比第一电感值较小的第二电感值。如果电感器单元106b通过PCB 102b的导电布线118连接，使得电流从第四I/O接合结构114流向第二I/O接合结构110，则电感器将具有比第二电感值较小的第三电感值。此外，如果电感单元106b通过PCB 102b的导电布线118连接，使得电流从第三I/O接合结构112流到第四I/O接合结构114，则电感器将具有第四电感值，其可以与第一、第二及第三电感值中的每一个相同或不相同。
更进一步地，如图1B所示，一列电感器单元106b的一部分可以具有第一电感及第二电感。举例而言，在多端点电感器104b的第二列中，由于连接第一电感器单元106b的PCB102b的导电布线118，多端点电感器104b的第二列会输出第一电感，以允许电流从第一电感单元106b的第一I/O接合结构108流到第一电感单元106b的第二I/O接合结构112。在同一列中，由于PCB 102b的导电布线118串联连接第二电感器单元106b及第三电感器单元106b而输出第二电感，使得电流从第二电感器单元106b的第四I/O接合结构114通过第二电感器单元106b的第二I/O接合结构110，流入第三电感器单元106b的第一I/O接合结构108，并从第三电感器单元106b的第二I/O接合结构110流出。
再者，如图1B的多端点电感器104b的底部两列(bottom two rows)所示，分开列的电感器单元可以连接在一起。举例而言，多端点电感器104b的底部列中的电感器单元与多端点电感器104b的倒数第二列中的电感器单元106b串联连接。相应地，因为多端点电感器104a/104b的电感器单元106a/106b可以通过PCB102a/102b的导电布线118，以各种组合连接，因此多端点电感器104a/104b向客户(或制造商)提供了具有增加电感选项的电感器，而不需要特定应用的电感器设计。
虽然图1A-1B仅示出了具有48个电感器单元阵列的多端点电感器104a/104b，其布置成六行及八列，但应理解的是，多端点电感器104a/104b可包括任意数量的电感器单元106a/106b，并以任意数量的行与列布置。
参考图2A-2C，提供了多端点电感器的一些实施例的各种视图。图2A示出了多端点电感器的一些实施例的简化俯视图200A。图2A是“简化的”，因为图2A仅示出了每个电感器单元204/206的导线216/218及第二磁性层236。图2B示出了图2A的多端点电感器的电感器单元的一些实施例的横截面图200B，其沿着图2A的线B-B'截取。图2C示出了图2A的多端点电感器的电感器单元的一些实施例的截面图200C，其沿着图2A的线C-C'截取。
如图2A-2C的视图200A-200C所示，多端点电感器202包括排列成阵列的多个电感器单元204/206。例如，多端点电感器202包括第一电感器单元204及第二电感器单元206。在一些实施例中，第一电感器单元204及第二电感器单元206被设置在相同的横向方向上。在其他实施例中，第一电感单元204及第二电感单元206相互垂直排列。在一些实施例中，第一电感器单元204的布局与第二电感器单元206的布局实质上相同。在其他实施例中，第一电感器单元204的布局不同于第二电感器单元206的布局。如图1A-1B所示，PCB可以以各种组合连接多个电感器单元204/206，以改变多端点电感器202的电感。为了表达清楚，仅详细标记了一个电感器单元204。因为多端点电感器202包括可以通过PCB，以各种组合连接的多个电感器单元204/206，所以多端点电感器202提供了具有增加电感选项的电感器，而且不需要特定应用的电感器设计，后者可能导致制造成本的增加或低效的运作条件。
多端点电感器202包括半导体基底208。半导体基底208可以包括任何类型的半导体本体(body)(例如，单晶硅/CMOS基体(bulk)、硅锗(SiGe)、绝缘体上的硅(silicon oninsulator，SOI)等)。半导体基底208还可以包括至少一个半导体装置(例如，晶体管、电阻器、二极管等)或部分半导体装置。在一些实施例中，半导体装置在前段工艺(front-end-of-line，FEOL)中设置在半导体基底208之上/之内。举例而言，半导体装置可以是晶体管包括设置在半导体基底208之上，且在源极与漏极之间的栅极叠层(gate stack)(例如，设置在高k电介质(high-k dielectric)之上的金属栅极)，同时源极与漏极设置在半导体基底208之内。
互连结构210设置在半导体基底208上方。在一些实施例中，互连结构210在后段工艺(BEOL)中形成。互连结构210可以包括多个导电特征部件(conductive feature)，例如导电触点(conductive contact)、导线、导电通孔(via)及/或接触垫(contact pad)，其形成在层间介电(interlayer dielectric，ILD)材料内。导电特征部件可以包括金属，诸如铜、铝、金、银或其他合适的金属。ILD材料可以包括二氧化硅(SiO2)或其他种合适的氧化物，例如低k介电(low-k dielectric)材料。在一些实施例中，互连结构210可以包括设置在彼此之上的多个金属层(例如，金属层1、金属层2等)。每个金属层可以包括导线，并且导电通孔可以将来自第一金属层的导线连接到第二金属层的导线。一些导电通孔将导线连接到设置在互连结构210的顶表面(top surface)附近的接触垫。
钝化层212设置在互连结构210上方。在一些实施例中，钝化层在BEOL工艺中形成。钝化层212可以顺应性地(conformally)形成在互连结构210的最上表面(uppermostsurface)。在一些实施例中，钝化层212具有实质上平坦的顶表面。钝化层212可以包括SiO2、氮化硅(Si3N4、聚酰亚胺化合物(polyimide compound)或其他合适的材料。
在一些实施例中，第一磁性层214设置在钝化层212上方。第一磁性层214使用合适的工艺形成在钝化层212上，例如化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、溅射(sputtering)，电化学电镀(electrochemical plating)、无电电镀(electroless plating)或一些其他沉积(deposition)或生长(growth)工艺。第一磁性层214包括诸如碲化镉锌(cadmium zinc telluride，CZT)、铁-镍(NiFe)化合物或其他合适的磁性材料。在一些实施例中，第一磁性层214可以包括多个堆叠层。在其他实施例中，第一磁性层214可以包括磁性块材(bulk magnetic material)，其从第一磁性层214的底表面延伸到第一磁性层214的顶表面。
在一些实施例中，第一磁性层214可以包括矩形布局(layout)。在一些实施例中，第一磁性层214可以包括多个离散部分(discrete portion)，使得每个电感器单元204/206包括第一磁性层214的一离散部分。在其他实施例中，第一磁性层214可以包括连续部分(continuous portion)，使得第一磁性层214的一部分在多个电感器单元204/206下连续地延伸。此外，第一磁性层214的厚度可以在范围从约0.1微米(μm)至约15μm。更具体地，第一磁性层214可以范围从0.1μm至0.5μm、0.5μm至2.5μm、2.5μm至4.5μm、4.5μm至7.5μm、7.5μm至10μm、10μm至12.5μm或12.5μm至15μm的厚度。另外，第一磁性层214具有从约10μm到约500μm范围内的宽度。更具体地，第一磁性层214可以范围从0μm至50μm、50μm至100μm、100μm至150μm、150μm至200μm、200μm至250μm、250μm至300μm、300μm至350μm、350μm至400μm、400μm至450μm或450μm至500μm的宽度。
导线216/218设置在第一磁性层214上方。在一些实施例中，每个电感器单元204/206包括设置在第一磁性层214上方的第一导线216和第二导线218。导线216/218可以通过，例如CVD、PVD、ALD、溅射、电化学电镀、无电电镀或一些其他沉积或生长工艺等，来沉积或生长。导线216/218包括诸如铜(Cu)、铝(Al)、金(Au)、银(Ag)、Al-Cu化合物或任何其它合适的导电材料。在一些实施例中，导线216/218可以是后钝化铜互连(post-passivation copperinterconnect)。在一些实施例中，导线216/218具有在约0.5μm至约50μm范围内的厚度及/或在约0.5μm至约50μm范围内的宽度。更具体地，导线216/218可以具有范围从0.5μm至5μm、5μm至10μm、15μm至20μm、20μm至25μm、25μm至30μm、30μm至40μm或40μm至50μm的厚度。
在一些实施例中，阻挡层(barrier layer)222设置在第一隔离层220上方，使得阻挡层222与第一隔离层220物理分离，并且将导线216/218与第一磁性层214电性隔离。在一些实施例中，阻挡层222包括钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)及/或钨(W)等。导线216/218从其生长的籽晶层(seed layer)直接设置在阻挡层222上。籽晶层包括Cu、Cu合金、Al、Al合金、Au、Ag、Al-Cu化合物或其他合适的材料，并且当导线216/218从籽晶层生长时可以合并到导线216/218中，此部分在图2B中没有明确地指出。第一隔离层220包括介电材料，例如SiO2、Si3N4、低k电介质或一些其他合适的介电材料。举例而言，第一隔离层220及阻挡层222可以通过CVD、PVD、ALD、溅射、电化学电镀、无电电镀或其他沉积或生长工艺等来沉积或生长。
第一导线216从电感器单元204/206的第一输入/输出(I/O)接合结构224延伸到电感器单元204/206的第二I/O接合结构226。在一些实施例中，第一导线216以实质上一直线从第一I/O接合结构224连续地延伸到第二I/O接合结构226。此外，第一导线216可顺应性地形成在第一磁性层214之上并延伸超过第一磁性层214的最外侧壁(outermost sidewall)，使得第一导线216具有在第一磁性层214之上的第一上表面，该第一上表面位于第一导线216的第二上表面上方，其超过第一磁性层214的最外侧壁。在其他实施例中，第一导线216以围绕第一磁性层214的一螺旋图案，从第一I/O接合结构224连续地延伸到第二I/O接合结构226。在一些实施例中，第二导线218从电感器单元204/206的第三I/O接合结构228延伸到电感器单元的第四I/O接合结构230，并且具有与第一导线216实质上相同的布局。据此，因为每个电感器单元204/206具有各自的I/O接合结构224/226/228/230，所以PCB可以将电感器单元204/206以各种组合方式来连接以使多端点电感器202输出各种电感，而不需要特定应用的电感器设计，后者可能导致制造成本的增加或低效的运作条件。
第二隔离层232设置在导线216/218上方。在一些实施例中，第二隔离层232可以顺应性地形成在钝化层212、第一磁性层214及导线216/218的表面上，使得第二隔离层232直接接触钝化层212、第一磁性层214及导线216/218。第二隔离层232包括介电材料，例如SiO2、Si3N4、低k电介质或一些其他合适的介电材料。第二隔离层232可以通过，例如CVD、PVD、ALD、溅射或一些其他沉积或生长工艺等，来沉积或生长。
第一介电层234设置在第二隔离层232上方。第一介电层234可以是例如：聚酰亚胺化合物、聚苯并恶唑化合物(polybenzoxazole compound)及/或任何其他合适的介电材料。第一介电层234可以通过，例如CVD、PVD、ALD、溅射、旋涂工艺(spin-on process)或一些其他沉积或生长工艺等，来沉积或生长。在一些实施例中，第一介电层234可具有实质上平坦的上表面。在一些实施例中，在第一磁性层214上，第一介电层234可具有从约0.5μm至约70μm的范围内的厚度。更具体地，厚度的范围可以从0.5μm至5μm、5μm至10μm、10μm至15μm、15μm至20μm、20μm至25μm、25μm至30μm、30μm至40μm、40μm至50μm、50μm至60μm或60μm至70μm。此外，在第一磁性层214上，电介质可以具有从约10μm至约450μm范围内的宽度。更具体地，宽度的范围可以从10μm至50μm、50μm至100μm、100μm至150μm、150μm至200μm、200μm至250μm、250μm至300μm、300μm至350μm、350μm至400μm或400μm至450μm。
在一些实施例中，第二磁性层236设置在第一介电层234上。第二磁性层236可使用合适的工艺，例如CVD、PVD、ALD、溅射、电化学电镀、无电电镀或其他沉积或生长工艺等，形成在第一介电层234上方。第二磁性层236包括诸如碲化镉锌(CZT)、铁-镍(NiFe)化合物或其他合适的磁性材料。在一些实施例中，第二磁性层236可以包括多个堆叠层。在其他实施例中，第二磁性层236可以包括从第二磁性层236的底表面延伸到第二磁性层236的顶表面的磁性块材。
第二介电层238设置在第二磁性层236上方。第二介电层238位在第二磁性层236的上表面和第一介电层234的上表面上。在一些实施例中，第二介电层238可以是，例如聚酰亚胺化合物、聚苯并恶唑化合物及/或任何其他合适的介电材料。第二介电层238可以通过，例如CVD、PVD、ALD、溅射、旋涂工艺或其他沉积或生长工艺等，来沉积或生长。在进一步的实施例中，第一介电层234可具有实质上平坦的上表面。
I/O接合结构224/226/228/230从它们各自的导线216/218分岔/分枝出来(branchoff)。在一些实施例中，每个I/O接合结构224/226/228/230穿过第二隔离层232、第一介电层234及第二介电层238，从它们各自的导线216/218分岔，以从第二介电层238的最上表面突出(protrude)。在一些实施例中，每个I/O接合结构224/226/228/230从它们各自的导线216/218向半导体基底208分岔，以连接到互连结构210的导电特征部件。此外，每个I/O接合结构224/226/228/230可以以非零角度从其各自的导线216/218分岔，以在I/O接合结构224/226/228/230之间提供足够的间隔，使得I/O接合结构224/226/228/230从它们各自的导线216/218偏移一段距离。在一些实施例中，I/O接合结构224/226/228/230包括Cu、Cu合金、Al、Al合金、Au、Ag、Al-Cu化合物或其他合适的材料。I/O接合结构224/226/228/230可以通过例如CVD、PVD、ALD、溅射、电化学电镀、无电电镀或其他沉积或生长工艺等来形成。据此，客户(或制造商)可以使用外部连接(例如，PCB)来以各种组合连接I/O接合结构224/226/228/230，以使多端点电感器202输出各种电感。由于多端点电感器单元202包括多个电感器单元204/206，所以多端电感器单元202向客户(或制造商)提供更多的电感选项，而不需要特定应用的电感器设计，后者可能导致制造成本的增加或低效的运作条件。
参考图3A-3C，提供了图2A-2C的多端点电感器202的一些实施例的各种视图300A-300C。图3A示出了图2A-2C的多端点电感器202的电感器单元204的一些实施例的简化俯视图300A。图3B示出了图2A-2C的多端点电感器202的一些实施例的简化俯视图300B，其以双电流配置(dual-current configuration)连接。图3C示出了图2A-2C图的多端点电感器202一些实施例的简化俯视图300C，其以单电流配置(single-current configuration)连接。图3A-3C是“简化”的，因为图3A-3C仅示出了每个电感器单元的导线、第一磁性层及第二磁性层。
如图3A-3C的视图300A-300C所示，当电流I1/I2通过导线216/218时，每根导线216/218感应出磁场。根据电流I1/I2流动的方向，基于“右手定则(right-hand rule)”，磁场将被感应出来。举例而言，在一些实施例中，电路被配置为通过第一导线216提供第一电流I1，使得第一电流I1从页面的左侧流到页面的右侧，以及通过第二导线218提供第二电流I2，使得第二电流I2从页面的右侧流到页面的左侧。因此，第一磁场在第一导线216周围被感应出来，而第二磁场在第二导线218周围被感应出来。因此，电感器单元204/206具有可测量的电感。
如图3B的视图300B所示，第一电感器单元204与第二电感器单元206串联并且以双电流配置连接。第一电感器单元204与第二电感器单元206以双电流配置连接，因为PCB(图未示出)的导电布线118允许电流在每个电感器单元204/206中以相反的方向流动。例如，第一电流I1从第一电感单元204的第一I/O接合结构224，经由第一电感单元204的第一导线216流至第一电感单元204的第二I/O接合结构226。导电布线118将第一电感器单元204的第二I/O接合结构226耦合到第二电感器单元206的第一I/O接合结构308，以允许第一电流I1流入第二电感器单元206的第一导线316，并从第二电感器单元206的第二I/O接合结构310流出。
第二电流I2从第二电感器单元206的第四I/O接合结构314，通过第二电感器单元206的第二导线320流到第二电感器单元206的第三I/O接合结构312。导电布线118将第二电感器204的第三I/O接合结构312耦合到第一电感器单元204的第四I/O接合结构230，以允许第二电流I2流入第一电感器单元204的第二导线218，并从第一电感器单元204的第三I/O接合结构228流出。在一些实施例中，第二电感器单元206可以包括第五I/O接合结构318，其经由导电布线118连接，而不是将导电布线118连接到第三I/O接合结构312。第五I/O接合结构318设置在第三I/O接合结构312与第四I/O接合结构314之间。因此，如果电流从第四I/O接合结构314流向第五I/O接合结构318，那么第二电感器单元206将具有小于当电流从第四I/O接合结构314流向第三I/O接合结构312时可测量的电感。据此，因为多端点电感器202具有多个电感器单元204/206，多端点电感器单元202向客户(或制造商)提供更多的电感选项，而不需要特定应用的电感器设计，后者可能导致制造成本的增加或低效的运作条件。
再者，如图3C的视图300C所示，第一电感器单元204与第二电感器单元206以单电流配置连接。第一电感器单元204与第二电感器单元206以单电流配置连接，是因为PCB(图未示出)的导电布线118允许电流仅以单一方向流过每个电感器单元204/206。此外，在图3C中，第一磁性层214连续延伸于第一电感单元204及第二电感单元206的下方。因此，因为多端点电感器202也可以以单电流配置或双电流配置连接，所以多端点电感器单元202向客户(或制造商)提供额外的电感选项，而不需要特定应用的电感器设计，后者可能导致制造成本的增加或低效的运作条件。
参考图4A-4C，提供了图2A-2C的多端点电感器202的一些实施例的各种视图400A-400C。图4A示出了第图2A-2C的多端点电感器202的第一电感器单元204的一些实施例的简化俯视图400A。图4B示出了图2A-2C的多端点电感器202的一些实施例的简化俯视图400B，其中每个电感器单元204/206设置在第一磁性层214的分离部分(discrete portion)上方。图4C示出了图2A-2C的多端点电感器202的一些实施例的简化俯视图400C，其中第一磁性层214在第一电感器单元204及第二电感器单元206之间连续地延伸。图4A-4C是“简化”的，因为图4A-4C仅示出了每个电感器单元204/206的导线216/218、第一磁性层214及第二磁性层236。
如图4A-4C的视图400A-400C所示，电感器单元204/206仅包括单一导线216/316，导线216/316从第一I/O接合结构224/308连续延伸到第二I/O接合结构226/310。在一些实施例中，每个电感器单元204/206可以设置在第一磁性层214的一分离部分之上，如图4B所示。在其它实施例中，第一磁性层214在第一电感器单元204及第二电感器单元206下方连续地延伸，如图4C的视图400C所示。
参考图5A-5C至图6A-6C，提供了图2A-2C中不具有第一磁性层214或第二磁性层236的多端点电感器202的各种实施例的各种视图。带有标记“A”(例如，图5A)的图，是指沿着图2A的线A-A'截取的第一电感器单元204的一些实施例的截面图，第一电感器单元204不具有第一磁性层214或第二磁性层214。带有标记“B”(例如，图5B)的图，是指不具有第一磁性层214或第二磁性层236的多端点电感器202的第一电感器单元204的俯视图。带有标记“C”的图(例如，图5C)，是指不具有第一磁性层214或第二磁性层236的图2A-2C的多端点电感器202的一些实施例的俯视图。
如图5A-5C的视图500A-500C所示，第一电感单元204不包括第一磁性层214或第二磁性层236。相反地，第一导线216与第二导线218仅通过阻挡层222与钝化层212分离。虽然电感器单元204不包括第一磁性层214或第二磁性层236，但是当电流流过它们各自的导线216/218/316/320时，每个电感器单元204/206具有可测量的电感。因为每个电感器单元204/206包括第一导线216/316及第二导线218/320，所以第一电感器单元204与第二电感器单元206可以通过PCB(图未示出)的导电布线118，以双电流配置或单电流配置连接。在其他实施例中，如图6A-6C的视图600A-600C所示，电感器单元204/206可以仅包括单一导线216/316，导线216/316从第一I/O接合结构224/308连续延伸到第二I/O接合结构226/310。
参考图7A-7E，提供了多端点电感器202的一些实施例的各种视图700A-700E。图7A示出了多端点电感器202的一些实施例的简化俯视图700A。图7B示出了图7A的多端点电感器202的第一电感器单元204一些实施例的透视图700B，其从图7A的线A-A'投影到第一电感器单元204的一侧。图7C示出了图2A的多端点电感器202的第一电感器单元204的一些实施例的横截面图700C，其沿着图7A的线C-C'截取。图7D示出了图7A的多端点电感器202的第一电感器单元204一些实施例的横截面图700D，其沿着图7B的线A-A'截取。图7E示出了图7A-7D的多端点电感器202的第一电感器单元204的一些实施例的简化俯视图700E。图7A及图7E是“简化的”，因为图7B-7D中所描绘的几个层及特征没有被示出，例如，未示出第二介电层238。
如图7A-7E的视图700A-700E所示，第一电感器单元204包括设置在第一导线216上方的第二导线702。在一些实施例中，通孔704将第二导线702连接到第一导线216，使得第一导线216及第二导线702以围绕第一磁性层214的一螺旋图案，从第一I/O接合结构224连续地延伸到第二I/O接合结构226。第二导线702及通孔704可以通过例如CVD、PVD、ALD、溅射、电化学电镀、无电电镀或其他沉积或生长工艺等，来沉积或生长。通孔704可以通过例如单金属镶嵌类工艺(single damascene like process)或双金属镶嵌工艺(dual damasceneprocess)来形成。
第二导线702及通孔704包括导电材料，例如铜(Cu)、铝(Al)、金(Au)、银(Ag)、Al-Cu化合物或其他合适的导电材料。在一些实施例中，第二导线702可以是后钝化铜互连。在一些实施例中，第二导线702具有范围从约0.5μm至约50μm的厚度，及/或范围从约0.5μm至约50μm的宽度。更具体地，第二导线702可以具有范围从0.5μm至5μm、5μm至10μm、10μm至15μm、15μm至20μm、20μm至25μm、25μm至30μm、30μm至40μm或40μm至50μm的厚度/宽度。
第三隔离层706将第一磁性层214与第一介电层234分隔开。在一些实施例中，通孔704延伸穿过第三隔离层706，以将第二导线702连接至第一导线216。第三隔离层706包括介电材料，例如SiO2、Si3N4、低k电介质或其他合适的介电质材料。第三隔离层706可以通过例如CVD、PVD、ALD、溅射或其他沉积或生长工艺等来沉积或生长。
第三介电层708设置在第二介电层238上。在一些实施例中，第三介电层708在第二导线702的侧壁之间延伸并接触第二介电层238的上表面。更进一步地，第三介电层708可以具有实质上平坦的上表面。在一些实施例中，第三介电层708可以是，例如聚酰亚胺化合物、聚苯并恶唑化合物及/或任何其他合适的介电材料。第三介电层708可以通过例如CVD、PVD、ALD、溅射、旋涂工艺或其他沉积或生长工艺等来沉积或生长。
参考图8，提供了图7A-7E的多端点电感器202的第一电感器单元204的一些实施例的简化俯视图800。图8是“简化的”，因为图8仅示出了第二导线702，以围绕第一磁性层214的一螺旋图案连续地延伸。
如图8的视图800所示，在一些实施例中，第一电感器单元204可以包括第三I/O接合结构802及第四I/O接合结构804，其设置在第一I/O接合结构224以及第二I/O接合结构226之间。因此，I/O接合结构224/226/802/804可以以各种组合连接，使得第一电感器单元204可以被配置为具有各种电感。据此，因为多端点电感器202具有多个电感器单元204/206，所以多端点电感器单元202向客户(或制造商)提供了更多的电感选项，而不需要特定应用的电感器设计，后者可能导致制造成本的增加或低效的运作条件。
参考图9，提供了图7A-7E的多端点电感器202的第一电感器单元204一些实施例的简化俯视图900。图9是“简化的”，因为图9仅示出了第一导线216、围绕第一磁性层214以螺旋图案连续延伸的第二导线702，以及围绕第一磁性层214以螺旋图案连续延伸的第三导线902。
如图9的视图900所示，在一些实施例中，第一电感器单元204可以包括第三导线902。第三导线902从第三导线902的第一I/O接合结构904连接到第三导线902的第二I/O接合结构906。在一些实施例中，第三导线902的第三I/O接合结构908设置在第三导线902的第一I/O接合结构904与第三导线902的第二I/O接合结构906之间。在一些实施例中，通孔(图未示出)将第三导线902连接到第四导线(图未示出)，使得第三导线902及第四导线(图未示出)，以螺旋状从第三导线902的第一I/O接合结构904，连续延伸至第三导线902的第二I/O接合结构906。第一导线216及第二导线702的螺旋图案与第三导线902及第四导线(图未示出)的螺旋图案相交，但每个螺旋图案被配置为沿着它们各自的导线216/702/902传送一离散(discrete)的信号。
参考图10A-10C，提供了图7A-7E的多端点电感器202的实施例的各种视图1000A-1000C，多端点电感器202不具有第一磁性层214。图10A是第一电感器单元204的一些实施例沿着图7A线A-A'所截取的截面图1000A，第一电感器单元204不具有第一磁性层214。图10B是图7A-7E的多端点电感器202的第一电感器单元204的一些实施例的简化俯视图1000B，第一电感器单元204不具有第一磁性层214。图10C是图7A-7E的多端点电感器202的第一电感器单元204的一些其他实施例的简化俯视图1000C，第一电感器单元204不具有第一磁性层214。图10B-10C是“简化的”，因为图10B-10C仅示出了以螺旋图案连续延伸的第一导线216及第二导线702。
如图10A-10C的视图1000A-1000C所示，第一电感单元204不包括第一磁性层214。相反地，第一导线216及第二导线702通过通孔(图未示出)连接，使得第一导线216及第二导线702以螺旋图案连续地延伸。在一些实施例中，第一导线216及第二导线702围绕介电材料(图未示出)以螺旋图案连续地延伸。在一些实施例中，介电层可以包括多个层，或者可以是单块(single bulk)的介电材料，例如聚酰亚胺化合物、聚苯并恶唑化合物及/或任何其他合适的介电材料。
参考图11-17，提供了本发明实施例中用于形成多端点电感器单元202的电感器单元204/206的方法的一系列视图1100-1700。
如图11的视图1100所示，提供一半导体基底208。半导体基底208可以包括任何类型的半导体本体(例如，单晶硅/CMOS基体、硅锗(SiGe)、绝缘体上的硅(SOI)等)。在一些实施例中，半导体装置形成在半导体基底208内/上方。举例而言，半导体装置可以是晶体管，晶体管包括设置在半导体基底208上方以及源极与漏极之间的栅极堆叠(例如，布置在高k电介质上方的金属栅极)，而源极及漏极设置在半导体基底208内。
在一些实施例中，用于形成半导体装置的工艺包括，在半导体基底208上形成图案化的光致抗蚀剂层(photoresist layer)(图未示出)，图案化的光致抗蚀剂层可以通过例如旋涂工艺来形成。图案化的光致抗蚀剂层可以图案化成具有多个源极/漏极的布局，也可以使用例如光刻(photolithography)来图案化。在一些实施例中，用于形成半导体装置的源极/漏极的工艺包括使用图案化的光致抗蚀剂定位来执行离子注入(ionimplantation)，随后剥离图案化的光致抗蚀剂。此外，在一些实施例中，栅极可以通过例如使用图案化的光致抗蚀剂(图未示出)定位的CVD、PVD、ALD、溅射、旋涂工艺或其他沉积或生长工艺来形成，并且随后剥离图案化的光致抗蚀剂。
如图12的视图1200所示，互连结构210形成在半导体基底208之上并与其直接接触。互连结构210包括多个导电特征部件，例如金属互连线、通孔、及/或互连半导体装置的接触垫。在一些实施例中，多个导电特征部件形成在多个金属层中，所述多个金属层形成在彼此之上。在一些实施例中，导电特征部件可以通过光刻工艺及可应用的沉积或生长工艺的组合来形成，例如电化学电镀、无电电镀、化学或物理气相沉积、溅射或一些其他沉积或生长工艺等。该工艺可以是，例如类单镶嵌工艺或类双镶嵌工艺的一部分。在一些实施例中，化学机械抛光(chemical mechanical polishing，CMP)工艺可以在形成每个金属层之后执行，以形成实质上平坦的上表面。
如图13的视图1300所示，钝化层212形成在互连结构210上并与之直接接触。钝化层212可以包括介电材料，例如SiO2、氮化硅Si3N4)、聚酰亚胺化合物或其他合适的材料。钝化层212可以通过，例如光刻及可应用的沉积或生长工艺的组合来形成，例如CVD、PVD、溅射、旋涂工艺或一些其他沉积或生长工艺。在一些实施例中，CMP工艺可以在钝化层212被沉积之后执行，以形成实质上平坦的上表面。
如图14的视图1400所示，阻挡层222形成在钝化层212之上并与其直接接触。在一些实施例中，阻挡层222包括钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)及/或钨(W)等。阻挡层222可以通过CVD、PVD、ALD、溅射、电化学电镀、无电电镀或其他沉积或生长工艺等来沉积或生长。在一些实施例中，阻挡层222顺应性地形成于钝化层212之上。尽管未在图14的视图1600中示出，但是应该理解，导线216/218从其生长的籽晶层形成在阻挡层222上。籽晶层包括Cu、Cu合金、Al、Al合金、Au、Ag、Al-Cu化合物或其他合适的材料，并且当导线216/218从籽晶层生长时可以合并到导线216/218中。籽晶层可以通过CVD、PVD、ALD、溅射、电化学电镀、无电电镀或其他沉积或生长工艺等来沉积或生长。
如图15的视图1500所示，使用图案化的光致抗蚀剂层1502来形成第一导线216及第二导线218，第一导线216及第二导线218形成在阻挡层222之上并与阻挡层222直接接触。图案化的光致抗蚀剂层1502通过例如旋涂工艺结合随后的光刻工艺，形成在阻挡层222上方，以在图案化的光致抗蚀剂层1502中定义出开口(openings)。第一导线216和第二导线218可以通过例如CVD、PVD、ALD、溅射、电化学电镀、无电电镀或一些其他沉积或生长工艺来沉积或生长。在进一步的实施例中，第一导线216和第二导线218可以包括Cu、Al、Au、Ag、Al-Cu化合物或任何其它合适的导电材料。
随后，通过例如湿蚀刻或干蚀刻工艺，从阻挡层222剥离图案化的光致抗蚀剂层1502。在一些实施例中，剥离图案化的光致抗蚀剂层1502的步骤还去除了未被导线216/218覆盖的一部分阻挡层222。在其他实施例中，可以执行后续的蚀刻和光刻工艺，以去除未被导线216/218覆盖的一部分阻挡层222。
如图16的视图1600所示，第二隔离层232形成在第一导线216及第二导线218上方。在一些实施例中，第二隔离层顺应性地形成于钝化层212、第一磁性层214、第一导线216以及第二导线218上，并且与钝化层212、第一导线216以及第二导线218直接接触。第二隔离层232包括介电材料，例如SiO2、Si3N4、低k电介质或一些其他合适的介电材料。第二隔离层232可以通过，例如CVD、PVD、ALD、溅射或一些其他沉积或生长工艺来沉积或生长。
如图17的视图1700所示，第一介电层234形成在第二隔离层232之上并与其直接接触。第一介电层234可以是例如聚酰亚胺化合物、聚苯并恶唑化合物或任何其他合适的介电材料。第一介电层234可以通过例如，CVD、PVD、ALD、溅射、旋涂工艺或一些其他沉积或生长工艺来沉积或生长。在一些实施例中，CMP工艺可以在第一介电层234被沉积之后执行，以形成实质上平坦的上表面。
尽管在沿A-A'截取的横截面图1100至1700中示出，但应可理解的是，形成延伸穿过第一介电层234及第二介电层238的I/O接合结构224/226/228/230，以提供至导线216/218的连接。举例而言，I/O接合结构224/226/228/230可以包括设置在第二介电层238上的接合垫(bond pad)。I/O接合结构从接合垫延伸穿过第二介电层238及第一介电层234至它们各自的导线216/218。在一些实施例中，I/O接合结构224/226/228/230包括Cu、Cu合金、Al、Al合金、Au、Ag、Al-Cu化合物或其他合适的材料。I/O接合结构224/226/228/230可以通过，例如CVD、PVD、ALD、溅射、电化学电镀、无电电镀或其他一些沉积或生长工艺来形成。
此外，虽然图11-17示出了用于形成图5A-5C中描绘实施例的工艺，但是应该理解，本领域技术人员可以实现上述步骤(或基本上类似的步骤)，以形成在图2A-2C、图3A-3C、图4A-4C、图6A-6C、图7A-7E、图8、图9及图10A-10C中描绘的实施例。
参考图18，提供了用于形成多端点电感器一些实施例的方法流程图1800，并选择性地设置多端点电感器的电感。尽管本文示出及/或描述的公开的方法和其他方法，可以在本文中被附图及/或描述为一系列操作或事件，但是应该理解，这些示出的这种操作或事件的排序不应被解释为限定作用。举例而言，一些操作可以以不同的顺序发生及/或与除本文所示及/或描述的那些以外的其他操作或事件同时发生。此外，并非所有示出的操作都可能需要被实现本文描述的一或多个态样或实施例，并且本文所描绘的一或多个操作可以在一或多个单独的操作及/或阶段中执行。
在步骤1802，在半导体基底上形成互连结构，其中互连结构具有多个金属层。关于操作1802的示例可以如先前的图12所示。
在步骤1804，在互连结构上形成钝化层。关于操作1804的示例可以如先前的图13所示。
在步骤1806，在钝化层上形成阻挡层。关于操作1806的示例可以如先前的图14所示。
在步骤1808，在阻挡层上形成第一导线和第二导线。关于操作1808的示例可以如先前的图15所示。
在步骤1810，在第一导线和第二导线上形成隔离层。关于操作1810的示例可以如先前的图16所示。
在步骤1812，在隔离层上形成介电层。关于操作1812的示例可以如先前的图17所示。
在步骤1814，在第一位置及第二位置分别形成第一输入/输出(I/O)接合结构及第二I/O接合结构。第一位置及第二位置是分开的。第一I/O接合结构延伸介电层，以在第一位置接触第一导线。第二I/O接合结构延伸穿过介电层，以在第二位置接触第一导线。在一些实施例中，第一I/O接合结构及第二I/O接合结构包括Cu、Cu合金、Al、Al合金、Au、Ag、Al-Cu化合物或其他合适的材料。第一I/O接合结构及第二I/O接合结构可以通过，例如CVD、PVD、ALD、溅射、电化学电镀、无电电镀或一些其他沉积或生长工艺来形成。关于第一I/O接合结构及第二I/O接合结构接触第一导线的示例，可以如先前的图4A-4C所示。
在步骤1816，在第三位置及第四位置分别形成第三I/O接合结构及第四I/O接合结构。第三位置及第四位置是分开的。第三I/O接合结构延伸穿过介电层，以在第三位置接触第二导线。第四I/O接合结构延伸穿过介电层，以在第四位置接触第二导线。在一些实施例中，第三I/O接合结构及第四I/O接合结构包括Cu、Cu合金、Al、Al合金、Au、Ag、Al-Cu化合物或其他合适的材料。第三I/O接合结构及第四I/O接合结构可以通过，例如CVD、PVD、ALD、溅射、电化学电镀、无电电镀或一些其他沉积或生长工艺来形成。关于第三I/O接合结构及第四I/O接合结构接触第二导线的示例，可以如先前的图4A-4C所示。
在步骤1818，具有导电布线的印刷电路板(PCB)选择性地连接到I/O接合结构。连接PCB以允许电流流过第一I/O接合结构并从第二I/O接合结构流出到外部装置，从而将多端点电感器设置为具有第一电感。替代地，连接PCB以允许电流流过第一I/O接合结构、第二I/O接合结构、第三I/O接合结构，并且从第四I/O接合结构流出到外部装置，从而将多端点电感设置为具有与第一电感不同的第二电感。在一些实施例中，第二电感大于第一电感。关于I/O接合结构之间的替代连接的例子的示例，可以如先前的图1A-1B所示。
因此，如上所述，本发明实施例涉及一种多端点电感器，其向客户(或制造商)提供增加电感的选项，而不需要特定应用的电感器设计。因此，多端点电感器可以改善IC的功能及IC的制造成本。
本发明根据一些实施例提供一种多端点电感器，包括：一半导体基底；一互连结构，设置在半导体基底上，互连结构具有多个金属层；一第一磁性层，设置在互连结构的一最上表面上；一导线，设置在第一磁性层上；一第一输入/输出(I/O)接合(bond)结构，在一第一位置从导线分岔(branch off)；一第二I/O接合结构，在一第二位置从导线分岔，第二位置与第一位置间隔开；以及一第三I/O接合结构，第三I/O接合结构在第一位置与第二位置之间的一第三位置从导电线分岔，其中第三I/O接合结构与第一I/O接合结构之间的一连接具有一第一电感，以及第一I/O接合结构与第二I/O接合结构之间的一替代连接具有一第二电感，第二电感大于第一电感。
在一些实施例中，多端点电感器，还包括：一第一介电层，设置在导线上；一第二磁性层，设置在第一介电层上；一第二介电层，设置在第二磁性层上；以及导线沿着一第一方向以实质上一直线从第一I/O接合结构横向延伸到第二I/O接合结构。
在一些实施例中，第二位置在第一方向上与第一磁性层的最外侧壁横向间隔开。
在一些实施例中，第一I/O接合结构、第二I/O接合结构及第三I/O接合结构皆从导线延伸穿过第二介电层的一最上表面。
在一些实施例中，导线具有在第一磁性层上的一第一上表面，第一上表面位于导线的一第二上表面上。
在一些实施例中，导线以围绕第一磁性层的一螺旋图案从第一I/O接合结构连续地延伸到第二I/O接合结构。
在一些实施例中，多端点电感器是排列成阵列的多个多端点电感器中的一个，每个多端点电感器彼此间隔开，每个多端点电感器被设置在相同的横向方向上，并且每个多端点电感器彼此实质上相同。
本发明也根据一些其他实施例提供一种多端点电感器，包括：一半导体基底；一互连结构，设置在半导体基底上，互连结构具有多个金属层；一钝化层，设置在互连结构的一最上表面上；一磁性层，设置在钝化层上；多个电感器单元分别包括多个导线，所述多个电感器单元彼此间隔开并设置在磁性层上，所述多个电感器单元的一第一电感器单元包括一介电层，介电层在第一电感器单元的一第一导线上延伸，并且第一电感器单元包括一第一端点及一第二端点，其延伸穿过介电层以电性连接到第一电感器单元的第一导线；以及一连接结构，设置在介电层上并具有电性耦接到第一端点及第二端点的导电布线，连接结构将所述多个电感器单元中的部分电感器单元彼此电串联但不是全部的电感器单元。
在一些实施例中，第一端点包括一第一焊料凸块(solder bump)，第二端点包括一第二焊料凸块，并且其中连接结构是具有多个导电布线的印刷电路板(PCB)，导电布线将所述多个电感器单元中的两个或更多个彼此串联。
在一些实施例中，所述多个电感器单元彼此实质上相同。
在一些实施例中，第一电感单元还包括：一第三端点，延伸穿过介电层并且电性耦接到第一电感器单元，在第一端点及第二端点之间测量的一第一电感大于在第一端点及第三端点之间测量的一第二电感。
在一些实施例中，第一导线以实质上一直线从第一端点连续地延伸到第二端点。
在一些实施例中，第一电感单元包括与第一导线平行延伸的一第二导线，并且其中一第三端点及一第四端点延伸穿过介电层并且电性耦接到第一电感单元的第二导线。
在一些实施例中，多端点电感器还包括一电路，电路被配置成使一第一电流在一第一方向上通过第一导线，以及在与第一方向相反的一第二方向上使一第二电流通过第二导线。
在一些实施例中，在第一端点及第二端点之间测量的一第一电感实质上等于在第三端点及第四端点之间测量的一第二电感。
在一些实施例中，第一导线以围绕磁性层的一螺旋结构从第一端点连续地延伸到第二端点。
在一些实施例中，第一电感单元还包括：一第三端点，延伸穿过介电层并且电性耦接到第一电感器单元，第一端点位于第一导线的一第一端点，第二端点位于第一导线的一第二端点，以及第三端点位于第一端点与第二端点之间的螺旋结构上的一第一中间位置。
在一些实施例中，第一电感单元还包括：一第四端点，延伸穿过介电层并且电性耦接到第一电感器单元，第四端点位于第一端点与第一中间位置之间的螺旋结构上的一第二中间位置。
在一些实施例中，所述多个电感器单元包括一第二电感器单元，第二电感器单元与第一电感器单元间隔开，并且设置在磁性层上，第二电感器单元包括与第一导线共线(co-linear)的一第二导线。
本发明也根据一些实施例提供一种多端点电感器形成方法，包括：在一半导体基底上形成具有多个金属层的一互连结构；在互连结构的一最上表面上形成一钝化层；在钝化层上形成一第一磁性层；在第一磁性层上形成彼此间隔开的多个导线；在所述多个导线上形成一介电层；在介电层上形成多个焊料凸块，所述多个焊料凸块中的不同焊料凸块电性耦接到不同的导线；以及选择性地将具有导电布线的印刷电路板(PCB)连接到所述多个焊料凸块中的部分焊料凸块但不是全部。
上述内容概述许多实施例的特征，因此任何本领域技术人员，可更加理解本发明实施例的各面向。任何本领域技术人员，可能无困难地以本发明实施例为基础，设计或修改其他工艺及结构，以达到与本发明实施例相同的目的及/或得到相同的优点。任何本领域技术人员也应了解，在不脱离本发明实施例的精神和范围内做不同改变、代替及修改，如此等效的创造并没有超出本发明实施例的精神及范围。

Claims (20)

1.一种多端点电感器，其特征在于，包括：
一半导体基底；
一互连结构，设置在该半导体基底上，该互连结构具有多个金属层；
一第一磁性层，设置在该互连结构的一最上表面上；
一导线，设置在该第一磁性层上；
一第一输入/输出接合结构，在一第一位置从该导线分岔；
一第二输入/输出接合结构，在一第二位置从该导线分岔，该第二位置与该第一位置间隔开；以及
一第三输入/输出接合结构，该第三输入/输出接合结构在该第一位置与该第二位置之间的一第三位置从该导线分岔，其中该第三输入/输出接合结构与该第一输入/输出接合结构之间的一连接具有一第一电感，以及该第一输入/输出接合结构与该第二输入/输出接合结构之间的一替代连接具有一第二电感，该第二电感大于该第一电感。
2.根据权利要求1所述的多端点电感器，其特征在于，还包括：
一第一介电层，设置在该导线上；
一第二磁性层，设置在该第一介电层上；
一第二介电层，设置在该第二磁性层上；以及
其中该导线沿着一第一方向以实质上一直线从该第一输入/输出接合结构横向延伸到该第二输入/输出接合结构。
3.根据权利要求2所述的多端点电感器，其特征在于，该第二位置在该第一方向上与该第一磁性层的最外侧壁横向间隔开。
4.根据权利要求2所述的多端点电感器，其特征在于，该第一输入/输出接合结构、该第二输入/输出接合结构及该第三输入/输出接合结构皆从该导线延伸穿过该第二介电层的一最上表面。
5.根据权利要求4所述的多端点电感器，其特征在于，该第一磁性层具有一截断金字塔形状，且其中该导线具有在该第一磁性层上的一第一上表面，该第一上表面位于该导线的一第二上表面上。
6.根据权利要求1所述的多端点电感器，其特征在于，该导线以围绕该第一磁性层的一螺旋图案从该第一输入/输出接合结构连续地延伸到该第二输入/输出接合结构。
7.根据权利要求1所述的多端点电感器，其特征在于，该多端点电感器是排列成阵列的多个多端点电感器中的一个，其中每个多端点电感器彼此间隔开，每个多端点电感器被设置在相同的横向方向上，并且每个多端点电感器彼此实质上相同。
8.一种多端点电感器，其特征在于，包括：
一半导体基底；
一互连结构，设置在该半导体基底上，该互连结构具有多个金属层；
一钝化层，设置在该互连结构的一最上表面上；
一磁性层，设置在该钝化层上；
多个电感器单元，分别包括多个导线，所述多个电感器单元彼此间隔开并设置在该磁性层上，其中一第一电感器单元包括一介电层，该介电层在该第一电感器单元的一第一导线上延伸，并且包括一第一端点及一第二端点，第一端点及该第二端点延伸穿过该介电层以电性连接到该第一电感器单元的该第一导线；以及
一连接结构，设置在该介电层上并具有电性耦接到该第一端点及该第二端点的导电布线，其中该连接结构将所述多个电感器单元中的部分电感器单元彼此电串联，但不是全部的电感器单元。
9.根据权利要求8所述的多端点电感器，其特征在于，该第一端点包括一第一焊料凸块，该第二端点包括一第二焊料凸块，以及该连接结构是具有多个导电布线的印刷电路板，所述多个导电布线将所述多个电感器单元中的多个彼此串联。
10.根据权利要求8所述的多端点电感器，其特征在于，所述多个电感器单元彼此实质上相同。
11.根据权利要求8所述的多端点电感器，其特征在于，该第一电感器单元还包括：
一第三端点，延伸穿过该介电层以电性连接到该第一电感器单元，其中在该第一端点及该第二端点之间测量的一第一电感大于在该第一端点及该第三端点之间测量的一第二电感。
12.根据权利要求8所述的多端点电感器，其特征在于，该第一导线以实质上一直线从该第一端点连续地延伸到该第二端点。
13.根据权利要求12所述的多端点电感器，其特征在于，该第一电感器单元包括与该第一导线平行延伸的一第二导线，其中一第三端点及一第四端点延伸穿过该介电层以电性连接到该第一电感器单元的该第二导线。
14.根据权利要求13所述的多端点电感器，其特征在于，还包括一电路，该电路被配置成使一第一电流在一第一方向上通过该第一导线，以及在与该第一方向相反的一第二方向上使一第二电流通过该第二导线。
15.根据权利要求13所述的多端点电感器，其特征在于，在该第一端点及该第二端点之间测量的一第一电感等于在该第三端点及该第四端点之间测量的一第二电感。
16.根据权利要求8所述的多端点电感器，其特征在于，该第一导线以围绕该磁性层的一螺旋结构从该第一端点连续地延伸到该第二端点。
17.根据权利要求16所述的多端点电感器，其特征在于，该第一电感器单元还包括：
一第三端点，延伸穿过该介电层以电性连接到该第一电感器单元，其中该第一端点位于该第一导线的一第一端点，该第二端点位于该第一导线的一第二端点，以及该第三端点位于该第一端点与该第二端点之间的该螺旋结构上的一第一中间位置。
18.根据权利要求17所述的多端点电感器，其特征在于，该第一电感器单元还包括：
一第四端点，延伸穿过该介电层以电性连接到该第一电感器单元，其中该第四端点位于该第一端点与该第一中间位置之间的该螺旋结构上的一第二中间位置。
19.根据权利要求8所述的多端点电感器，其特征在于，所述多个电感器单元包括一第二电感器单元，该第二电感器单元与该第一电感器单元间隔开，并且设置在该磁性层上，其中该第二电感器单元包括与该第一导线共线的一第二导线。
20.一种多端点电感器形成方法，其特征在于，包括：
在一半导体基底上形成具有多个金属层的一互连结构；
在该互连结构的一最上表面上形成一钝化层；
在该钝化层上形成一第一磁性层；
在该第一磁性层上形成彼此间隔开的多个导线；
在所述多个导线上形成一介电层；
在该介电层上形成多个焊料凸块，其中所述多个焊料凸块中的不同焊料凸块电性耦接到不同的导线；以及
选择性地将具有多个导电布线的印刷电路板连接到所述多个焊料凸块中的部分焊料凸块但不是全部的焊料凸块。
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