KR19990053546A - 반도체장치의 인덕턴스소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 인덕턴스소자 제조방법에 관한 것으로서 특히, 실리콘기판상에서의 단위소자 제조시 코일형태의 금속배선과 금속배선 사이의 공간에 유전체로서 질화막을 형성하여 회로설계시 다양한 응용기술을 구현할 수 있는 방법을 제공한다.
이를 위하여 본 발명 반도체장치의 인덕턴스 소자 제조방법은 반도체기판 위에 제 1 금속층을 형성하는 단계와, 제 1 금속층의 소정부위를 제거하여 막대기 모양의 제 1 금속층패턴을 형성하여 제 1 금속배선 및 제 2 금속배선을 서로 평행되게 형성하는 단계와, 제 1 금속배선과 제 2 금속배선을 충분히 덮을 수 있는 두께로 유전막을 기판위에 형성하는 단계와, 유전막의 표면을 평탄화시키는 단계와, 제 1 금속배선과 제 2 금속배선의 끝부분의 표면을 개방시키기위한 비어홀을 형성하는 단계와, 유전막과 비어홀을 충분히 매립하고 남을 두께로 제 2 금속층을 형성하는 단계와, 제 1 금속배선의 상단에 위치한 비어홀과 제 2 금속배선의 하단에 위치한 비어홀을 양단으로 하는 제 3 금속배선과 제 3 금속배선과 평행하게 제 1 금속배선 하단의 비어홀로 부터 시작되는 제 4 금속배선을 제 2 금속층의 소정 부위를 제거하여 형성하는 단계를 구비한다.
Description
본 발명은 반도체장치의 인덕턴스소자 제조방법에 관한 것으로서 특히, 실리콘기판상에서의 단위소자 제조시 코일형태의 금속배선과 금속배선 사이의 공간에 유전체로서 질화막을 형성하여 회로설계시 다양한 응용기술을 구현할 수 있는 방법에 관한 것이다.
일반적인 두종류의 금속을 갖는 실리콘 집적소자 제조공정에서 인덕턴스 소자인 인덕터는 평면회절기하(planar spiral geometries) 방식을 이용하여 제조한다. 상부의 금속은 기판에서 낮은 전기저항과 캐패시턴스를 제공하므로 나선형 권선(spirrral turns)으로 사용되고 그 중앙 부위는 하부 금속과 연결되어 구성된다.
도 1a는 종래 기술에 따라 제조된 인덕터를 도시한 평면도로서 반도체 기판상(도시 안함)에 스파이럴(spiral) 구조를 가지며 W 의 두께의 하부 금속(1)이 나선형으로 형성되며 D 의 두께로 상부금속(2)과 연결되어 있다.
도 1b는 종래기술에 따라 제조된 인덕터를 도 1a에서의 x-x' 절단면을 따라 바라본 단면도를 도시한 것이다.
먼저 실리콘 기판(10) 위에 층간절연막(11)이 1.5 마이크로미터의 두께로 형성되어 있고 인덕터를 이루는 하부금속(1)이 기판(10) 표면으로 부터 1.5 마이크로미터의 높이로 형성되어 있고 상부금속(2)은 하부금속(1)으로 부터 0.5 마이크로미터의 높이로 형성되어 있다. 그리고 층간절연층(11)은 유전체의 역할을 한다.
그러나, 상술한 종래 기술에 따른 반도체장치의 인덕턴스 소자는 상부금속만을 인덕터로 이용하는 것으로서 상부금속의 회전수 즉 권선수가 증가할 수록 그 면적이 기하급수적으로 커진다. 따라서 종래의 기술로는 용량의 크기에 따라 인덕터가 칩에서 차지하는 면적이 비례하여 증가하게 되므로 고집적회로에서는 그 사용이 곤란하게되므로 평면기하회절(planar spiral geometry)방식으로는 그 한계가 있는 문제점이 있다.
따라서, 본 발명의 목적은 실리콘 웨이퍼상에서의 단위 반도체소자 제조시 인덕턴스 소자를 두종류의 금속배선 즉 제 1 금속배선과 제 2 금속배선을 사용하여 두 금속배선 사이에 유전체로 질화막을 형성하여 이용하도록 하여
인덕턴스 소자가 차지하는 면적 내지는 부피를 최소한으로 감소시키는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명 반도체장치의 인덕턴스 소자 제조방법은 반도체기판 위에 제 1 금속층을 형성하는 단계와, 제 1 금속층의 소정부위를 제거하여 막대기 모양의 제 1 금속층패턴을 형성하여 제 1 금속배선 및 제 2 금속배선을 서로 평행되게 형성하는 단계와, 제 1 금속배선과 제 2 금속배선을 충분히 덮을 수 있는 두께로 유전막을 기판위에 형성하는 단계와, 유전막의 표면을 평탄화시키는 단계와, 제 1 금속배선과 제 2 금속배선의 끝부분의 표면을 개방시키기위한 비어홀을 형성하는 단계와, 유전막과 비어홀을 충분히 매립하고 남을 두께로 제 2 금속층을 형성하는 단계와, 제 1 금속배선의 상단에 위치한 비어홀과 제 2 금속배선의 하단에 위치한 비어홀을 양단으로 하는 제 3 금속배선과 제 3 금속배선과 평행하게 제 1 금속배선 하단의 비어홀로 부터 시작되는 제 4 금속배선을 제 2 금속층의 소정 부위를 제거하여 형성하는 단계를 구비한다.
도 1a 와 도 1b는 종래기술에 따른 인덕터를 도시한 평면도와 단면구조도
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체장치의 인덕턴스소자 제조공정도
본 발명은 반도체소자 제조시 회로의 구성요소중 하나인 인덕터를 제조하여 회로설계시 다양한 응용기술을 구현할 수 있는 소자의 제조방법에 관한 것이다. 인덕터의 동작은 금속배선을 이용하여 코일 모양을 구성하고 그 금속배선들 사이에 유전물질인 질화막(Si3N4)를 삽입한 구조를 갖는다. 따라서 코일 형태의 금속배선을 통하여 전류가 이동하게 되면 금속배선은 전기장을 띠게 되고 이에따라서 끔속배선의 주위로 자기장이 형성되며 이러한 자기장은 유전물질인 질화막을 통하여 출현한다. 결과적으로 실리콘 웨이퍼상에서도 인덕턴스 소자를 구현할 수 있는 것이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체장치의 인덕턴스소자 제조공정도이며, 각각의 도면에 있어서 좌측 도면은 해당 공정단계의 평면도를 나타내며 좌측도면의 절단선(점선)에 따라 바라본 단면공정구조를 우측도면에 나타낸다.
도 2a에 있어서, 실리콘기판(20) 위에 제 1 금속층(21)으로 알루미늄층을 증착하여 형성한 다음 사진식각공정을 실시하여 제 1 방향으로 기울어진 모양을 갖는 막대기 모양의 제 1 금속층패턴(21, 210)을 형성하여 제 1 금속배선(21) 및 제 2 금속배선(210)을 형성한다. 이때 제 1 금속배선(21)과 제 2 금속배선(210)은 서로 평행하게 형성되며, 우측도면은 좌측평면도를 a-a' 선으로 절단한 단면구조를 나타낸다.
도 2b에 있어서, 기판상의 제 1 금속배선(21)과 제 2 금속배선(210)을 충분히 덮을 수 있는 두께로 질화막(Si3N4)을 기판(20)위에 화학기상증착법으로 증착하여 형성한 다음 질화막(22)의 표면을 평탄화시킨다. 이때 질화막은 인덕턴스 소자에서의 유전물질 역할을 한다. 우측도면은 좌측평면도를 b-b' 선으로 절단한 단면구조를 나타낸다.
도 2c에 있어서, 제 1 금속배선(21)과 제 2 금속배선(210)의 끝부분의 표면을 개방시키기위한 비어홀(via hole, 23)을 사진식각공정을 실시하여 질화막(22)의 일부를 제거한다. 따라서 4 개의 비어홀(23)이 형성되며 제 1 금속배선(21)과 제 2 금속배선(210)의 끝부분이 노출된다. 우측도면은 좌측평면도를 c-c' 선으로 절단한 단면구조를 나타낸다.
도 2d에 있어서, 질화막(22)과 비어홀(23)을 충분히 매립하고 남을 두께로 제 2 금속층(24, 240)으로 알루미늄을 증착하여 형성한 다음 제 1 금속배선(21)의 상단에 위치한 비어홀(23)과 제 2 금속배선(210)의 하단에 위치한 비어홀(23)을 양단으로 하는 제 3 금속배선(24)과 이와 평행하게 제 1 금속배선 하단의 비어홀로 부터 시작되는 제 4 금속배선(240)을 제 2 금속층에 사진식각공정을 실시하여 형성한다.
따라서 제 2, 제 4, 제 1, 제 3 금속배선(210, 240, 21, 24)은 순차적으로 전기적 연결되며 코일 형태를 형성하고 있다.
우측도면은 좌측평면도를 d-d' 선으로 절단한 단면구조를 나타낸다.
따라서, 본 발명은 실리콘 웨이퍼상에 단위소자로 인덕터의 제조방법을 제공하므로서 회로설계시 여러가지 제약을 해소하여 다양한 응용기술을 구현할 수 있게 하고 반도체칩에서 차지하는 부피를 감소시켜 소자의 고집적화에 적합할 뿐만 아니라 외부단자와의 연결시에도 소량의 단위소자만 필요하므로 생산비용을 절감시키고 제조공정을 단순하게 하는 장점이 있다.
Claims (4)
- 반도체기판 위에 제 1 금속층을 형성하는 단계와,상기 제 1 금속층의 소정부위를 제거하여 막대기 모양의 제 1 금속층패턴을 형성하여 제 1 금속배선 및 제 2 금속배선을 서로 평행되게 형성하는 단계와,상기 제 1 금속배선과 상기 제 2 금속배선을 충분히 덮을 수 있는 두께로 유전막을 상기 기판위에 형성하는 단계와,상기 유전막의 표면을 평탄화시키는 단계와,상기 제 1 금속배선과 상기 제 2 금속배선의 끝부분의 표면을 개방시키기위한 비어홀을 형성하는 단계와,상기 유전막과 상기 비어홀을 충분히 매립하고 남을 두께로 제 2 금속층을 형성하는 단계와,상기 제 1 금속배선의 상단에 위치한 비어홀과 상기 제 2 금속배선의 하단에 위치한 비어홀을 양단으로 하는 제 3 금속배선과 상기 제 3 금속배선과 평행하게 상기 제 1 금속배선 하단의 비어홀로 부터 시작되는 제 4 금속배선을 상기 제 2 금속층의 소정 부위를 제거하여 형성하는 단계로 이루어진 반도체장치의 인덕턴스 소자 제조방법.
- 청구항 1에 있어서 상기 제 1 금속층은 알루미늄층으로 형성하는 것이특징인 반도체장치의 인덕턴스소자 제조방법.
- 청구항 1에 있어서 상기 유전막은 질화막(Si3N4)을 증착하여 형성하는 것이 특징인 반도체장치의 인덕턴스 소자 제조방법.
- 청구항 1에 있어서 상기 제 2, 제 4, 제 1, 제 3 금속배선은 순차적으로 전기적 연결되며 코일 형태를 이루고 있는 것이 특징인 반도체장치의 인덕턴스 소자 제조방법.
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| KR1019970073191A KR19990053546A (ko) | 1997-12-24 | 1997-12-24 | 반도체장치의 인덕턴스소자 제조방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100689859B1 (ko) * | 2005-07-01 | 2007-03-08 | 삼성전자주식회사 | 반도체 장치에서의 패드 구조 |
-
1997
- 1997-12-24 KR KR1019970073191A patent/KR19990053546A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100689859B1 (ko) * | 2005-07-01 | 2007-03-08 | 삼성전자주식회사 | 반도체 장치에서의 패드 구조 |
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