CN110828407A - 一种SiP封装结构及其制备方法 - Google Patents

一种SiP封装结构及其制备方法 Download PDF

Info

Publication number
CN110828407A
CN110828407A CN201911131566.7A CN201911131566A CN110828407A CN 110828407 A CN110828407 A CN 110828407A CN 201911131566 A CN201911131566 A CN 201911131566A CN 110828407 A CN110828407 A CN 110828407A
Authority
CN
China
Prior art keywords
chip
groove
power chip
metalized
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911131566.7A
Other languages
English (en)
Other versions
CN110828407B (zh
Inventor
刘丰满
丁飞
曹立强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Center for Advanced Packaging Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN201911131566.7A priority Critical patent/CN110828407B/zh
Publication of CN110828407A publication Critical patent/CN110828407A/zh
Application granted granted Critical
Publication of CN110828407B publication Critical patent/CN110828407B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本发明公开了一种SiP封装结构，包括：塑封层；第一芯片，所述第一芯片的背面和侧面被所述塑封层包覆；金属化凹槽，所述金属化凹槽的侧面被所述塑封层包覆；第二芯片，所述第二芯片设置在所述金属化凹槽内部；重新布局布线层，所述重新布局布线层设置在所述塑封层的底面，电连接所述第一芯片和所述第二芯片；以及外接焊球，所述外接焊球电连接所述重新布局布线层。

Description

一种SiP封装结构及其制备方法
技术领域
本发明涉及半导体封装技术领域，尤其涉及一种含有功率芯片的SiP封装结构及其制备方法。
背景技术
在射频微波/毫米波SiP(System in Package；系统级封装)封装中，功率芯片/功率器件(砷化镓等三五族材料制备的高电压和或大电流的芯片/器件)需要通过封装形式将背金面引出，一方面是为了满足背金面接地需求，另一方面是为了满足芯片散热需求。由于功率芯片的制备工艺限制，其厚度一般在80-100微米，封装厚度一般在200微米以上，所以芯片背金引出需要做厚度补偿。
目前SiP封装中功率芯片背金引出技术是将功率芯片(如GaAs、SiC和GaN等)与其热膨胀系数相匹配的金属热沉材料(如WCu、MoCu等)采用共晶焊接，实现功率芯片厚度补偿满足接地引出和散热需求，且SiP封装体需在正面和背面做RDL，图1示出现有的含功率芯片的SiP封装示意图，如图1所示，功率芯片140通过共晶焊接与金属热沉材料150结合，再与其他芯片120、130一同塑封到塑封层110中，在塑封层110的正面制作重新布局布线170及外接焊球180，在塑封层的背面也需要左右重新布局布线层160，从而实现功率芯片140的背金面电极的引出。
随着SiP封装向轻薄化和低成本化方向发展，如图1所示的现有含功率芯片的封装形式存在以下缺点：(1)与功率芯片相匹配的WCu和MoCu等金属热沉小尺寸超薄板加工成本很高，金属的重量大；(2)芯片与金属衬底焊接效率低；(3)功率芯片接地与信号线在不同的平面，此SiP封装方法封装体正背面都需做RDL层且需要TMV连通，封装工艺较为复杂，不能很好满足SiP封装轻薄化和低成本化的需求；(4)存在信号传输干扰。
针对现有的含功率芯片的系统级封装结构向轻薄化和低成本化方向发展存在的金属热沉小尺寸超薄板加工成本高；封装结构正背面都需做RDL层，工艺较为复杂；封装结构尺寸较厚；以及存在射频信号干扰等问题。本领域需要新型的SiP封装结构及其制备方法，从而能够至少部分地克服了上述问题。
发明内容
针对现有的含功率芯片的系统级封装结构向轻薄化和低成本化方向发展存在的金属热沉小尺寸超薄板加工成本高；封装结构正背面都需做RDL层，工艺较为复杂；封装结构尺寸较厚；以及存在信号传输干扰等问题。根据本发明的一个实施例，提供一种SiP封装结构，包括：
塑封层；
第一芯片，所述第一芯片的背面和侧面被所述塑封层包覆；
金属化凹槽，所述金属化凹槽的侧面被所述塑封层包覆；
第二芯片，所述第二芯片设置在所述金属化凹槽内部；
重新布局布线层，所述重新布局布线层设置在所述塑封层的底面，电连接所述第一芯片和所述第二芯片；以及
外接焊球，所述外接焊球电连接所述重新布局布线层。
在本发明的一个实施例中，所述第一芯片具有M个，其中M≥2。
在本发明的一个实施例中，所述还包括设置在所述金属化凹槽背面或侧面的天线。
在本发明的一个实施例中，所述金属化凹槽具有射频输入输出接口。
在本发明的一个实施例中，所述金属化凹槽的背面被所述塑封层包覆。
在本发明的一个实施例中，所述金属化凹槽的材质可为高导热性热沉金属材料或表面金属化的硅或表面金属化的高导热陶瓷。
在本发明的一个实施例中，所述第二芯片为功率芯片，所述功率芯片具有背金面；所述功率芯片的背金面通过焊接层焊接固定在所述金属化凹槽中；所述金属化凹槽将所述功率芯片的背金面从所述塑封层底面引出，并与所述重新布局布线层电连接。
在本发明的一个实施例中，所述重新布局布线层具有N层，其中N≥2。
根据本发明的另一个实施例，提供一种SiP封装结构的制造方法，包括：
形成金属化凹槽；
利用焊接材料在金属化凹槽内贴装功率芯片，并回流焊接，功率芯片的背金面通过金属化凹槽实现正面引出；
在载板上倒装固定芯片和已贴装功率芯片的金属化凹槽；
在载板上方形成包覆芯片和金属化凹槽的塑封层，塑封层的高度不低于金属化凹槽的底部；
去除载板；
形成电连接所述芯片和所述功率芯片的重新布局布线层；以及
形成外接焊球。
在本发明的另一个实施例中，该方法还包括在所述金属化凹槽的外侧形成集成天线。
本发明提供一种SiP封装结构及其制备方法，采用金属化凹槽与功率芯片焊接，从而实现功率芯片背金接地的正面引出，然后再与其他器件实现SiP封装，同时可以在金属化凹槽背面或侧面集成AiP天线。基于本发明的该种SiP封装结构及其制备方法具有如下优点：1)采用金属化凹槽与功率芯片焊接封装实现功率芯片背金接地正面引出和散热需求，凹槽材质可以是高导热金属热沉材料，也可以是表面金属化的硅或高导热陶瓷材料，材料加工成本较低；2)功率芯片厚度比其他芯片较薄，金属化凹槽可以补偿功率芯片厚度，根据工艺、应力等调节高度便于SiP封装；3)SiP封装体背面无需做RDL接地引出层，降低了封装工艺难度及生产成本；4)金属凹槽结构可以对芯片信号传输起到很好的屏蔽保护作用；5)SiP塑封高度可以高于或齐平于凹槽背部，易于集成AiP天线，满足系统SiP封装超薄化和低成本化要求，在电子封装领域具有极大的应用价值。
附图说明
为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。
图1示出现有技术采用的含功率器件的SiP封装结构剖面示意图100。
图2示出根据本发明的一个实施例的一种含功率芯片的SiP封装结构200的剖面示意图。
图3示出根据本发明的一个实施例的一种含功率芯片的SiP封装结构200中所采用的金属化凹槽250的示意图。
图4示出根据本发明的一个实施例的一种含功率芯片的SiP封装结构200中功率芯片240及其在金属化凹槽250中设置的示意图。
图5A至图5F示出根据本发明的一个实施例形成该种含功率芯片的SiP封装结构200的过程剖面示意图。
图6示出的是根据本发明的一个实施例形成该种含功率芯片的SiP封装结构200的流程图600。
图7示出根据本发明的又一实施例的一种含功率芯片的SiP封装结构700的剖面示意图。
图8A至图8G示出根据本发明的一个实施例形成该种含功率芯片的SiP封装结构700的过程剖面示意图。
图9示出的是根据本发明的一个实施例形成该种含功率芯片的SiP封装结构700的流程图900。
具体实施方式
在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
需要说明的是，本发明的实施例以特定顺序对工艺步骤进行描述，然而这只是为了方便区分各步骤，而并不是限定各步骤的先后顺序，在本发明的不同实施例中，可根据工艺的调节来调整各步骤的先后顺序。
本发明提供一种SiP封装结构及其制备方法，采用金属化凹槽与功率芯片焊接，从而实现功率芯片背金接地的正面引出，然后再与其他器件实现SiP封装，同时可以在金属化凹槽背面或侧面集成AiP天线。基于本发明的该种SiP封装结构及其制备方法具有如下优点：1)采用金属化凹槽与功率芯片焊接封装实现功率芯片背金接地正面引出和散热需求，凹槽材质可以是高导热金属热沉材料，也可以是表面金属化的硅或高导热陶瓷材料，材料加工成本较低；2)功率芯片厚度比其他芯片较薄，金属化凹槽可以补偿功率芯片厚度，根据工艺、应力等调节高度便于SiP封装；3)SiP封装体背面无需做RDL接地引出层，降低了封装工艺难度及生产成本；4)金属凹槽结构可以对芯片信号传输起到很好的屏蔽保护作用；5)SiP塑封高度可以高于或齐平于凹槽背部，易于集成AiP天线，满足系统SiP封装超薄化和低成本化要求，在电子封装领域具有极大的应用价值。
下面结合图2、图3和图4来详细介绍根据本发明的一个实施例的一种SiP封装结构。图2示出根据本发明的一个实施例的一种含功率芯片的SiP封装结构200的剖面示意图；图3示出根据本发明的一个实施例的一种含功率芯片的SiP封装结构200中所采用的金属化凹槽250的示意图；图4示出根据本发明的一个实施例的一种含功率芯片的SiP封装结构200中功率芯片240及其在金属化凹槽250中设置的示意图。
如图2所示，该SiP封装结构200进一步包括塑封层210、第一芯片220、第二芯片230、功率芯片240、金属化凹槽250、焊接层260、重新布局布线层270以及外接焊球280。
塑封层210为该SiP封装结构的主体部分，包覆第一芯片220、第二芯片230、功率芯片240以及金属化凹槽250。塑封层210可以为树脂型塑封料。
第一芯片220、第二芯片230设置成被塑封层210包覆，且芯片正面与塑封层的表面基本齐平，第一芯片220和或第二芯片230可以为处理器、FPGA、MCU等逻辑处理芯片，也可以为存储器、传感器、通讯芯片以及接口芯片等其他芯片，还以为异构计算等AI芯片。在本发明的一个实施例中，可以只有一个第一芯片220或第二芯片230。在本发明的又一实施例中，还可以具有更多的芯片。
功率芯片240为适用于高电压和或大电流的芯片/器件，如IGBT等。功率芯片240正面朝外，通过焊接层260焊接设置在金属化凹槽250的凹槽中。在本发明的一个实施例中，如图3中(A)所示，金属化凹槽250由金属化槽体251、功率芯片容纳腔252以及功率芯片背金面引出253构成；在本发明的另一实施例中，如图3中(B)所示，金属化凹槽250还进一步包括设置在金属化槽体251上的射频输入输出接口254；在本发明的又一实施例中，如图3中(C)所示，金属化凹槽250还进一步包括设置在金属化槽体251背面的天线结构255；在本发明的再一实施例中，如图3中(C)所示，金属化凹槽250还进一步包括设置在金属化槽体251侧面的天线结构256。然而本领域的技术人员应该了解到，所述天线结构可以为AiP天线或其他集成、分立天线，也可以在金属化槽体251上设置更多的电和或信号互连接口。
图4示出本发明的一个具体实施例中功率芯片240在金属化凹槽250中设置的示意图。如图4(A)所示，功率芯片240包括背金面241、正面射频输入输出端242。在本发明的一个实施例中，如图4(B)所示，金属化凹槽250具有功率芯片背金面引出253，但没有射频输入输出接口254，功率芯片240通过焊接层260直接将背金面241焊接固定到金属化凹槽250的功率芯片容纳腔252中，功率芯片250的射频输入输出端242与金属化凹槽250的功率芯片背金面引出253错位分开。在本发明的另一实施例中，如图4(C)所示，金属化凹槽250具有功率芯片背金面引出253的同时，还设置有射频输入输出接口254，功率芯片240通过焊接层260直接将背金面241焊接固定到金属化凹槽250的功率芯片容纳腔252中，功率芯片250的射频输入输出端242与金属化槽体251上的射频输入输出接口254匹配对准。
金属化凹槽250的材质可以是高导热热沉金属材料(如WCu、MuCu)，也可以是表面金属化的硅或高导热陶瓷材料(如AlN、SiC)，凹槽长宽深尺寸稍大于功率芯片尺寸。对于硅与陶瓷材质的金属化凹槽250可以根据需要匹配射频线和AiP天线，陶瓷金属凹槽可以多层布线。
焊接层260用于固定并电连接功率芯片240的背金面241到金属化凹槽250的功率芯片容纳腔252中。在本发明的一个实施例中，焊接层260的材料为锡焊膏，如SAC305、AuSn等。
重新布局布线层270设置在塑封层210底面，与第一芯片220、第二芯片230、功率芯片240的芯片焊盘/引脚，以及金属化凹槽250导出的功率芯片240的背金面引出电连接。在本发明的一个实施例中，重新布局布线层270具有单层或多层，具体根据设计需要确定。
外接焊球280设置在重新布局布线层270的外接焊盘处(图中未示出)，用于封装结构与外接系统的电和或信号连接。
下面结合图5A至图5F以及图6来详细描述形成该种含功率芯片的SiP封装结构200的过程。图5A至图5F示出根据本发明的一个实施例形成该种含功率芯片的SiP封装结构200的过程剖面示意图；图6示出的是根据本发明的一个实施例形成该种含功率芯片的SiP封装结构200的流程图600。
首先，在步骤610，如图5A所示，在金属化凹槽510内采用焊接材料530贴装功率芯片520并回流焊接。在本发明的一个实施例中，在金属化凹槽510底面涂覆一定厚度的锡焊膏530(如SAC305、AuSn)，将功率芯片520的背金面自动贴装到凹槽底面；功率芯片520的焊盘两端与金属化凹槽510保留一定绝缘间隙，间隙宽度在20-200微米；金属化凹槽510的表面金属层与功率芯片520的焊盘金属层在一个水平面，高度差小于50微米；然后将贴装了功率芯片520的金属化凹槽510在回流炉中进行回流焊接(焊接温度150-400℃，保温时间5-30分钟)，焊接后进行焊料清洗。
接下来，在步骤620，如图5B所示，在载板550上倒装固定芯片540和已贴装功率芯片520的金属化凹槽510，芯片540和功率芯片520的焊盘紧贴载板550。在本发明的一个实施例中，芯片540可以为一个或多个、同类或不同类的芯片，例如，可以粘贴固定第一芯片540-1，其为逻辑处理芯片；同时粘贴固定第二芯片540-2，其为通讯芯片。
然后，在步骤630，如图5C所示，在载板550上方形成包覆芯片540和金属化凹槽510的塑封层560，塑封层560的高度高于或齐平于金属化凹槽510的底部。
接下来，在步骤640，如图5D所示，去除载板550。在本发明的一个实施例中，载板550为透光材料，如玻璃载板，通过激光可拆键合胶与芯片540以及含功率芯片520的金属化凹槽510固定，去除载板550时，通过激光照射拆键合去除。
然后，在步骤650，如图5E所示，形成重新布局布线层570。重新布局布线层570设置在塑封层560的底面，与芯片540、功率芯片520的芯片焊盘/引脚，以及金属化凹槽510导出的功率芯片520的背金面引出电连接。在本发明的一个实施例中，重新布局布线层570通过图形化电镀形成，具有单层或多层，具体根据设计需要确定。
最后，在步骤660，如图5F所示，形成外接焊球580，外接焊球580与重新布局布线层570的外接焊盘(图中未示出)电连接。外接焊球通过电镀结合回流焊形成，或者通过植球后回流焊形成。
下面结合图7来介绍根据本发明的又一实施例的一种SiP封装结构。图7示出根据本发明的又一实施例的一种含功率芯片的SiP封装结构700的剖面示意图。如图7所示，该SiP封装结构700进一步包括塑封层710、第一芯片720、第二芯片730、功率芯片740、金属化凹槽750、焊接层760、重新布局布线层770、外接焊球780以及天线790。
该SiP封装结构700与前述SiP封装结构200的区别仅在于在功率芯片740所在的金属化凹槽750之外，设置有天线790。由于金属化凹槽750起到屏蔽作用，天线790对芯片信号传输的干扰会显著降低。
下面结合图8A至图8G以及图9来详细描述形成该种含功率芯片的SiP封装结构700的过程。图8A至图8G示出根据本发明的一个实施例形成该种含功率芯片的SiP封装结构700的过程剖面示意图；图9示出的是根据本发明的一个实施例形成该种含功率芯片的SiP封装结构700的流程图900。
具体步骤与形成含功率芯片的SiP封装结构200的过程类似，其区别仅在于制作形成外接焊球前，形成AiP天线。具体步骤简述如下：
首先，在步骤910，如图8A所示，在金属化凹槽810的功率芯片埋入槽811内采用焊接材料830贴装功率芯片820并回流焊接。
接下来，在步骤920，如图8B所示，在载板850上倒装固定芯片840和已贴装功率芯片820的金属化凹槽810。
然后，在步骤930，如图8C所示，在载板850上方形成包覆芯片840和金属化凹槽810的塑封层860，塑封层860的高度高于或齐平于金属化凹槽810的底部。
接下来，在步骤940，如图8D所示，去除载板850。
然后，在步骤950，如图8E所示，形成重新布局布线层870。
接下来，在步骤960，如图8F所示，形成AiP天线880。
最后，在步骤970，如图8G所示，形成外接焊球890。
基于本发明提供的该种SiP封装结构及其制备方法，采用金属化凹槽与功率芯片焊接，从而实现功率芯片背金接地的正面引出，然后再与其他器件实现SiP封装，同时可以在金属化凹槽背面或侧面集成AiP天线。基于本发明的该种SiP封装结构及其制备方法具有如下优点：1)采用金属化凹槽与功率芯片焊接封装实现功率芯片背金接地正面引出和散热需求，凹槽材质可以是高导热金属热沉材料，也可以是表面金属化的硅或高导热陶瓷材料，材料加工成本较低；2)功率芯片厚度比其他芯片较薄，金属化凹槽可以补偿功率芯片厚度，根据工艺、应力等调节高度便于SiP封装；3)SiP封装体背面无需做RDL接地引出层，降低了封装工艺难度及生产成本；4)金属凹槽结构可以对芯片信号传输起到很好的屏蔽保护作用；5)SiP塑封高度可以高于或齐平于凹槽背部，易于集成AiP天线，满足系统SiP封装超薄化和低成本化要求，在电子封装领域具有极大的应用价值。
尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。

Claims (10)

1.一种SiP封装结构，包括：
塑封层；
第一芯片，所述第一芯片的背面和侧面被所述塑封层包覆；
金属化凹槽，所述金属化凹槽的侧面被所述塑封层包覆；
第二芯片，所述第二芯片设置在所述金属化凹槽内部；
重新布局布线层，所述重新布局布线层设置在所述塑封层的底面，电连接所述第一芯片和所述第二芯片；以及
外接焊球，所述外接焊球电连接所述重新布局布线层。
2.如权利要求1所述的SiP封装结构，其特征在于，所述第一芯片具有M个，其中M≥2。
3.如权利要求1所述的SiP封装结构，其特征在于，所述还包括设置在所述金属化凹槽背面或侧面的天线。
4.如权利要求1所述的SiP封装结构，其特征在于，所述金属化凹槽具有射频输入输出接口。
5.如权利要求1所述的SiP封装结构，其特征在于，所述金属化凹槽的背面被所述塑封层包覆。
6.如权利要求1所述的SiP封装结构，其特征在于，所述金属化凹槽的材质可为高导热性热沉金属材料或表面金属化的硅或表面金属化的高导热陶瓷。
7.如权利要求1所述的SiP封装结构，其特征在于，所述第二芯片为功率芯片，所述功率芯片具有背金面；所述功率芯片的背金面通过焊接层焊接固定在所述金属化凹槽中；所述金属化凹槽将所述功率芯片的背金面从所述塑封层底面引出，并与所述重新布局布线层电连接。
8.如权利要求1所述的SiP封装结构，其特征在于，所述重新布局布线层具有N层，其中N≥2。
9.一种SiP封装结构的制造方法，包括：
形成金属化凹槽；
利用焊接材料在金属化凹槽内贴装功率芯片，并回流焊接，功率芯片的背金面通过金属化凹槽实现正面引出；
在载板上倒装固定芯片和已贴装功率芯片的金属化凹槽；
在载板上方形成包覆芯片和金属化凹槽的塑封层，塑封层的高度不低于金属化凹槽的底部；
去除载板；
形成电连接所述芯片和所述功率芯片的重新布局布线层；以及
形成外接焊球。
10.如权利要求9所述的SiP封装结构的制造方法，其特征在于，还包括在所述金属化凹槽的外侧形成集成天线。
CN201911131566.7A 2019-11-19 2019-11-19 一种SiP封装结构及其制备方法 Active CN110828407B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911131566.7A CN110828407B (zh) 2019-11-19 2019-11-19 一种SiP封装结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911131566.7A CN110828407B (zh) 2019-11-19 2019-11-19 一种SiP封装结构及其制备方法

Publications (2)

Publication Number Publication Date
CN110828407A true CN110828407A (zh) 2020-02-21
CN110828407B CN110828407B (zh) 2021-08-24

Family

ID=69556452

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911131566.7A Active CN110828407B (zh) 2019-11-19 2019-11-19 一种SiP封装结构及其制备方法

Country Status (1)

Country Link
CN (1) CN110828407B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114981963A (zh) * 2020-03-31 2022-08-30 华为技术有限公司 系统级封装及电子设备

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003037472A (ja) * 2001-07-23 2003-02-07 Hitachi Metals Ltd 複合高周波部品及びそれを用いた無線送受信装置
CN1507041A (zh) * 2002-12-09 2004-06-23 先进封装解决方案私人有限公司 带有倒焊晶片的无引线半导体封装结构及制造方法
CN101465301A (zh) * 2007-12-21 2009-06-24 万国半导体股份有限公司 晶片水平的芯片级封装
CN104157618A (zh) * 2014-08-07 2014-11-19 华进半导体封装先导技术研发中心有限公司 射频模块封装结构和封装工艺
CN204720447U (zh) * 2015-06-19 2015-10-21 江苏长电科技股份有限公司 一种凹槽基板的电磁屏蔽模组封装结构
CN105161424A (zh) * 2015-07-30 2015-12-16 南通富士通微电子股份有限公司 半导体叠层封装方法
RU158855U1 (ru) * 2015-07-16 2016-01-20 Закрытое акционерное общество "Орбита" Силовая коммутационная плата
CN106067457A (zh) * 2016-08-11 2016-11-02 苏州日月新半导体有限公司 集成电路封装体及其制造方法与所使用的封装基板
CN206022356U (zh) * 2016-08-11 2017-03-15 苏州日月新半导体有限公司 集成电路封装体与所使用的封装基板
US20180315674A1 (en) * 2017-04-26 2018-11-01 Powertech Technology Inc. Package process method including disposing a die within a recess of a one-piece material
CN109860126A (zh) * 2019-02-13 2019-06-07 中国科学院微电子研究所 一种大尺寸扇出封装结构及方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003037472A (ja) * 2001-07-23 2003-02-07 Hitachi Metals Ltd 複合高周波部品及びそれを用いた無線送受信装置
CN1507041A (zh) * 2002-12-09 2004-06-23 先进封装解决方案私人有限公司 带有倒焊晶片的无引线半导体封装结构及制造方法
CN101465301A (zh) * 2007-12-21 2009-06-24 万国半导体股份有限公司 晶片水平的芯片级封装
CN104157618A (zh) * 2014-08-07 2014-11-19 华进半导体封装先导技术研发中心有限公司 射频模块封装结构和封装工艺
CN204720447U (zh) * 2015-06-19 2015-10-21 江苏长电科技股份有限公司 一种凹槽基板的电磁屏蔽模组封装结构
RU158855U1 (ru) * 2015-07-16 2016-01-20 Закрытое акционерное общество "Орбита" Силовая коммутационная плата
CN105161424A (zh) * 2015-07-30 2015-12-16 南通富士通微电子股份有限公司 半导体叠层封装方法
CN106067457A (zh) * 2016-08-11 2016-11-02 苏州日月新半导体有限公司 集成电路封装体及其制造方法与所使用的封装基板
CN206022356U (zh) * 2016-08-11 2017-03-15 苏州日月新半导体有限公司 集成电路封装体与所使用的封装基板
US20180315674A1 (en) * 2017-04-26 2018-11-01 Powertech Technology Inc. Package process method including disposing a die within a recess of a one-piece material
CN109860126A (zh) * 2019-02-13 2019-06-07 中国科学院微电子研究所 一种大尺寸扇出封装结构及方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114981963A (zh) * 2020-03-31 2022-08-30 华为技术有限公司 系统级封装及电子设备

Also Published As

Publication number Publication date
CN110828407B (zh) 2021-08-24

Similar Documents

Publication Publication Date Title
EP1256980B1 (en) Ball grid array package with a heat spreader and method for making the same
US6404049B1 (en) Semiconductor device, manufacturing method thereof and mounting board
US7268426B2 (en) High-frequency chip packages
US5578869A (en) Components for housing an integrated circuit device
JP7277056B2 (ja) 一体化された電磁干渉シールドを備えるエレクトロニクスパッケージおよびその製造方法
US20020149102A1 (en) Structure and method for fabrication of a leadless multi-die carrier
US20020113306A1 (en) Semiconductor packages
TW200307332A (en) Low voltage drop and high thermal performance ball grid array package
US10312194B2 (en) Stacked electronics package and method of manufacturing thereof
KR20040034457A (ko) 개선된 히트싱크 구조를 갖는 반도체 장치
JP2001525988A (ja) ボール・グリッド・アレイ半導体パッケージ及びその製造方法
JP5813552B2 (ja) 半導体パッケージおよびその製造方法
US10700035B2 (en) Stacked electronics package and method of manufacturing thereof
TWI785515B (zh) 半導體封裝體及包含半導體封裝體之裝置
US20180130732A1 (en) Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
US10553556B2 (en) Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
CN110828407B (zh) 一种SiP封装结构及其制备方法
CN111128911A (zh) 基于3d异构集成技术的毫米波mmic散热封装
JPH11503565A (ja) 集積回路装置を収容するための部品
US6933603B2 (en) Multi-substrate layer semiconductor packages and method for making same
US9117941B2 (en) LED package and method of the same
US20180130731A1 (en) Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
CN114188312B (zh) 封装屏蔽结构和屏蔽结构制作方法
CN117855206A (zh) 基于微波多层基板的多种类芯片三维异构集成结构及方法
CN118156156A (zh) 封装结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant