CN110739018A - 闪存控制器以及用来存取闪存模块的方法 - Google Patents

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Abstract

本发明公开了一种闪存控制器以及用来存取闪存模块的方法，其中所述闪存模块包括至少一闪存芯片，每一闪存芯片包括多个区块，每一区块包括多个页面，以及所述方法包括以下步骤：发送一读取指令至所述闪存模块以请求至少一记忆单元上的数据；自所述闪存模块接收所述至少一记忆单元的多个记忆细胞的多位信息；以及分析所述多个记忆细胞的所述多位信息以取得所述多个记忆细胞的一临界电压分布以供决定一解码程序。总的来说，本发明的闪存模块能因应读取指令将每一记忆细胞的多位信息输出至所述闪存控制器，且每一记忆细胞的多位信息可指出所述记忆细胞的临界电压或状态。因此，读取效率能被大幅地改善。

Description

闪存控制器以及用来存取闪存模块的方法
技术领域
本发明是关于闪存的存取控制，尤指一种用来进行闪存模块的存取管理的方法、相关的闪存控制器以及电子装置。
背景技术
近年来由于存储器的技术不断地发展，各种可携式或非可携式记忆装置(例如：分别符合SD/MMC、CF、MS、XD及UFS标准的记忆卡；又例如：固态硬盘(solid state drive,SSD)；又例如：分别符合UFS及EMMC规格的嵌入式(embedded)记忆装置)被广泛地实施于诸多应用中。因此，这些记忆装置中的存储器的存取控制遂成为相当热门的议题。
以常用的NAND型闪存而言，其主要可包括单阶细胞(single level cell,SLC)与多阶细胞(multiple level cell,MLC)两大类的闪存。单阶细胞闪存中的每个被当作记忆细胞(memory cell)的晶体管只有两种电荷值，分别用来表示逻辑值0与逻辑值1。另外，多阶细胞闪存中的每个被当作记忆细胞的晶体管的存储能力则被充分利用，是采用较高的电压来驱动，以通过不同级别的电压在一个晶体管中记录至少两位的信息(诸如00、01、11、10)。理论上，多阶细胞闪存的记录密度可以达到单阶细胞闪存的记录密度的至少两倍，这对于曾经在发展过程中遇到瓶颈的NAND型闪存的相关产业而言，是非常好的消息。
相较于单阶细胞闪存，由于多阶细胞闪存的价格较便宜，并且在有限的空间里可提供较大的容量，故多阶细胞闪存很快地成为市面上的记忆装置竞相采用的主流。然而，多阶细胞闪存的不稳定性所导致的问题也一一浮现。为了确保在记忆装置中对闪存的存取控制能符合相关规范，闪存的控制器通常备有某些管理机制以妥善地管理数据的存取。
依据现有技术，具备上列管理机制的记忆装置仍有不足的处。例如，当三阶细胞(triple level cell,TLC)被应用于记忆装置时，会有位错误率增加等问题。虽然针对来自三阶细胞闪存的读取数据的传统感测方案已被提出来尝试解决这些问题，但在具有四阶细胞(Quadruple level cell,QLC)闪存的记忆装置上并不管用。尤其，传统感测方案对于在四阶细胞闪存中的每记忆细胞的高阶存储电位(high-level per memory cell)并不好。因此，需要一种新颖的方法以及相关架构，以在没有副作用或较不会带来副作用的强况下加强整体效能。
发明内容
本发明的一目的在于公开一种用来进行一记忆装置的存取管理的方法，即使在一高密度存储排列下依然能有效率地取得足够的信息供解码运作的用以解决上述问题。
本发明一实施例揭示了一种闪存控制器，其中所述闪存控制器耦接至一闪存模块，所述闪存模块包括至少一闪存芯片，每一闪存芯片包括多个区块，每一区块包括多个页面，以及所述闪存控制器包括一存储器、一微处理器以及一控制逻辑电路。所述存储器是用来存储一程序代码，而所述微处理器是用来执行所述程序代码以通过所述控制逻辑电路来存取所述闪存模块。在所述闪存控制器的运作中，在所述微处理器发送一读取指令至所述闪存模块以请求至少一记忆单元(memory unit)上的数据以后，所述控制逻辑电路自所述闪存模块接收所述至少一记忆单元的多个记忆细胞(memory cell)的多位信息，以及所述控制逻辑电路分析所述多个记忆细胞的所述多位信息以取得所述多个记忆细胞的一临界电压分布以供决定一解码程序。
本发明另一实施例揭示了一种用来存取一闪存模块的方法，其中所述闪存模块包括至少一闪存芯片，每一闪存芯片包括多个区块，每一区块包括多个页面，以及所述方法包括以下步骤：发送一读取指令至所述闪存模块以请求至少一记忆单元上的数据；自所述闪存模块接收所述至少一记忆单元的多个记忆细胞的多位信息；以及分析所述多个记忆细胞的所述多位信息以取得所述多个记忆细胞的一临界电压分布以供决定一解码程序。
附图说明
图1为依据本发明一实施例的一电子装置的示意图。
图2为依据本发明一实施例的一三维NAND型闪存的示意图。
图3为依据本发明一实施例绘示的图2所示的三维NAND型闪存的某些局部结构。
图4为依据本发明一实施例绘示的图2所示的三维NAND型闪存的多个记忆细胞中的一个记忆细胞的某些实施细节。
图5为依据本发明一实施例的四阶细胞区块的一记忆细胞的多个状态(编程状态)的示意图。
图6为依据本发明一实施例的一闪存芯片的示意图。
图7为依据本发明一第一实施例的一感测放大器的示意图。
图8为依据本发明一实施例的图7所示的感测放大器的某些信号的时序图。
图9为依据本发明一实施例的一计数器以及一映射电路的示意图。
图10为依据本发明一实施例的状态S0～S15以及对应的最高有效位与多个最低有效位的示意图。
图11为依据本发明一实施例的传送读取指令以及最高有效位/最低有效位的时序图。
图12为依据本发明一实施例的一种用来存取一闪存模块的方法的流程图。
图13为依据本发明一实施例的多个记忆细胞的多个状态的直方图。
图14为依据本发明另一实施例的一种用来存取一闪存模块的方法的流程图。
图15为依据本发明一实施例的传送读取指令以及最高有效位/最低有效位的时序图。
图16为依据本发明一实施例的展示直方图的谷值的示意图。
图17为依据本发明一实施例的展示多个记忆细胞的临界电压分布的示意图。
图18为依据本发明一第二实施例的一感测放大器的示意图。
图19为依据本发明一实施例的图18所示的感测放大器的某些信号的时序图。
其中，附图标记说明如下：
10 电子装置
50 主装置
52 处理器
54 电源供应电路
100 记忆装置
110 存储器控制器
112 微处理器
112C 程序代码
112M 只读存储器
114 控制逻辑电路
132 编码器
134 解码器
136 随机化器
138 去随机化器
116 随机存取存储器
118 传输接口电路
120 闪存模块
122-1,122-2,…,122-N 闪存芯片
1200,1202,1204,1206,1208,
1210,1212,1214,1216,
1400,1402,1404,1406,1408,
1410,1412,1414,1416,1418,
1420,1422,1424,1426,1428, 步骤
M(1,1,1),M(2,1,1),…,M(Nx,
1,1),
M(1,2,1),…,M(Nx,2,1),…,
M(1,Ny,1),…,M(Nx,Ny,1),
M(1,1,2),M(2,1,2),…,M(Nx,
1,2),
M(1,2,2),…,M(Nx,2,2),…,
M(1,Ny,2),…,M(Nx,Ny,
2),…,
M(1,1,Nz),…,M(Nx,1,Nz),
M(1,2,Nz),…,M(Nx,2,
Nz),…,
M(1,Ny,Nz),…,M(Nx,Ny,Nz),
M(nx,ny,nz) 记忆细胞
MBLS(1,1),…,MBLS(Nx,1),
MBLS(1,2),…,MBLS(Nx,
2),…,
MBLS(1,Ny),…,MBLS(Nx, 上方选择电路
Ny)
MSLS(1,1),…,MSLS(Nx,1),
MSLS(1,2),…,MSLS(Nx,
2),…,
MSLS(1,Ny),…,MSLS(Nx,Ny) 下方选择电路
BL(1),…,BL(Nx) 位线
WL(1,1),WL(2,1),…,WL(Ny,
1),
WL(1,2),WL(2,2),…,WL(Ny,
2),…,
WL(1,Nz),WL(2,Nz),…, 字线
WL(Ny,Nz)
BLS(1),BLS(2),…,BLS(Ny) 上方选择线
SLS(1),SLS(2),…,SLS(Ny) 下方选择线
SL(1),SL(2),…,SL(Ny) 源极线
PS2D(1),PS2D(2),…,PS2D(Ny) 电路模块
S(1,1),…,S(Nx,1),
S(1,2),…,S(Nx,2),…,
S(1,Ny),…,S(Nx,Ny) 次要电路模块
Mch 棒段
Md 棒段的上侧
Ms 棒段的下侧
Mfg 第一管状局部结构
Mcg 第二管状局部结构
VR1,VR2,VR3,VR4,VR5,
VR6,VR7,VR8,VR9,VR10,
VR11,VR12,VR13,VR14, 读取电压
VR15
S0,S1,S2,S3,S4,S5,S6,S7,
S8,S9,S10,S11,S12,S13,S14, 状态
S15
600 闪存芯片
610,620 存储器数组
612,614,622,624 感测放大器
632,634 周边电路
700,1800 感测放大器
710,1810 运算放大器
712,1812 电压源
714 控制电路
716 计数器
910 映射电路
1814 数字模拟转换器
Vout 输出信号
Vsen,Vpre,VBL 电压
VR 读取电压
CNT 计数值
CBL 寄生电容
SW1 开关
I_cell 电流
T0,T1,T2 时间
CNT_EN、DAC_EN 致能信号
VH1,VH13 符号
SS1,SS17,SS33,SS49,SS65,
SS81,
SS97,SS113,SS129,SS145,
SS167.SS177,
SS193,SS209,SS225,SS241, 状态
SS257
具体实施方式
图1为依据本发明一实施例的电子装置10的示意图，其中电子装置10可包括一主装置50以及一记忆装置100。主装置50可包括至少一处理器(例如一或多个处理器)，可统称为处理器52，且可还包括耦接至处理器52的一电源供应电路54。处理器52可用来控制主装置50的运作，而电源供应电路54可用来提供电源给处理器52以及记忆装置100，并且输出一或多个驱动电压给记忆装置100。记忆装置100可用来提供存储空间给主装置50，并且自主装置50取得所述一或多个驱动电压以作为记忆装置100的电源。主机50的例子可包括(但不限于)：多功能移动电话(multifunctional mobile phone)、平板计算机(tablet)以及个人计算机(personal computer)诸如桌面计算机与膝上型计算机。记忆装置100的例子可包括(但不限于)：固态硬盘(solid state drive,SSD)以及各种类型的嵌入式(embedded)记忆装置诸如符合快捷外设互联(Peripheral Component Interconnect Express,PCIe)标准的嵌入式记忆装置等等。依据本实施例，记忆装置100可包括一闪存控制器110，且可还包括一闪存模块120，其中闪存控制器110是用来控制记忆装置100的运作以及存取闪存模块120，而闪存模块120是用来存储信息。闪存模块120可包括至少一闪存芯片诸如多个闪存芯片122-1、122-2、…及122-N，其中“N”可表示大于一的正整数。
如图1所示，存储器控制器110可包括一处理电路诸如一微处理器112、一存储单元诸如一只读存储器(Read Only Memory,ROM)112M、一控制逻辑电路114、一随机存取存储器(Random Access Memory,RAM)116以及一传输接口电路118，其中这些组件可通过一总线彼此耦接。随机存取存储器116是以一静态随机存取存储器(Static RAM,SRAM)来实施，但本发明不限于此。随机存取存储器116可用来提供内部存储空间给闪存控制器110，例如，随机存取存储器116可用来作为一缓冲存储器以缓冲数据。另外，本实施例的只读存储器112M是用来存储一程序代码112C，而微处理器112则用来执行程序代码112C以控制对闪存模块120的存取。请注意，在某些例子中，程序代码112C可存储在随机存取存储器116或任何形式的存储器内。此外，控制逻辑电路114可用来控制闪存模块120，且可包括一编码器132、一解码器134、一随机化器(randomizer)136、一去随机化器(de-randomizer)138以及其它电路。传输接口电路118可符合一特定通信标准(诸如串行高级技术附件(Serial AdvancedTechnology Attachment,SATA)标准、外设组件互联(Peripheral ComponentInterconnect,PCI)标准、快捷外设互联标准、通用快闪存储(Universal Flash Storage,UFS)标准等等)，且可依据所述特定通信标准进行通信，例如为记忆装置100，和主装置50进行通信，其中主装置50可包括符合所述特定通信标准的对应的传输接口电路，来为主装置50，和记忆装置100进行通信。
在本实施例中，主装置50可传送主装置指令(host command)与对应的逻辑地址至闪存控制器110来存取记忆装置100。闪存控制器110接收主装置指令与逻辑地址，并将主装置指令转译成存储器操作指令(可简称为操作指令)，再以操作指令控制闪存模块120读取、写入(write)/编程(program)闪存模块120当中某些实体地址的记忆单元(例如数据页面)，其中实体地址对应于逻辑地址。当存储器控制器110对闪存芯片122-1、122-2、…及122-N中的任一闪存芯片122-n进行一抹除(erase)运作时(符号“n”可表示区间[1,N]中的任一整数)，闪存芯片122-n的多个区块(block)中的至少一个区块会被抹除，其中所述多个区块中的每一区块可包括多个页面(例如数据页面)，且一存取运作(例如读取或写入)可对一或多个页面进行。
图2为依据本发明一实施例的一三维(three-dimensional,3D)NAND型闪存的示意图。例如，上述闪存芯片122-1、122-2、…及122-N中的至少一者中的任一存储器组件可基于图2所示的三维NAND型闪存来实施，但本发明不限于此。
依据本实施例，所述三维NAND型闪存可包括以一三维架构排列的多个记忆细胞，诸如分别被排列于垂直Z轴的Nz层并且对齐分别对应于X轴、Y轴及Z轴的三个方向的(Nx*Ny*Nz)个记忆细胞{{M(1,1,1),…,M(Nx,1,1)},{M(1,2,1),…,M(Nx,2,1)},…,{M(1,Ny,1),…,M(Nx,Ny,1)}}、{{M(1,1,2),…,M(Nx,1,2)},{M(1,2,2),…,M(Nx,2,2)},…,{M(1,Ny,2),…,M(Nx,Ny,2)}}、…、以及{{M(1,1,Nz),…,M(Nx,1,Nz)},{M(1,2,Nz),…,M(Nx,2,Nz)},…,{M(1,Ny,Nz),…,M(Nx,Ny,Nz)}}，且可还包括用于选择控制的多个选择器电路，诸如被排列于所述Nz层上面的一上方层(upper layer)的(Nx*Ny)个上方选择器电路{MBLS(1,1),…,MBLS(Nx,1)}、{MBLS(1,2),…,MBLS(Nx,2)}、…及{MBLS(1,Ny),…,MBLS(Nx,Ny)}、以及被排列于所述Nz层下面的一下方层(lower layer)的(Nx*Ny)个下方选择器电路{MSLS(1,1),…,MSLS(Nx,1)}、{MSLS(1,2),…,MSLS(Nx,2)}、…及{MSLS(1,Ny),…,MSLS(Nx,Ny)}。另外，所述三维NAND型闪存可包括用于存取控制的多个位线(bit line)以及多个字线(word line)，诸如被排列于所述上方层上面的一顶部层(top layer)的Nx个位线BL(1)、…及BL(Nx)、以及分别被排列于所述Nz层的(Ny*Nz)个字线{WL(1,1),WL(2,1),…,WL(Ny,1)}、{WL(1,2),WL(2,2),…,WL(Ny,2)}、…及{WL(1,Nz),WL(2,Nz),…,WL(Ny,Nz)}。此外，所述三维NAND型闪存可包括用于选择控制的多个选择线，诸如被排列于所述上方层的Ny个上方选择线BLS(1)、BLS(2)、…及BLS(Ny)、以及被排列于所述下方层的Ny个下方选择线SLS(1)、SLS(2)、…及SLS(Ny)，且可还包括用于提供多个参考位准的多个源极线，诸如被排列于所述下方层下面的一底部层(bottom layer)的Ny个源极线SL(1)、SL(2)、…及SL(Ny)。
如图2所示，所述三维NAND型闪存可被区分成沿着Y轴分布的Ny个电路模块PS2D(1)、PS2D(2)、…及PS2D(Ny)。为便于理解，电路模块PS2D(1)、PS2D(2)、…及PS2D(Ny)可具有与一平面NAND闪存(其记忆细胞被排列于一单一层)类似的某些电气特征，因此可分别被视为多个虚拟二维(pseudo-2D)电路模块，但本发明不限于此。另外，电路模块PS2D(1)、PS2D(2)、…及PS2D(Ny)中的任一电路模块PS2D(ny)可包括Nx个次要(secondary)电路模块S(1,ny)、…及S(Nx,ny)，其中“ny”可表示区间[1,Ny]中的任一整数。例如，电路模块PS2D(1)可包括Nx个次要电路模块S(1,1)、…及S(Nx,1)，电路模块PS2D(2)可包括Nx个次要电路模块S(1,2)、…及S(Nx,2)，…，以及电路模块PS2D(Ny)可包括Nx个次要电路模块S(1,Ny)、…及S(Nx,Ny)。在电路模块PS2D(ny)中，次要电路模块S(1,ny)、…及S(Nx,ny)中的任一次要电路模块S(nx,ny)可包括Nz个记忆细胞M(nx,ny,1)、M(nx,ny,2)、…及M(nx,ny,Nz)，且可包括对应于记忆细胞M(nx,ny,1)、M(nx,ny,2)、…及M(nx,ny,Nz)的一组选择器电路，诸如上方选择器电路MBLS(nx,ny)以及下方选择器电路MSLS(nx,ny)，其中“nx”可表示区间[1,Nx]中的任一整数。上方选择器电路MBLS(nx,ny)、下方选择器电路MSLS(nx,ny)以及记忆细胞M(nx,ny,1)、M(nx,ny,2)、…及M(nx,ny,Nz)可由晶体管来实施。例如，上方选择器电路以及下方选择器电路MSLS(nx,ny)可由不具有任何浮动闸(floating gate)的普通晶体管来实施，而记忆细胞M(nx,ny,1)、M(nx,ny,2)、…及M(nx,ny,Nz)中的任一记忆细胞M(nx,ny,nz)可由一浮动闸晶体管来实施，其中“nz”可表示区间[1,Nz]中的任一整数，但本发明不限于此。此外，在电路模块PS2D(ny)中的上方选择器电路MBLS(1,ny)、…及MBLS(Nx,ny)可依据对应的选择线BLS(ny)上的选择信号来进行选择，而在电路模块PS2D(ny)中的下方选择器电路MSLS(1,ny)、…及MSLS(Nx,ny)可依据对应的选择线SLS(ny)上的选择信号来进行选择。
图3为依据本发明一实施例绘示的图2所示的三维NAND型闪存的某些局部结构。所述三维NAND型闪存可设计成具有多个棒状(rod-shaped)局部结构诸如图3所示的棒状局部结构，而所述多个棒状局部结构可分别被安排来穿过次要电路模块{S(1,1),…,S(Nx,1)}、{S(1,2),…,S(Nx,2)}、…及{S(1,Ny),…,S(Nx,Ny)}。为便于理解，所述多个棒状局部结构可分别被视为图2所示的架构中的次要电路模块{S(1,1),…,S(Nx,1)}、{S(1,2),…,S(Nx,2)}、…及{S(1,Ny),…,S(Nx,Ny)}的相关晶体管的信道，诸如用于实施上方选择器电路MBLS(nx,ny)以及下方选择器电路MSLS(nx,ny)的普通晶体管的信道以及用于实施记忆细胞M(nx,ny,nz)的浮动闸晶体管的信道。依据某些实施例，所述多个棒状局部结构的数量可等于次要电路模块{S(1,1),…,S(Nx,1)}、{S(1,2),…,S(Nx,2)}、…及{S(1,Ny),…,S(Nx,Ny)}的总数(Nx*Ny)，但本发明不限于此。例如，所述多个记忆细胞的排列可予以变化，而多个棒状局部结构的数量可相对应地改变。
另外，所述三维NAND型闪存可被设计成具有多个管状(pipe-shaped)局部结构，且所述多个管状局部结构可被安排来环绕(encircle)所述多个棒状局部结构以形成次要电路模块{S(1,1),…,S(Nx,1)}、{S(1,2),…,S(Nx,2)}、…及{S(1,Ny),…,S(Nx,Ny)}的各个组件，尤其是形成图2所示的架构中所述多个记忆细胞的各个控制闸与各个浮动闸以及所述多个选择器电路的各个闸。记忆细胞{{M(1,1,1),M(2,1,1),…},{M(1,1,2),M(2,1,2),…},…}以及字线{WL(1,1),WL(1,2),…}绘示于图3中，且图3所示的管状局部结构可指出有某些额外局部结构围绕所述多个棒状局部结构的每一者，其中针对这些额外局部结构的细节会在后续的实施例中进一步说明。
图4为依据本发明一实施例绘示的图2所示的三维NAND型闪存的所述多个记忆细胞中的一个记忆细胞的某些实施细节。如图4所示，记忆细胞M(nx,ny,nz)可包括所述多个棒状局部结构中的一者的一部分，诸如对应于次要电路模块S(nx,ny)的棒状局部结构中的一棒段(rod segment)Mch，且可还包括具有相同对称轴的某些管状局部结构。例如，棒段Mch的上侧Md与下侧Ms可用来当作用于实施记忆细胞M(nx,ny,nx)的浮动闸晶体管的漏极与源极，且这些管状局部结构中的一第一管状局部结构Mfg以及一第二管状局部结构Mcg可用来作为这个浮动闸晶体管的浮动闸以及控制闸。这些管状局部结构中的其它管状局部结构，诸如棒段Mch与所述第一管状局部结构Mfg之间的管状局部结构以及所述第一管状局部结构Mfg与所述第二管状局部结构Mcg之间的管状局部结构，可由一或多个绝缘材料来实施。
依据某些实施例，图2所示的架构中的所述多个选择器电路中的任一选择器电路可通过修改图4所示的架构来实施。例如，棒段Mch的上侧Md与下侧Ms可用来作为用于实施这个选择器电路的普通晶体管的漏极与源极，而这些管状局部结构中的第二管状局部结构Mcg可用来作为这个普通晶体管的栅极，其中第一管状局部结构Mfg应从所述一或多个绝缘材料移除。因此，棒段Mch与第二管状局部结构Mcg之间只会有一个管状局部结构，但本发明不限于此。
在闪存模块120中，当闪存芯片122-1～122-N的任一者的区块充当一单阶细胞区块，所述区块中的多个实体页面的每一者对应至一个逻辑页面，即所述页面的多个记忆细胞的每一者被组态成仅存储一个位，其中一个实体页面可包括由一字线控制的全部晶体管(例如，对应于字线WL(1,Nz)的记忆细胞M(1,1,Nz)～M(Nx,1,Nz)形成一实体页面)。当闪存芯片122-1～122-N的任一者的区块充当一多阶细胞区块，所述区块中的多个实体页面的每一者对应至两个逻辑页面，即所述页面的多个记忆细胞的每一者被组态成存储两个位。当闪存芯片122-1～122-N的任一者的区块充当一三阶细胞区块，所述区块中的多个实体页面的每一者对应至三个逻辑页面，即所述页面的多个记忆细胞的每一者被组态成存储三个位。当闪存芯片122-1～122-N的任一者的区块充当一四阶细胞区块，所述区块中的多个实体页面的每一者对应至四个逻辑页面，即所述页面的多个记忆细胞的每一者被组态成存储四个位。
图5为依据本发明一实施例的所述四阶细胞区块的一记忆细胞的多个状态(编程状态)的示意图。如图5所示，每一记忆细胞可具有十六个状态，且每一状态代表四个位(分别命名为顶端位、上方位、中间位以及下方位)的不同组合。在图5所示的实施例中，当所述记忆细胞被编程为具有状态S0，存储于所述记忆细胞的顶端位、上方位、中间位以及下方位为(1,1,1,1)；当所述记忆细胞被编程为具有状态S1，存储于所述记忆细胞的顶端位、上方位、中间位以及下方位为(1,1,1,0)；当所述记忆细胞被编程为具有状态S2，存储于所述记忆细胞的顶端位、上方位、中间位以及下方位为(1,0,1,0)；当所述记忆细胞被编程为具有状态S3，存储于所述记忆细胞的顶端位、上方位、中间位以及下方位为(1,0,0,0)；当所述记忆细胞被编程为具有状态S4，存储于所述记忆细胞的顶端位、上方位、中间位以及下方位为(1,0,0,1)；当所述记忆细胞被编程为具有状态S5，存储于所述记忆细胞的顶端位、上方位、中间位以及下方位为(0,0,0,1)；当所述记忆细胞被编程为具有状态S6，存储于所述记忆细胞的顶端位、上方位、中间位以及下方位为(0,0,0,0)；当所述记忆细胞被编程为具有状态S7，存储于所述记忆细胞的顶端位、上方位、中间位以及下方位为(0,0,1,0)；当所述记忆细胞被编程为具有状态S8，存储于所述记忆细胞的顶端位、上方位、中间位以及下方位为(0,1,1,0)；当所述记忆细胞被编程为具有状态S9，存储于所述记忆细胞的顶端位、上方位、中间位以及下方位为(0,1,0,0)；当所述记忆细胞被编程为具有状态S10，存储于所述记忆细胞的顶端位、上方位、中间位以及下方位为(1,1,0,0)；当所述记忆细胞被编程为具有状态S11，存储于所述记忆细胞的顶端位、上方位、中间位以及下方位为(1,1,0,1)；当所述记忆细胞被编程为具有状态S12，存储于所述记忆细胞的顶端位、上方位、中间位以及下方位为(0,1,0,1)；当所述记忆细胞被编程为具有状态S13，存储于所述记忆细胞的顶端位、上方位、中间位以及下方位为(0,1,1,1)；当所述记忆细胞被编程为具有状态S14，存储于所述记忆细胞的顶端位、上方位、中间位以及下方位为(0,0,1,1)；以及当所述记忆细胞被编程为具有状态S15，存储于所述记忆细胞的顶端位、上方位、中间位以及下方位为(1,0,1,1)。
在现有技术中，当所述顶端位需被闪存控制器110读取时，闪存控制器110能控制闪存模块120施加四个读取电压VR5、VR10、VR12及VR15来读取所述记忆细胞。若所述记忆细胞在被施加读取电压VR5时是导通的，所述顶端位被判定为“1”；若所述记忆细胞在被施加读取电压VR5时是不导通的且所述记忆细胞在被施加读取电压VR10时是导通的，所述顶端位被判定为“0”；若所述记忆细胞在被施加读取电压VR10时是不导通的且所述记忆细胞在被施加读取电压VR12时是导通的，所述顶端位被判定为“1”；若所述记忆细胞在被施加读取电压VR12时是不导通的且所述记忆细胞在被施加读取电压VR15时是导通的，所述顶端位被判定为“0”；以及若所述记忆细胞在被施加读取电压VR15时是不导通的，所述顶端位被判定为“1”。当所述上方位需被闪存控制器110读取时，闪存控制器110能控制闪存模块120施加三个读取电压VR2、VR8及VR14来读取所述记忆细胞。若所述记忆细胞在被施加读取电压VR2时是导通的，所述上方位被判定为“1”；若所述记忆细胞在被施加读取电压VR2时是不导通的且所述记忆细胞在被施加读取电压VR8时是导通的，所述上方位被判定为“0”；若所述记忆细胞在被施加读取电压VR8时是不导通的且所述记忆细胞在被施加读取电压VR14时是导通的，所述上方位被判定为“1”；若所述记忆细胞在被施加读取电压VR14时是不导通的，所述上方位被判定为“0”。当所述中间位需被闪存控制器110读取时，闪存控制器110能控制闪存模块120施加四个读取电压VR3、VR7、VR9及VR13来读取所述记忆细胞。若所述记忆细胞在被施加读取电压VR3时是导通的，所述中间位被判定为“1”；若所述记忆细胞在被施加读取电压VR3时是不导通的且所述记忆细胞在被施加读取电压VR7时是导通的，所述中间位被判定为“0”；若所述记忆细胞在被施加读取电压VR7时是不导通的且所述记忆细胞在被施加读取电压VR9时是导通的，所述中间位被判定为“1”；若所述记忆细胞在被施加读取电压VR9时是不导通的且所述记忆细胞在被施加读取电压VR13时是导通的，所述中间位被判定为“0”；以及若所述记忆细胞在被施加读取电压VR13时是不导通的，所述中间位被判定为“1”。当所述下方位需被闪存控制器110读取时，闪存控制器110能控制闪存模块120施加四个读取电压VR1、VR4、VR6及VR11来读取所述记忆细胞。若所述记忆细胞在被施加读取电压VR1时是导通的，所述下方位被判定为“1”；若所述记忆细胞在被施加读取电压VR1时是不导通的且所述记忆细胞在被施加读取电压VR4时是导通的，所述下方位被判定为“0”；若所述记忆细胞在被施加读取电压VR4时是不导通的且所述记忆细胞在被施加读取电压VR6时是导通的，所述下方位被判定为“1”；若所述记忆细胞在被施加读取电压VR6时是不导通的且所述记忆细胞在被施加读取电压VR11时是导通的，所述下方位被判定为“0”；以及若所述记忆细胞在被施加读取电压VR11时是不导通的，所述下方位被判定为“1”。
需注意的是，图5所示的格雷码(gray code)只是为了说明的目的，并非对本发明的限制。任意合适的格雷码都能用于记忆装置100中，且用于判定顶端位、上方位、中间位以及下方位的读取电压可据以改变。
通过使用读取电压VR1～VR15的部分而自所述记忆细胞读取的位可被视为一符号位(sign bit)，而自多个记忆细胞(例如四千(4K)个记忆细胞)取得的符号位由去随机化器138进行处理并且由解码器134进行错误更正运作以产生解码后数据。然而，由于多阶细胞区块中的记忆细胞的状态区间很小，所以这些状态会因为在闪存模块120中发生的读取干扰、编程干扰或数据保留问题而具有严重的变异，而错误更正运作可能失败。为了解决这个问题，现有技术另施加了额外的读取电压来读取所述记忆细胞以取得多个软位(softbit)，以增加错误更正运作的成功率。例如，若解码器134无法解码自所述多个记忆细胞取得的多个符号位，闪存控制器110可控制闪存模块120使用额外的读取电压来重新读取所述多个记忆细胞以取得一第一组软位，且解码器134使用一低密度奇偶校验码(low-densityparity-check code,LDPC)方法来以所述第一组软位解码所述多个符号位。例如，若闪存控制器110试图读取所述区块的顶端页面(即所述多个记忆细胞的顶端位)，闪存控制器110可控制闪存模块120使用额外读取电压(VR5-Δ)、(VR10-Δ)、(VR12-Δ)以及(VR15-Δ)来取得所述第一组软位。若解码器134仍然无法解码，闪存控制器110可控制闪存模块120使用额外读取电压(VR5+Δ)、(VR10+Δ)、(VR12+Δ)以及(VR15+Δ)来重新读取所述多个记忆细胞以取得一第二组软位，而解码器134可使用所述低密度奇偶校验码方法来以所述第一组软位以及所述第二组软位等等来解码所述多个符号位。
鉴于上述情况，若闪存控制器110需要自闪存模块120中的四阶细胞区块读取数据，闪存控制器110可读取所述多个记忆细胞并且对数据进行多次的解码来取得软位以成功地解码所述数据。每次闪存控制器110读取所述多个记忆细胞都需要传送一读取指令至闪存模块120，且闪存模块120需要一读取忙碌时间来读取符号位或软位。因此，现有技术中的用于高密度存储(诸如搭配三维NAND型闪存技术的四阶细胞区块)的读取机制效率并不好。
为了解决上述问题，本发明的实施例公开了一种读取机制以及解碼方法来有效率地存取闪存模块120。
图6为依据本发明一实施例的闪存芯片600的示意图，其中闪存芯片600可以是图1所示的闪存芯片122-1～122-N中的任一者。如图6所示，闪存芯片600包括两个存储器数组610及620、感测放大器612、614、622及624、以及周边电路632及634，其中存储器数组610及620包括图2所示的记忆细胞，感测放大器612、614、622及624是用来自存储器数组610及620读取数据，以及周边电路632及634包括垫片(pad)、相关控制电路以及其它接口电路。
图7为依据本发明一第一实施例的感测放大器700的示意图。在图7中，感测放大器700包括一运算放大器710、一电压源712、一控制电路714、一计数器716以及一开关SW1。在本实施例中，感测放大器700是用来读取图1所示的对应于位线BL(1)与字线WL(1,Nz)的记忆细胞M(1,1,Nz)。当记忆细胞M(1,1,Nz)将被读取时，控制电路714是用来产生读取电压VR至图1所示的记忆细胞M(1,1,Nz)，而上方选择器电路MBLS(1,1)以及其它记忆细胞M(1,1,1)～M(1,1,(Nz-1))被控制为导通。
一并参考图7以及图8，图8为依据本发明一实施例的感测放大器700的某些信号的时序图。在感测放大器700的运作中，读取电压VR一开始等于零(即记忆细胞M(1,1,Nz)是被停用(disable)的)，开关SW1被控制以将位线BL(1)连接至电压源712，而电压源712开始对寄生(parasitic)电容CBL充电以使得在寄生电容CBL的一端子上的电压VBL于时间T0等于电压源712所提供的电压Vpre。接着，于时间T1，开关SW1被控制以将位线BL(1)连接至运算放大器710的负端子，控制电路714开始产生充当读取电压VR的一斜坡信号至字线WL(1,Nz)以控制记忆细胞M(1,1,Nz)，而控制电路714产生一致能信号CNT_EN以使得计数器716开始工作并且在输出信号Vout变为高时提供递增的计数值CNT。例如，假设记忆细胞M(1,1,Nz)存储有对应于状态S8(其临界电压约为3V)的数据，当读取电压VR开始由0V升高至3V，由于读取电压VR不够高而无法启用(enable)记忆细胞M(1,1,Nz)，电压VBL维持在电压Vpre，而由于电压VBL/Vpre大于运算放大器710的正端子上的参考电压Vsen，运算放大器710所产生的输出信号Vout等于“0”。当读取电压VR于时间T2大于记忆细胞M(1,1,Nz)的临界电压，记忆细胞M(1,1,Nz)被启用以产生一电流I_cell来对寄生电容CBL放电，而电压VBL会降低。当电压VBL降低而变的低于参考电压Vsen，输出信号Vout变为“1”以触发计数器716输出当下的计数值CNT。在图8所示的实施例中，若记忆细胞M(1,1,Nz)存储有对应于状态S8的数据，计数值CNT约为“28”。
在图7以及图8所示的实施例中，由于读取电压VR的斜率、放电时间以及电路延迟为已知，计数器716输出的计数值CNT可确切地表示出记忆细胞M(1,1,Nz)的临界电压。另外，若计数器716为具有较大的分辨率的计数器诸如八位计数器(即计数器716所使用的频率具有较高的频率)，计数值CNT能表示记忆细胞M(1,1,Nz)的符号位以及软位。因此，相较于现有技术使用多次读取运作来取得符号位以及软位，本发明的实施例能以一单一读取指令得到符号位以及软位，且读取效率可大幅地改善。另外，由于计数器716输出的计数值CNT能表示记忆细胞M(1,1,Nz)的临界电压，即记忆细胞M(1,1,Nz)的状态能被取得，因此，计数值CNT所载有的信息远多于现有技术所取得的符号位(即现有技术中的符号位无法确切地指出记忆细胞M(1,1,Nz)具有哪一个状态)。详细来说，若记忆细胞M(1,1,Nz)的顶端位将被读取，现有技术会使用读取电压VR5、VR10、VR12及VR15来读取记忆细胞M(1,1,Nz)，而闪存模块仅发送所述顶端位至闪存控制器。例如，若现有技术的闪存模块将所述顶端位“1”(即符号位)输出至闪存控制器，闪存控制器仅知道记忆细胞M(1,1,Nz)具有状态S0～S4、S10～S11及S15中的其中一个，但闪存控制器无法确切地知道记忆细胞M(1,1,Nz)具有哪一个状态。
需注意的是，虽然图8展示了使用所述斜坡信号来充当读取电压VR，但本发明不限于此。在其它实施例中，控制电路714能将分别具有不同电压位准的读取电压VR施加于记忆细胞M(1,1,Nz)(即分别具有不同电压位准的读取电压VR可分别被视为多个读取电压)，读取电压VR的每一电压位准均对应至一计数值CNT，读取电压VR可具有任意其它合适的设计。在一实施例中，读取电压VR的电压位准的数量(或读取电压的数量)等于或大于记忆细胞M(1,1,Nz)的状态的数量。
在一实施例中，感测放大器700还包括图9所示的映射电路910。映射电路910是用来将所述计数值转换为指出记忆细胞M(1,1,Nz)的临界电压或状态的八位信息，其中四个位为最高有效位(most significant bit,MSB)，而其它四个位为最低有效位(leastsignificant bit,LSB)。例如，计数值“1”映射至八位信息(0,0,0,0,0,0,0,0)，计数值“2”映射至八位信息(0,0,0,0,0,0,0,1)、计数值“3”映射至八位信息(0,0,0,0,0,0,1,0)、…、计数值“255”映射至八位信息(1,1,1,1,1,1,1,0)、而计数值“256”映射至八位信息(1,1,1,1,1,1,1,1)。图10为依据本发明一实施例的状态S0～S15以及对应的多个最高有效位与多个最低有效位的示意图。在图10所示的实施例中，所述多个最高有效位是用来指出记忆细胞M(1,1,Nz)的状态，即最高有效位(0,0,0,0)表示状态S0、最高有效位(0,0,0,1)表示状态S1、最高有效位(0,0,1,0)表示状态S2、…、最高有效位(1,1,1,0)表示状态S14、及最高有效位(1,1,1,1)表示状态S15。另外，所述多个最高有效位所定义的范围另被分成由所述多个最低有效位表示的十六个子范围，且所述多个最低有效位能充当上述软位。
在一实施例中，闪存模块120能在仅接收到一个读取指令的情形下便传送最高有效位以及最低有效位至闪存控制器110，以响应所述读取指令。参考图11，若闪存控制器110欲读取一页面(例如一逻辑页面)中的数据，闪存控制器110传送一读取指令至闪存模块120，并且闪存模块120使用上述机制来读取所述页面的记忆细胞以产生最高有效位以及最低有效位给每一记忆细胞。假设所述页面包括四个扇区(sector)/组块(chunk)且每一扇区/组块为一编码/解码单元，闪存模块120能将一第一扇区/组块中的每一记忆细胞的最高有效位、一第二扇区/组块中的每一记忆细胞的最高有效位、一第三扇区/组块中的每一记忆细胞的最高有效位以及一第四扇区/组块中的每一记忆细胞的最高有效位依序地传送至闪存控制器110以供后续去随机化(de-randomize)运作以及解碼运作。在所述页面的全部记忆细胞的最高有效位都被传送至闪存控制器110后，闪存模块120开始将所述第一扇区/组块中的每一记忆细胞的最低有效位、所述第二扇区/组块中的每一记忆细胞的最低有效位、所述第三扇区/组块中的每一记忆细胞的最低有效位以及所述第四扇区/组块中的每一记忆细胞的最低有效位依序地传送至闪存控制器110以供后续去随机化(de-randomize)运作以及解碼运作。
在上述实施例中，若闪存控制器110的解码器134仅使用所述页面的多个记忆细胞的最高有效位就能成功地解码数据，所述多个记忆细胞的最低有效位可不用于解码运作，或者闪存控制器110能通知闪存模块120停止传送最低有效位。
在一实施例中，虽然闪存模块120因应来自闪存控制器110的一个读取指令取得所述多个记忆细胞的最高有效位以及最低有效位，闪存模块120不会自动传送所述多个记忆细胞的最低有效位至闪存控制器110，直到闪存控制器110请求所述多个记忆细胞的最低有效位为止(例如：当闪存控制器110请求所述多个记忆细胞的最低有效位时，闪存模块120才传送所述多个记忆细胞的最低有效位至闪存控制器110)。
图12为依据本发明一实施例的一种用来存取闪存模块120的方法的流程图。在步骤1200中，流程开始，且主装置50以及记忆装置100被上电。在步骤1202中，闪存控制器110发送一读取指令至所述闪存模块120并且请求一页面的数据。在步骤1204中，闪存模块120接收所述读取指令，并且使用图7至图10所示的读取机制来读取所述页面的全部记忆细胞，并且取得每一记忆细胞的最高有效位以及最低有效位。假设所述页面具有多个组块且每一组块为一编码/解码单元诸如上述编码/解码单元，闪存模块120将一第一组块中的每一记忆细胞的最高有效位、一第二组块中的每一记忆细胞的最高有效位、…、以及一最后组块中的每一记忆细胞的最高有效位依序地传送至闪存控制器110。在步骤1206中，在从快闪记忆模块120依序接收数据的过程中，闪存控制器110判断部分的记忆细胞的多个状态的多个数量是平衡的或是不平衡的以产生一判断结果，且若所述判断结果指出所述部分的记忆细胞的所述多个状态的所述多个数量是平衡的，流程进入步骤1208；而若所述判断结果指出所述部分的记忆细胞的所述多个状态的所述多个数量是不平衡的，流程进入步骤1210。
具体来说，由于自闪存模块120传送的最高有效位能被视为所述记忆细胞具有的状态，因此闪存控制器110能累积于依序地接收所述多个记忆细胞的最高有效位的过程中的期间的状态S0～S15的数量。理想上，由于编程至闪存模块120中的数据是通过随机化器136来处理，因此状态S0～S15的数量应当互相接近。例如，若闪存控制器110自闪存模块120接收到十六千(16K)个记忆细胞的最高有效位，所述十六千个记忆细胞的状态S0～S15的每一者数量应约为“1000”。若这些状态的数量之间的差异在一定义范围内，这些状态的数量则被判断为平衡的；而若这些状态的数量之间的差异不在所述定义范围内，这些状态的数量则被判断为不平衡的。例如，闪存控制器110可建立图13所示的直方图(histogram)。如图13所示，理想上状态S0～S15具有类似的数量，且若所述页面遭遇到数据保留或是读取干扰等问题，所述多个记忆细胞会有临界值偏移的问题。在图13所示的例子中，状态S15被偏移至其它状态诸如S12～S14，因此所述感测放大器(例如感测放大器700)不会从任何记忆细胞感测到状态S15，而这样的临界值偏移现象造成了不平衡的状态数量。
若闪存控制器110判断所述部分的记忆细胞的所述多个状态的所述多个数量是平衡的，流程进入步骤1208且解码器134通过使用属于一组块的记忆细胞的最高有效位来解码数据(即硬解码(hard decoding))。若闪存控制器110判断所述部分的记忆细胞的所述多个状态的所述多个数量是不平衡的，流程进入步骤1210且闪存控制器110发送一信号以触发闪存模块120传送所述多个记忆细胞的最低有效位。在自闪存模块120读取所述多个记忆细胞的最低有效位以后，在步骤1214中，解码器134通过使用属于一组块的记忆细胞的最高有效位以及最低有效位来解码数据(即软解码(soft decoding))。
在步骤1212中，可判断解码器134是否成功地解码所述数据。若解码器134成功地解码所述数据，流程进入步骤1216以结束所述读取运作或是开始下一个读取运作；而若解码器134无法解码所述数据，流程进入步骤S1210以发送所述信号以触发闪存模块120发送所述多个记忆细胞的最低有效位。
在图12所示的流程图中，若所述部分的记忆细胞的所述多个状态的所述多个数量被判断为平衡的，闪存控制器110能直接对所述多个记忆细胞的最高有效位进行硬解码运作，且暂存于闪存模块120的所述多个记忆细胞的最低有效位仅于上述硬解碼运作失败时才会被传送至闪存控制器110。因此，本发明能避免非必要的数据传输以节省带宽以及电源。另外，若所述部分的记忆细胞的所述多个状态的所述多个数量被判断为不平衡的，闪存控制器110能直接对所述多个记忆细胞的最高有效位以及最低有效位进行软解码运作，而不先进行上述硬解码运作，以避免浪费电源及时间在高失败率的硬解碼运作上。
需注意的是，上述硬解码运作以及软解码运作的细节为此领域具通常知识者所熟知，且上述硬解码运作以及软解码运作的细节步骤也不是本发明的主题，因此不再赘述。
图14为依据本发明另一实施例的一种用来存取闪存模块120的方法的流程图。在步骤1400中，流程开始，且主装置50以及记忆装置100被上电。在步骤1402中，闪存控制器110发送一读取指令至闪存模块120并且请求一页面的数据。在步骤1404中，闪存模块120接收所述读取指令，并且使用图7至图10所示的读取机制来读取所述页面的全部记忆细胞，并且取得每一记忆细胞的多位信息(例如上述每一记忆细胞的最高有效位以及最低有效位)。假设所述页面具有多个组块且每一组块为一编码/解码单元诸如上述编码/解码单元，参考图15，闪存模块120将一第一组块中的每一记忆细胞的最高有效位以及最低有效位、一第二组块中的每一记忆细胞的最高有效位以及最低有效位、…、以及一最后组块中的每一记忆细胞的最高有效位以及最低有效位依序地传送至闪存控制器110。当自闪存模块120接收到这些组块时，控制逻辑电路114在步骤1406中开始建构状态S0～S15(例如SS1～SS256)的分布。参考图16，其展示了依据本发明一实施例的状态建构。在图16所示的实施例中，横轴展示了子状态SS1～SS256(或图10所描述的子范围)，其中子状态SS1～SS256中的每一者对应于四位最高有效位与四位最低有效位的多个组合的其中的一，且子状态SS1～SS16属于状态S0、子状态SS17～SS32属于状态S1、子状态SS33～SS48属于状态S2、…、以及子状态SS241～SS256属于状态S15，而纵轴展示了子状态SS1～SS256中的每一者的数量。在累积子状态SS1～SS256的数量并且一记忆单元(例如，一页面)的接收到的所述多个记忆细胞的最高有效位以及最低有效位变多后，多个峰值以及谷值逐渐出现。
在步骤1408中，在所述多个峰值及谷值出现后(注意，可能仅部分的组块被接收到或者全部的组块都被接收到)，控制逻辑电路114判断所述多个谷值的多个谷值高度，其中谷值高度(例如上述多个谷值高度中的任一者)是所接收到的数据中四位最高有效位与四位最低有效位的所述多个组合的其中的一的数量(例如图16所示符号VH1以及VH13)。符号VH1能映射至一子状态，例如SS17。所述多个记忆细胞的临界电压分布能自每一子状态的数量绘示，其中所述多个谷值是相对低数量的子状态，例如SS17或SS18，而所述多个峰值是相对多数量的子状态，例如SS209。在步骤1410中，控制逻辑电路114判断所述多个谷值高度的任一者是否大于一临界值TH。若所述多个谷值高度中没有任何谷值高度大于临界值TH，流程进入步骤1412；否则，流程进入步骤1416。
在步骤1412中，控制逻辑电路114解映射(de-map)接收到的所述多个记忆细胞的最高有效位以取得对应的符号位。以图5所示的顶端位为例，若所述四位最高有效位指出所述记忆细胞具有属于状态S0～S4、S10～S11及S15的其中的一的状态，符号位“1”会被输出为一解映射结果；而若所述四位最高有效位指出所述记忆细胞具有属于状态S5～S9及S12～S14的其中的一的状态，符号位“0”会被输出为一解映射结果。在决定一组块的多个记忆细胞的多个符号位以后，解码器134通过使用属于所述组块的多个记忆细胞的符号位来解码数据(即硬解码)。在步骤1414中，可判断解码器134是否成功地解码所述数据，若解码器134成功地解码所述数据，流程进入步骤1428以结束所述读取运作或是开始下一个读取运作；而若解码器134无法解码所述数据，流程进入步骤1416。
在步骤1416中，解码器134使用一对数似然比(log-likelihood ratio,LLR)表来为所述多个记忆细胞的八位信息的每一者(即每一记忆细胞的四位最高有效位以及四位最低有效位)取得一对数似然比值。
在步骤1418中，解码器134通过使用对应于属于一组块的多个记忆细胞的多个对数似然比值来解码数据(即软解码)。在步骤1420中，可判断解码器134是否成功地解码所述数据，若解码器134成功地解码所述数据，流程进入步骤1426；而若解码器134无法解码所述数据，流程进入步骤1422。
在步骤1422中，可判断一解碼循环数是否达到一最大解碼循环数Tmax，若这个解码循环数达到最大解码循环数Tmax，流程进入步骤1428已结束所述读取运作或是开始下一读取运作；而若这个解码循环数尚未达到最大解码循环数Tmax，流程进入步骤1424。
在步骤1424中，解码器134依据接收到的所述多个记忆细胞的八位信息来更新所述多个对数似然比值，尤其解码器134能依据对应于已成功被解碼的临近组块的多个记忆细胞的八位信息来更新所述多个对数似然比值。另外，以图5所示的格雷码为例，给顶端位、上方位、中间位以及下方位的更新后的对数似然比值能由以下计算取得。
Figure BDA0002133899650000232
Figure BDA0002133899650000233
Figure BDA0002133899650000234
“P1”为逻辑值“1”的机率值，“P0”为逻辑值“0”的机率值，PVs(Ri)为s＝0～15(即十六个状态)以及i＝0～255(即8位信息以及256个子状态)。
详细来说，图17依据本发明一实施例展示所述临界电压分布，其中所述临界电压分布是从图16所示图表得到(例如，类似直方图的包络线(envelope))。在图16以及图17所示的实施例中，由于状态S15被偏移至其它状态诸如S12～S14，状态S11～S15的状态边界需要被调整，而多个对数似然比值是为了这些状态的新机率值而被更新。另外，由于熟习此技艺者已了解如何在软解码程序以及对数似然比值计算中使用所述多个对数似然比值，且本实施例的主题是聚焦在建立所述临界电压分布以及所述对数似然比表于解码程序的期间的更新，详细的对数似然比值计算在此不赘述。
所述多个对数似然比值在步骤1424中被更新后，流程回到步骤1418，且解码器134通过使用更新后的对数似然比值来解码所述数据，而自步骤1418到1424的循环会持续进行直到所述解码运作成功或是所述解码循环数达到最大解码循环数Tmax为止。
在步骤1426中，解码器134依据接收到的所述多个记忆细胞的八位信息来更新所述对数似然比表，尤其解码器134能依据对应于已成功被解碼的目前组块及/或临近组块的多个记忆细胞的八位信息来更新所述多个对数似然比值。所述对数似然比表中的所述多个对数似然比值能依据图17所示的临界电压分布更新，且更新后的对数似然比表可用于步骤1416解碼下一个组块。
在第14～17图所示的实施例中，若判断结果为所述多个谷值高度中没有任何谷值高度大于临界值TH，闪存控制器10能对所述多个记忆细胞的符号位直接进行硬解码运作；而若判断结果为所述多个谷值高度中的任一者大于临界值TH，闪存控制器110能对所述多个记忆细胞的最高有效位以及最低有效位直接进行软解码运作，而不会先进行硬解码运作，以避免浪费电源以及时间在失败率较高的硬解碼运作。另外，由于自闪存模块120取得的八位信息能被用来建立所述多个记忆细胞的临界电压分布，所述多个对数似然比值能在解码器134解碼所述组块时基于所述临界电压分布作更新，且所述对数似然比表能在解码程序中被更新以供下一个组块使用(可能在同一页面)。因此，在解码程序中的解码成功率能被大幅改善。需注意的是，由于现有技术中的闪存模块仅发送符号位以及软位至闪存控制器，且所述临界电压分布无法通过仅使用符号位以及软位来建立，因此现有技术无法在解码程序中建立所述临界电压分布或是辨识所述分布的谷值。
图18为依据本发明一第二实施例的感测放大器1800的示意图。在图18中，感测放大器1800包括一运算放大器1810、一电压源1812、一数字模拟转换器1814以及一开关SW1。在本实施例中，感测放大器1800是用来读取图1所示的对应于位线BL(1)与字线WL(1,Nz)的记忆细胞M(1,1,Nz)。当记忆细胞M(1,1,Nz)将被读取时，模拟数字转换器1814是用来产生读取电压VR至图1所示的记忆细胞M(1,1,Nz)，而其它记忆细胞M(1,1,1)～M(1,1,(Nz-1))被控制为导通。
一并参考图18以及图19，图19为依据本发明一实施例的感测放大器1800的某些信号的时序图。在感测放大器1800的运作中，数字模拟转换器1814一开始并未工作且读取电压VR一开始等于零(即记忆细胞M(1,1,Nz)是被停用的)，开关SW1被控制以将位线BL(1)连接至电压源1812，而电压源1812开始对寄生电容CBL充电以使得在寄生电容CBL的一端子上的电压VBL于时间T0等于电压源1812所提供的电压Vpre。接着，于时间T1，开关SW1被控制以将位线BL(1)连接至运算放大器1810的负端子，数字模拟转换器1814根据一致能信号DAC_EN以开始产生充当读取电压VR的一斜坡信号至字线WL(1,Nz)以控制记忆细胞M(1,1,Nz)。例如，假设记忆细胞M(1,1,Nz)存储有对应于状态S8(其临界电压约为3V)的数据，当读取电压VR开始由0V升高至3V，由于读取电压VR不够高而无法启用(enable)记忆细胞M(1,1,Nz)，电压VBL维持在电压Vpre，而由于电压VBL/Vpre大于运算放大器1810的正端子上的参考电压Vsen，运算放大器1810所产生的输出信号Vout等于“0”。当读取电压VR于时间T2大于记忆细胞M(1,1,Nz)的临界电压，记忆细胞M(1,1,Nz)被启用以产生一电流I_cell来对寄生电容CBL放电，而电压VBL会降低。当电压VBL降低而变的低于参考电压Vsen，输出信号Vout变为“1”以触发数字模拟转换器1814输出对应于当下读取电压VR的数字值。
需注意的是，虽然图19展示了使用所述斜坡信号来充当读取电压VR，但本发明不限于此。在其它实施例中，数字模拟转换器1814能将分别具有不同电压位准的读取电压VR施加于记忆细胞M(1,1,Nz)(即分别具有不同电压位准的读取电压VR可分别被视为多个读取电压)，读取电压VR可具有任意其它合适的设计。在一实施例中，读取电压VR的电压位准的数量(或读取电压的数量)等于或大于记忆细胞M(1,1,Nz)的状态的数量。
在图18与图19所示的实施例中，数字模拟转换器1814输出的数字值能表示记忆细胞M(1,1,Nz)的临界电压(即对应于数字模拟转换器1814输出的数字值的模拟电压非常接近记忆细胞M(1,1,Nz)的临界电压)，所以所述数字值能有效地被用于后续的解碼运作。另外，假设数字模拟转换器1814是八位数字模拟转换器，所述数字值可具有图10所示的四个最高有效位以及四个最低有效位，而闪存模块120能以一读取指令直接将所述数字值(即多个最高有效位以及多个最低有效位)传送至闪存控制器110。传送所述读取指令以及所述多个最高有效位/最低有效位的时序图可参考图11。另外，因为电路延迟以及放电时间，数字模拟转换器1814输出的数字值可被略微地调整以使得调整后的数字值更接近记忆细胞M(1,1,Nz)的临界电压。
上述实施例是以四阶细胞区块为例，然而上述读取机制也能应用于三阶细胞区块、多阶细胞区块以及单阶细胞区块。熟习此技艺者应能了解如何使用上述步骤来读取三阶细胞区块、多阶细胞区块以及单阶细胞区块中的记忆细胞，其它细节在此不赘述。
总结来说，在本发明的闪存控制器以及闪存模块中，所述闪存模块能因应一个读取指令将每一记忆细胞的多位信息输出至所述闪存控制器，且每一记忆细胞的多位信息可指出所述记忆细胞的临界电压或状态。因此，读取效率能被大幅地改善。另外，在所述闪存控制器的解碼运作中，所述解码器能判断所述多个状态的所述多个数量是平衡的或是不平衡的，或者所述临界电压分布的一谷值高度是否大于一临界值，以采用不同的解码机制，以改善解码效率。另外，由于所述临界电压分布能在解码程序中被建立，所述多个对数似然比值及/或所述对数似然比表能被更新以增加所述解码器的成功率。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (16)

1.一种闪存控制器，其中所述闪存控制器耦接至一闪存模块，所述闪存模块包括至少一闪存芯片，每一闪存芯片包括多个区块，每一区块包括多个页面，所述闪存控制器的特征在于，包括：
一存储器，用来存储一程序代码；以及
一微处理器，用来执行所述程序代码以通过一控制逻辑电路来存取所述闪存模块；
其中在所述微处理器发送一读取指令至所述闪存模块以请求至少一记忆单元上的数据以后，所述控制逻辑电路自所述闪存模块接收所述至少一记忆单元的多个记忆细胞的多位信息，以及所述控制逻辑电路分析所述多个记忆细胞的所述多位信息以取得所述多个记忆细胞的一临界电压分布以供决定一解码程序。
2.如权利要求1所述的闪存控制器，其特征在于，所述控制逻辑电路依据所述临界电压分布的多个谷值高度来决定所述控制逻辑电路中的一解码器采用的一解码方法。
3.如权利要求2所述的闪存控制器，其特征在于，所述控制逻辑电路判断所述临界电压分布的所述多个谷值高度的任一者是否大于一临界值以产生一判断结果；若所述判断结果指出所述临界电压分布中没有任何谷值高度大于所述临界值，所述解码器使用一第一解码方法来解码自所述闪存模块接收的数据；以及若所述判断结果指出所述临界电压分布的所述多个谷值高度的任一者大于所述临界值，所述解码器使用一第二解码方法来解码自所述闪存模块接收的所述数据。
4.如权利要求3所述的闪存控制器，其特征在于，所述第一解码方法是一硬解码方法，以及所述第二解码方法是一软解码方法。
5.如权利要求4所述的闪存控制器，其特征在于，当所述解码器使用所述第二解码方法来解码自所述闪存模块接收的所述数据时，所述控制逻辑电路依据所述临界电压分布来更新所述解码器使用的多个对数似然比值或一对数似然比表。
6.如权利要求1所述的闪存控制器，其特征在于，所述至少一记忆单元的每一记忆细胞是用来存储多个位，每一记忆细胞具有多个状态，所述多个状态是用来指出所述多个位的不同组合，每一状态是区分为多个子状态，以及每一记忆细胞的所述多位信息是用来指出所述记忆细胞具有哪一个子状态。
7.如权利要求1所述的闪存控制器，其特征在于，所述控制逻辑电路依据所述临界电压分布来更新所述控制电路中的一解码器使用的多个对数似然比值及/或一对数似然比表。
8.如权利要求7所述的闪存控制器，其特征在于，所述多个对数似然比值及/或所述对数似然比表是在所述解码器解码自所述至少一记忆单元的所述多个记忆细胞的所述多位信息取得的数据时被更新。
9.一种用来存取一闪存模块的方法，其中所述闪存模块包括至少一闪存芯片，每一闪存芯片包括多个区块，每一区块包括多个页面，所述方法的特征在于，包括：
发送一读取指令至所述闪存模块以请求至少一记忆单元上的数据；
自所述闪存模块接收所述至少一记忆单元的多个记忆细胞的多位信息；以及
分析所述多个记忆细胞的所述多位信息以取得所述多个记忆细胞的一临界电压分布以供决定一解码程序。
10.如权利要求9所述的方法，其特征在于，还包括：
依据所述临界电压分布的多个谷值高度来决定一解码器采用的一解码方法。
11.如权利要求10所述的方法，其特征在于，依据所述临界电压分布的所述多个谷值高度来决定所述解码器采用的所述解码方法的步骤包括：
判断所述临界电压分布的所述多个谷值高度的任一者是否大于一临界值以产生一判断结果；
若所述判断结果指出所述临界电压分布中没有任何谷值高度大于所述临界值，使用一第一解码方法来解码自所述闪存模块接收的数据；以及
若所述判断结果指出所述临界电压分布的所述多个谷值高度的任一者大于所述临界值，使用一第二解码方法来解码自所述闪存模块接收的所述数据。
12.如权利要求11所述的方法，其特征在于，所述第一解码方法是一硬解码方法，以及所述第二解码方法是一软解码方法。
13.如权利要求12所述的方法，其特征在于，还包括：
当使用所述第二解码方法来解码自所述闪存模块接收的所述数据时，依据所述临界电压分布来更新所述解码器使用的多个对数似然比值或一对数似然比表。
14.如权利要求9所述的方法，其特征在于，所述至少一记忆单元的每一记忆细胞是用来存储多个位，每一记忆细胞具有多个状态，所述多个状态是用来指出所述多个位的不同组合，每一状态是区分为多个子状态，以及每一记忆细胞的所述多位信息是用来指出所述记忆细胞具有哪一个子状态。
15.如权利要求9所述的方法，其特征在于，还包括：
依据所述临界电压分布来更新一解码器使用的多个对数似然比值及/或一对数似然比表。
16.如权利要求15所述的方法，其特征在于，所述多个对数似然比值及/或所述对数似然比表是在所述解码器解码自所述至少一记忆单元的所述多个记忆细胞的所述多位信息取得的数据时被更新。
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