CN113628655A - 用以存取闪存模块的方法、闪存控制器与电子装置 - Google Patents

用以存取闪存模块的方法、闪存控制器与电子装置 Download PDF

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Abstract

本发明公开了一种用以存取闪存模块的方法，其中，所述闪存模块包含复数个区块，每个区块是用复数个字符线来实现，且每个字符线包含复数个内存单元以支持复数个状态。所述方法包含以下步骤：读取所述复数个区块中的一特定区块的至少一第一字符线的所述复数个内存单元以获取所述复数个内存单元的状态的一累积分布信息；依据所述累积分布信息以从至少一第一译码流程与一第二译码流程中决定一目标译码流程；读取一第二字符线的所述复数个内存单元以获取所述第二字符线的一读出信息；以及使用所述目标译码流程对所述第二字符线的所述读出信息进行译码。

Description

用以存取闪存模块的方法、闪存控制器与电子装置
技术领域
本发明属于闪存领域，具体涉及一种闪存模块访问方法以及相关的闪存控制器。
背景技术
近年来由于内存的技术不断地发展，各种可携式或非可携式内存装置(例如：分别符合SD/MMC、CF、MS以及XD标准的记忆卡；又例如：固态硬盘(solid state drive,SSD)；又例如：分别符合通用闪存储存(Universal Flash Storage,UFS)与嵌入式多媒体卡(embedded Multi Media Card,eMMC)标准的嵌入式(embedded)内存装置被广泛地实施于诸多应用中。因此，如何改善这些内存装置中的内存的访问控制是本领域急需解决的问题。
以常用的NAND型闪存而言，其主要可包含单阶储存单元(single level cell,SLC)与多阶储存单元(multiple level cell,MLC)的闪存，在单阶储存单元的闪存中，作为内存单元(memory cell)的每个晶体管只有两种电荷值，分别用以代表逻辑值0与1。另外，在多阶储存单元的闪存中，作为内存单元的每个晶体管的储存能力可充分被利用，其中相较于单阶储存单元的闪存中的晶体管，多阶储存单元的闪存中的晶体管是采用较高的电压来驱动，以透过不同位准的电压在一个晶体管中记录至少两位的信息(诸如00、01、11、10)。理论上，多阶储存单元的闪存的记录密度可以达到单阶储存单元的闪存的记录密度的至少两倍，因此多阶储存单元的闪存是NAND闪存制造商的首选。
比起单阶储存单元的闪存，多阶储存单元的闪存的成本较低且容量较大，故多阶储存单元闪存很快地成为市面上的内存装置竞相采用的主流。然而，多阶储存单元的闪存的不稳定性所导致的问题也一一浮现，为了确保对储存装置中的闪存的访问控制符合相关规范，闪存的控制器通常备有某些管理机制以妥善地管理数据之存取。
依据相关技术，具有上述管理机制的现有技术储存装置中仍有不足之处。举例来说，当三阶储存单元(triple level cell,TLC)的闪存被应用在内存装置时，会有例如位错误率增加等问题。尽管目前有针对三阶储存单元的闪存的读取数据的传统感测方案试着解决这些问题，但在具有四阶储存单元(quadruple level cell,QLC)的闪存的内存装置上并不适用。尤其，传统感测方案对于在四阶储存单元的闪存中的每个内存单元的高阶储存电位(high-level per memory cell)并不好。因此，需要一种有效率的读取机制与相关译码方法，以在没有副作用或较不会带来副作用的情况下提升整体效能。
发明内容
为了解决现在技术中存在的上述问题，本发明提供种用以存取一闪存模块的方法，可以有效地对闪存的读出信息进行译码，以解决上述的问题。
本发明一实施例揭示了一种用以存取一闪存模块的方法，其中所述闪存模块包含至少一闪存芯片，每一闪存芯片包含复数个区块，每一区块由复数个字符线所实现，每一字符线对应于复数个分页，且每一字符线包含支持复数个状态的复数个内存单元，以及所述方法包含以下步骤：读取所述复数个区块中的一特定区块的至少一第一字符线的所述复数个内存单元以获取所述复数个内存单元的所述复数个状态的一累积分布信息；依据所述累积分布信息以从至少一第一译码流程与一第二译码流程中决定一目标译码流程，其中所述第一译码流程与所述第二译码流程具有不同的译码方法或不同的译码顺序；读取一第二字符线的内存单元以获取所述第二字符线的读出信息；以及使用所述目标译码流程对所述第二字符线的所述读出信息进行译码。
本发明另一实施例揭示了一种闪存控制器，其中所述闪存控制器耦接至一闪存模块，所述闪存模块包含至少一闪存芯片，每一闪存芯片包含复数个区块，每一区块由复数个字符线所实现，每一字符线对应于复数个分页，且每一字符线包含支持复数个状态的复数个内存单元，以及所述闪存控制器包含一内存、一微处理器以及一译码器，所述内存用来储存一程序代码，所述微处理器用来执行所述程序代码以透过一控制逻辑电路来存取所述闪存模块，其中所述微处理器读取所述复数个区块中的一特定区块的至少一第一字符线的所述复数个内存单元，以获取所述复数个内存单元的所述复数个状态的一累积分布信息，且所述处理器依据所述累积分布信息以从至少一第一译码流程与一第二译码流程中决定一目标译码流程，其中所述第一译码流程与所述第二译码流程具有不同的译码方法或不同的译码顺序；所述处理器进一步读取一第二字符线的内存单元以获取所述第二字符线的读出信息，并且所述译码器使用所述目标译码流程对所述第二字符线的所述读出信息进行译码。
本发明又另一实施例揭示了一种电子装置，包含一闪存控制器以及一闪存模，其中所述闪存模块包含至少一闪存芯片，每一闪存芯片包含复数个区块，每一区块由复数个字符线所实现，每一字符线对应于复数个分页，且每一字符线包含支持复数个状态的复数个内存单元，其中所述闪存控制器读取所述复数个区块中的一特定区块的至少一第一字符线的所述复数个内存单元，以获取所述复数个内存单元的所述复数个状态的一累积分布信息，且所述闪存控制器依据所述累积分布信息以从至少一第一译码流程与一第二译码流程中决定一目标译码流程，其中所述第一译码流程与所述第二译码流程具有不同的译码方法或不同的译码顺序；所述闪存控制器进一步读取一第二字符线的内存单元以获取所述第二字符线的读出信息，并且所述闪存控制器使用所述目标译码流程对所述第二字符线的所述读出信息进行译码。
附图说明
图1是依据本发明一实施例的一电子装置的示意图。
图2是依据本发明一实施例的一三维NAND型闪存的示意图。
图3是依据本发明一实施例的一三阶储存单元区块的一内存单元的复数个状态(编程状态)的示意图。
图4是依据本发明一实施例的一种用来存取闪存模块的方法的流程图。
图5是显示出累积分布信息以及理想的累积分布信息的图表。
图6是显示出软译码方法的读取电压的图表。
图7是显示出闪存模模块的平面的示意图。
其中，附图标记说明如下：
电子装置-10；主机装置-50；处理器-52；电源供应电路-54；内存装置-100；内存控制器-110；微处理器-112；程序代码-112C；只读存储器-112M；控制逻辑电路-114；编码器-132；译码器-134；随机化器-136；去随机化器-138；随机存取内存-116；传输接口电路-118；闪存模块-120；闪存芯片-122-1,122-2,122-N；步骤-400,402,404,406,408；内存单元-M(1,1,1),M(2,1,1),M(Nx,1,1),M(1,2,1),M(Nx,2,1),M(1,Ny,1),M(Nx,Ny,1),M(1,1,2),M(2,1,2),M(Nx,1,2),M(1,2,2),M(Nx,2,2),M(1,Ny,2),M(Nx,Ny,2),M(1,1,Nz),M(Nx,1,Nz),M(1,2,Nz),M(Nx,2,Nz),M(1,Ny,Nz),M(Nx,Ny,Nz),M(nx,ny,nz)；上方选择电路-MBLS(1,1),MBLS(Nx,1),MBLS(1,2),MBLS(Nx,2),MBLS(1,Ny),MBLS(Nx,Ny)；下方选择电路-MSLS(1,1),MSLS(Nx,1),MSLS(1,2),MSLS(Nx,2),MSLS(1,Ny),MSLS(Nx,Ny)；位线-BL(1),BL(Nx)；字符线-WL(1,1),WL(2,1),WL(Ny,1),WL(1,2),WL(2,2),WL(Ny,2),WL(1,Nz),WL(2,Nz),WL(Ny,Nz)；上方选择线-BLS(1),BLS(2),BLS(Ny)；下方选择线-SLS(1),SLS(2),SLS(Ny)；源极线-SL(1),SL(2),SL(Ny)；电路模块-PS2D(1),PS2D(2),PS2D(Ny)；次要电路模块-S(1,1),S(Nx,1),S(1,2),S(Nx,2),S(1,Ny),S(Nx,Ny)；读取电压-VR1,VR2,VR3,VR4,VR5,VR6,VR7,VR11,VR12,VR13,VR14,VR51,VR52,VR53,VR54；状态-S0,S1,S2,S3,S4,S5,S6,S7；分页-P1；区块-710_1,710_N,712_1,712_N；
具体实施方式
请参考图1，图1是本发明一实施例的一电子装置10的示意图，其中电子装置10可包含一主机装置(host device)50以及一内存装置(memory device)100。主机装置50可包含至少一处理器(例如一个或多个处理器)，可被统称为处理器52，且可进一步包含耦接至处理器52的一电源供应电路54，处理器52可用以控制主机装置50的运作，而电源供应电路54可用来提供电源给处理器52与内存装置100，并且输出一个或多个驱动电压至内存装置100，内存装置100可用以提供储存空间给主机装置50，并且从主机装置50取得所述一个或多个驱动电压作为内存装置100的电源。主机装置50的例子可包含(但不限于)：多功能移动电话(multifunctional mobile phone)、穿戴装置、平板计算机(tablet)以及个人计算机(personal computer)诸如桌面计算机及笔记本电脑。内存装置100的例子可包含(但不限于)：固态硬盘(solid state drive,SSD)以及各种型式的嵌入式(embedded)内存装置，例如符合快捷外设组件互联(Peripheral Component Interconnect Express,PCIe)标准的嵌入式内存装置等等。依据本实施例，内存装置100可包含一闪存控制器(flash memorycontroller)110，且可另包含一闪存模块(flash memory module)120，其中闪存控制器110可用以控制内存装置100的运作以及存取闪存模块120，以及闪存模块120是用以储存信息。闪存模块120可包含至少一闪存芯片，例如复数个闪存芯片122-1、122-2、…、122-N，其中「N」可表示大于1的正整数。
如图1所示，闪存控制器110可包含一处理电路(例如一微处理器112)、一储存单元(例如一只读存储器(read-only memory,ROM)112M)、一控制逻辑电路114、一随机存取内存(random access memory,RAM)116以及一传输接口电路118，其中上述组件可经由一总线(bus)彼此耦接。随机存取内存116是以一静态随机存取内存(Static RAM,SRAM)来实施，但本发明不限于此。随机存取内存116可用以提供内部储存空间给闪存控制器110，举例来说，随机存取内存116可用来作为一缓冲存储器以缓冲数据。另外，本实施例的只读存储器112M可用以储存一程序代码112C，且微处理器112可用以执行程序代码112C以控制闪存模块120的存取。请注意，在某些例子中，程序代码112C可储存在随机存取内存116或任何型式的内存内。此外，控制逻辑电路114可用以控制闪存模块120，且控制逻辑电路114可包含一编码器132、一译码器134、一随机化器(randomizer)136、一去随机化器(de-randomizer)138以及其他电路。传输接口电路118可符合一特定通信标准(诸如串行高级技术附件(SerialAdvanced Technology Attachment,SATA)标准、外设组件互联(Peripheral ComponentInterconnect,PCI)标准、快捷外设组件互联标准、通用快闪储存(Universal FlashStorage,UFS)标准等等)，且可依据所述特定通讯标准进行通讯，举例来说，可以为了内存装置100而和主机装置50进行通讯，其中主机装置50可包含符合所述特定通讯标准的对应的传输接口电路，来和内存装置100进行通讯。
在本实施例中，主机装置50可将主机指令(host command)与对应的逻辑地址(logical address)传送至闪存控制器110以存取内存装置100，闪存控制器110接收主机指令及逻辑地址，并将主机指令转换成记忆体操作指令(可简称为操作指令)，并进一步以操作指令控制闪存模块120来对闪存模块120当中某些实体地址的内存单元(例如数据分页)进行读取、写入(write)╱编程(program)等操作，其中实体地址对应于逻辑地址。当闪存控制器110对复数个闪存芯片122-1、122-2、…以及122-N中的任一闪存芯片122-n进行一抹除(erase)运作时(其中，「n」可以表示在区间[1,N]中的任一整数)，闪存芯片122-n的多个区块(block)中的至少一区块可被抹除，其中，所述多个区块中的每一区块可包含多个分页(例如数据分页)，且一存取运作(例如读取或写入)可对一或多个分页进行。
图2是依据本发明一实施例的一三维(three-dimensional,3D)NAND型闪存的示意图，举例来说，前述的闪存芯片122-1、122-2、…以及122-N中的至少一者中的任一内存组件可基于图2所示的所述三维NAND闪存来实施，但本发明不限于此。
依据本实施例，所述三维NAND型闪存可包含以一三维架构排列的复数个内存单元，诸如分别被排列于垂直Z轴的Nz层并且对齐分别对应于X轴、Y轴及Z轴的三个方向的(Nx*Ny*Nz)个内存单元{{M(1,1,1),…,M(Nx,1,1)},{M(1,2,1),…,M(Nx,2,1)},…,{M(1,Ny,1),…,M(Nx,Ny,1)}}、{{M(1,1,2),…,M(Nx,1,2)},{M(1,2,2),…,M(Nx,2,2)},…,{M(1,Ny,2),…,M(Nx,Ny,2)}}、…、以及{{M(1,1,Nz),…,M(Nx,1,Nz)},{M(1,2,Nz),…,M(Nx,2,Nz)},…,{M(1,Ny,Nz),…,M(Nx,Ny,Nz)}}，且可另包含用于进行选择控制的复数个选择电路(selector circuit)，诸如被排列于所述Nz层上面的一上方层(upper layer)的(Nx*Ny)个上方选择电路{MBLS(1,1),…,MBLS(Nx,1)}、{MBLS(1,2),…,MBLS(Nx,2)}、…及{MBLS(1,Ny),…,MBLS(Nx,Ny)}、以及被排列于所述Nz层下面的一下方层(lower layer)的(Nx*Ny)个下方选择电路{MSLS(1,1),…,MSLS(Nx,1)}、{MSLS(1,2),…,MSLS(Nx,2)}、…及{MSLS(1,Ny),…,MSLS(Nx,Ny)}。另外，所述三维NAND型闪存可包含用于访问控制的复数条位线(bit line)以及复数条字符线(word line)，诸如被排列于所述上方层上面的一顶部层(top layer)的Nx条位线BL(1)、…及BL(Nx)、以及分别被排列于所述Nz层的(Ny*Nz)条字符线{WL(1,1),WL(2,1),…,WL(Ny,1)}、{WL(1,2),WL(2,2),…,WL(Ny,2)}、…及{WL(1,Nz),WL(2,Nz),…,WL(Ny,Nz)}。此外，所述三维NAND型闪存可包含用于进行选取控制的复数条选择线(selection line)，诸如被排列于所述上方层的Ny条上方选择线BLS(1)、BLS(2)、…及BLS(Ny)、以及被排列于所述下方层的Ny条下方选择线SLS(1)、SLS(2)、…及SLS(Ny)，且可另包含用于提供多个参考位准的复数条源极线，诸如被排列于所述下方层下面的一底部层(bottom layer)的Ny个源极线(source line)SL(1)、SL(2)、…及SL(Ny)。
如图2所示，所述三维NAND型闪存可被区分成沿着Y轴分布的Ny个电路模块PS2D(1)、PS2D(2)、…及PS2D(Ny)。为便于理解，电路模块PS2D(1)、PS2D(2)、…及PS2D(Ny)可具有与一平面(planar)NAND闪存(其内存单元被排列于一单一层)类似的某些电气特征，因此可分别被视为多个虚拟二维(pseudo-2D)电路模块，但本发明不限于此。另外，电路模块PS2D(1)、PS2D(2)、…及PS2D(Ny)中的任一电路模块PS2D(ny)可包含Nx个次要(secondary)电路模块S(1,ny)、…及S(Nx,ny)，其中「ny」可表示区间[1,Ny]中的任一整数。例如，电路模块PS2D(1)可包含Nx个次要电路模块S(1,1)、…及S(Nx,1)，电路模块PS2D(2)可包含Nx个次要电路模块S(1,2)、…及S(Nx,2)，…，以及电路模块PS2D(Ny)可包含Nx个次要电路模块S(1,Ny)、…及S(Nx,Ny)。在电路模块PS2D(ny)中，次要电路模块S(1,ny)、…及S(Nx,ny)中的任一个次要电路模块S(nx,ny)可包含Nz个内存单元M(nx,ny,1)、M(nx,ny,2)、…及M(nx,ny,Nz)，且可包含对应于内存单元M(nx,ny,1)、M(nx,ny,2)、…及M(nx,ny,Nz)的一组选择电路，诸如上方选择电路MBLS(nx,ny)以及下方选择电路MSLS(nx,ny)，其中「nx」可表示区间[1,Nx]中的任一整数。上方选择电路MBLS(nx,ny)、下方选择电路MSLS(nx,ny)以及内存单元M(nx,ny,1)、M(nx,ny,2)、…及M(nx,ny,Nz)可由晶体管来实施，例如，上方选择电路以及下方选择电路MSLS(nx,ny)可由不具有任何浮动闸极(floating gate)的普通晶体管来实施，而内存单元M(nx,ny,1)、M(nx,ny,2)、…及M(nx,ny,Nz)中的任一内存单元M(nx,ny,nz)可由一浮动闸极晶体管来实施，其中「nz」可表示区间[1,Nz]中的任一整数，但本发明不限于此。此外，在电路模块PS2D(ny)中的上方选择电路MBLS(1,ny)、…及MBLS(Nx,ny)可依据对应的选择线BLS(ny)上的选择讯号来进行选择，而在电路模块PS2D(ny)中的下方选择电路MSLS(1,ny)、…及MSLS(Nx,ny)可依据对应的选择线SLS(ny)上的选择讯号来进行选择。
在闪存模块120中，当闪存芯片122-1～122-N中任一者的区块作为单阶储存单元(single-level cell,SLC)区块时，所述区块内的每一实体分页对应于一逻辑分页，亦即所述分页的每个内存单元仅用以储存一位，其中一实体分页可包含由一字符线所控制的多个晶体管(例如对应至对应的字符线WL(1,Nz)的内存单元M(1,1,Nz)～M(Nx,1,Nz)形成一实体分页)。当闪存芯片122-1～122-N中任一者的区块作为多阶储存单元(multiple-levelcell,MLC)区块时，所述区块内的每一实体分页对应于二个逻辑分页，亦即所述分页的每个内存单元用以储存二个位。当闪存芯片122-1～122-N中任一者的区块作为三阶储存单元(triple-level cell,TLC)区块时，所述区块内的每一实体分页对应于三个逻辑分页，亦即所述分页的每个内存单元用以储存三个位。当闪存芯片122-1～122-N中任一者的区块作为四阶储存单元(quad-level cell,QLC)区块时，所述区块内的每一实体分页对应于四个逻辑分页，亦即所述分页的每个内存单元用以储存四个位。
图3是依据本发明一实施例的一三阶储存单元区块的一内存单元的复数个状态(编程状态)的示意图。如图3所示，每一内存单元可具有8种状态，且每一状态代表三个位的不同组合，分别称为一最低有效位(least significant bit,LSB)、一中间有效位(centersignificant bit,CSB)以及一最高有效位(most significant bit,MSB)。如图3所示，本实施例中，当所述内存单元被编程为一状态S0时，所述内存单元中储存的最低有效位、中间有效位以及最高有效位为(1,1,1)；当所述内存单元被编程为一状态S1，所述内存单元中储存的最低有效位、中间有效位以及最高有效位为(1,1,0)；当所述内存单元被编程为一状态S2，所述内存单元中储存的最低有效位、中间有效位以及最高有效位为(1,0,0)；当所述内存单元被编程为一状态S3，所述内存单元中储存的最低有效位、中间有效位以及最高有效位为(0,0,0)；当所述内存单元被编程为一状态S4，所述内存单元中储存的最低有效位、中间有效位以及最高有效位为(0,1,0)；当所述内存单元被编程为一状态S5，所述内存单元中储存的最低有效位、中间有效位以及最高有效位为(0,1,1)；当所述内存单元被编程为一状态S6，所述内存单元中储存的最低有效位、中间有效位以及最高有效位为(0,0,1)；当所述内存单元被编程为一状态S7，所述内存单元中储存的最低有效位、中间有效位以及最高有效位为(1,0,1)。
当闪存控制器110要读取最低有效位时，闪存控制器110可控制闪存模块120施加二个读取电压VR3与VR7于所述内存单元。若所述内存单元在施加读取电压VR7时是导通的，或者所述内存单元在施加读取电压VR3时是不导通的，则最低有效位被判定为「1」，若所述内存单元在施加读取电压VR7时是不导通的，且所述内存单元在施加读取电压VR3时是导通的，则最低有效位被判定为「0」。当闪存控制器110要读取中间有效位时，闪存控制器110可控制闪存模块120施加三个读取电压VR2、VR4以及VR6以读取所述内存单元，若所述内存单元在施加读取电压VR2时是不导通的，则中间有效位被判定为「1」，若所述内存单元在施加读取电压VR4时是不导通的，且所述内存单元在施加读取电压VR2时是导通的，则中间有效位被判定为「0」，若所述内存单元在施加读取电压VR6时是不导通的，且所述内存单元在施加读取电压VR4时是导通的，则中间有效位被判定为「1」；以及若所述内存单元在施加读取电压VR6时是导通的，则中间有效位被判定为「0」。当闪存控制器110要读取最高有效位时，闪存控制器110可控制闪存模块120施加二个读取电压VR1以及VR5以读取所述内存单元，若所述内存单元在施加读取电压VR5时是导通的，或者所述内存单元在施加读取电压VR1时是不导通的，则最高有效位被判定为「1」，若所述内存单元在施加读取电压VR5时是不导通的，且所述内存单元在施加读取电压VR1时是导通的，则最高有效位被判定为「0」。
在图3所示的实施例中，单一字符在线多个内存单元的最低有效位形成一最低有效位分页(逻辑分页)，所述单一字符在线多个内存单元的中间有效位形成一中间有效位分页(逻辑分页)，且所述单一字符在线多个内存单元的最高有效位形成一最高有效位分页(逻辑分页)，亦即三阶储存单元区块的每一字符线具有三个分页：最低有效位分页、中间有效位分页以及最高有效位分页。
需注意的是，图3所示的格雷码(gray code)只是为了说明，并非对本发明的限制，任意合适的格雷码都能用于内存装置100中，且用于判定最低有效位、中间有效位以及最高有效位的读取电压可据以改变。
图4为依据本发明一实施例的一种用来存取闪存模块120的方法的流程图。在步骤400中，流程开始，且内存装置100被上电。在步骤402中，闪存控制器110的微处理器112发送一读取指令以读取特定区块中一或多个字符在线的分页，亦即读取所述一或多个字符在线的内存单元以获得这些内存单元的状态的一累积分布信息(cumulative distributioninformation)。在本实施例中，待读取的字符线数量可以是一个或两个，远比特定区块中的所有字符线数量少很多，举例来说，若所述特定区块为三阶储存单元区块，闪存模块120可使用所有的读取电压VR1～V7来读取字符线的每一内存单元以获得每一内存单元的状态，并将读出信息发送至闪存控制器110，在从闪存模块120接收到读出信息之后，控制逻辑电路114建立字符在线的内存单元的状态的一累积分布信息。本发明的一实施例中，所述累积分布信息包含每一状态的累积数目/比例(cumulative number/ratio)，且其中之一状态的累积数目/比例包含相对应的编程电压等于以及小于所述其中之一状态的编程电压的所有状态的数目/比例，以图5为例，假设读取一万个内存单元，则状态为S0–S7的内存单元的数量分别为「800」、「1000」、「1000」、「1200」、「1200」、「1500」、「1500」以及「1800」，即状态S0–S7的比例分别为「0.08」、「0.1」、「0.1」、「0.12」、「0.12」、「0.15」、「0.15」以及「0.18」，故控制逻辑电路114可建立如图5所示的一累积分布函数作为累积分布信息。
在步骤404中，微处理器112或控制逻辑电路114参考累积分布信息与理想的累积分布信息之间的差异程度以从一第一译码流程、一第二译码流程以及一第三译码流程中选取出一目标译码流程。在本实施例中，由于写入至闪存模块120的数据是经由随机化器136进行随机化的，所以理想地，具有状态S0～S7中位任二个状态的内存单元的数量应非常接近，举例来说，假设读取了一万个内存单元，理想情况下，具有状态S0～S7中每一状态的内存单元应接近「1250」(即(10000/8)＝1250)，图5所示的一虚线为理想的累积分布信息。在本发明的一实施例，第一译码流程包含一硬译码(hard decoding)方法、一软译码(softdecoding)方法以及一独立磁盘冗余数组(redundant array of independent disks,RAID)译码方法，第二译码流程包含所述软译码方法以及所述RAID译码方法而不包含所述硬译码方法，第三译码流程包含所述RAID译码方法而不包含所述硬译码方法以及所述软译码方法；若差异程度小于一第一度(degree)，微处理器112或控制逻辑电路114会选择第一译码流程作为目标译码流程；若差异程度大于一第二度，微处理器112或控制逻辑电路114会选择第三译码流程作为目标译码流程，其中所述第二度大于所述第一度；若差异程度介于所述第一度与所述第二度之间，微处理器112或控制逻辑电路114会选择第二译码流程作为目标译码流程。值得注意的是，上述「累积分布信息与理想的累积分布信息之间的差异程度」可以为一均方误差(mean square error)或能表示累积分布信息的误差的任何其他参数，且所述第一度可以是指示累积分布信息的较小误差的一阀值，而所述第二度可以是指示累积分布信息的较大误差的一阀值。
在步骤406中，微处理器112或控制逻辑电路114将特定区块设置为与已确定的目标译码流程相对应，举例来说，微处理器112或控制逻辑电路114可建立一查找表，其中所述查找表记录闪存模块120中区块的至少一部分以及相对应的译码流程，再举例来说，具有累积分布信息接近于理想累积分布信息的一区块可以对应于所述第一译码流程(包含硬译码方法、软译码方法以及RAID译码方法)，而具有累积分布信息与理想累积分布信息相差很大的其他区块可以对应于所述第三译码流程(包含RAID译码方法)。
在步骤408中，若闪存控制器110从主机装置50接收一读取指令以要求读取储存于特定区块的数据，闪存控制器110可参考步骤406中判定的目标译码流程，以通知闪存模块120使用适当的读取机制来产生字符在线的分页的一读出信息，以及闪存控制器110接收来自闪存模块120的所述读出信息，并使用目标译码流程对所述读出信息进行译码。
在本实施例中，若包含有硬译码方法、软译码方法以及RAID译码方法的第一译码流程被选取作为目标译码流程，则闪存控制器110发送一读取请求至闪存模块120，闪存模块120使用数个读取电压来读取字符线的内存单元以产生所述读出信息。举例来说，假设要读取所述特定区块的一字符线的最高有效位分页(MSB page)，则将读取电压VR1施加于所述字符线的多个内存单元以使每个内存单元产生第一位，并且将读取电压VR5施加于多个内存单元以使每个内存单元产生第二位，所述字符线的多个内存单元的第一位以及第二位可作为读出信息，然后，在获得来自闪存模块120的读出信息后，译码器134使用例如BCH码(Bose-Chaudhuri-Hocquenghem code)的硬译码方法以对所述读出信息进行译码，若译码器134成功地对所述读出信息进行译码，则译码流程结束；若硬译码方法无法对读出信息进行译码，闪存控制器110发送另一读取请求至闪存模块120以要求可供软译码方法使用的读出信息，闪存模块120使用多个读取电压来读取字符线的内存单元以产生读出信息。举例来说，可参考图6，闪存模块120可使用复数个读取电压VR1以及VR11～VR14以读取字符线的每个内存单元以分别产生复数个第一位(例如产生五个第一位)；闪存模块120可进一步使用复数个读取电压VR5以及VR51～VR54以读取字符线的每个内存单元以分别产生复数个第二位(例如产生五个第二位)。在本实施例中，所述字符线的每个内存单元的多个第一位以及多个第二位可作为读出信息，或者可将一映像机制应用于每个内存单元的多个第一位和多个第二位以产生读出信息。然后，在从闪存模块120接收到读出信息之后，译码器134使用例如低密度奇偶检查码(low-density parity-check code,LDPC)的软译码方法以对所述读出信息进行译码，若译码器134成功地用软译码方法对所述读出信息进行译码，则译码流程结束；若软译码方法无法对读出信息进行译码，闪存控制器110发送另一读取请求至闪存模块120以要求可供RAID译码方法使用的读出信息，闪存模块120读取其他区块内的其他分页的数据以产生读出信息。举例来说，请参考图7，闪存模块120包含复数个平面(plane)710_1～710_N，并且通过将所述复数个平面710_1～710_N中的区块712_1～712_N进行分类以建立一超级区块(super block)720，在图7所示的实施例中，区块712_1～712_N的分页P1可用以储存具有(N-1)分页大小的数据，即区块712_1～712_N的分页P1之一是储存其他分页P1的同位数据(parity data)，例如一同位产生机制(parity generating mechanism)通过区块712_1～712_(N-1)的分页P1的数据以产生区块712_N的分页P1的数据，在本实施例中，假设区块712_1的分页P1对应于待读取的字符线的特定区块，因应来自闪存控制器110的RAID译码方法的读取请求，闪存模块120读取区块712_1～712_N的分页P1以产生读出信息，或者闪存模块120读取区块712_2～712_N的分页P1以产生读出信息，然后，在从闪存模块120接收到读出信息之后，译码器134使用RAID译码方法以对所述读出信息进行译码，例如通过区块712_2-712_N的分页P1的数据以产生区块712_1的分页P1的数据，若译码器134成功地用RAID译码方法对所述读出信息进行译码，则译码流程结束；若RAID译码方法无法对读出信息进行译码，闪存控制器110通知主机装置50读取操作失败。
如果包含软译码方法以及RAID译码方法的第二译码流程被选取作为目标译码流程，则闪存控制器110发送一读取请求至闪存模块120，并且闪存模块120直接使用许多读取电压来读取字符线的内存单元以产生如上所述的读出信息，然后，在从闪存模块120接收到读出信息之后，译码器134直接使用例如LDPC的软译码方法以对所述读出信息进行译码(即不会先执行硬译码方法)，若译码器134成功地用软译码方法对所述读出信息进行译码，则译码流程结束；若软译码方法无法对读出信息进行译码，闪存控制器110发送另一读取请求至闪存模块120以要求可供RAID译码方法使用的读出信息，闪存模块120读取其他区块内的其他分页的数据以产生上述读出信息。然后，在从闪存模块120接收到读出信息之后，译码器134使用RAID译码方法以对所述读出信息进行译码，若译码器134成功地用RAID译码方法对所述读出信息进行译码，则译码流程结束；若RAID译码方法无法对读出信息进行译码，闪存控制器110通知主机装置50读取操作失败。
如果仅包含RAID译码方法的第三译码流程被选取作为目标译码流程，则闪存控制器110发送一读取请求至闪存模块120，并且闪存模块120直接读取其他区块内的其他分页的数据以产生上述读出信息，然后，在从闪存模块120接收到读出信息之后，译码器134直接使用RAID译码方法以对所述读出信息进行译码(即不会先执行硬译码方法以及软译码方法)，若译码器134成功地用RAID译码方法对所述读出信息进行译码，则译码流程结束；若RAID译码方法无法对读出信息进行译码，闪存控制器110通知主机装置50读取操作失败。
简而言之，在本发明闪存模块的访问方法中，通过对特定区块的一或多个字符线的每个内存单元的状态进行计数以获得累积分布信息，闪存控制器可以判定一适当的译码流程以用于后续的特定区块的读出信息，因此，译码器可以有效地对来自闪存模块的读出信息进行译码。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种用以存取闪存模块的方法，其中所述闪存模块包含至少一闪存芯片，每一闪存芯片包含复数个区块，每一区块由复数个字符线所实现，每一字符线对应于复数个分页，且每一字符线包含支持复数个状态的复数个内存单元(memory cell)，其特征在于，所述方法包含以下步骤：
读取所述复数个区块中的一特定区块的至少一第一字符线的所述复数个内存单元，以获取所述复数个内存单元的所述复数个状态的一累积分布信息；
依据所述累积分布信息以从至少一第一译码流程与一第二译码流程中决定一目标译码流程，其中所述第一译码流程与所述第二译码流程具有不同的译码方法或不同的译码顺序；
读取一第二字符线的所述复数个内存单元，以获取所述第二字符线的读出信息；以及
使用所述目标译码流程对所述第二字符线的所述读出信息进行译码。
2.根据权利要求1所述的用以存取闪存模块的方法，其特征在于，所述累积分布信息包含每一状态的累积数目/比例，且所述复数个状态的其中的一状态的累积数目/比例包含具有相对应的编程电压等于以及小于所述其中的一状态的编程电压的所有状态的数目/比例。
3.根据权利要求1所述的用以存取闪存模块的方法，其特征在于，依据所述累积分布信息以从至少所述第一译码流程与所述第二译码流程中决定所述目标译码流程的步骤包含：
参考所述累积分布信息与理想的累积分布信息的间的一差异程度，以从至少所述第一译码流程与所述第二译码流程中决定所述目标译码流程。
4.根据权利要求3所述的用以存取闪存模块的方法，其特征在于，所述第一译码流程包含一硬译码方法以及一软译码方法，所述第二译码流程包含所述软译码方法而不包含所述硬译码方法，以及参考所述累积分布信息与理想的累积分布信息的间的所述差异程度以从至少所述第一译码流程与所述第二译码流程中决定所述目标译码流程的步骤包含：
若所述差异程度小于一第一度，则选择所述第一译码流程作为所述目标译码流程；以及
若所述差异程度大于所述第一度或一第二度，则选择所述第二译码流程作为所述目标译码流程，其中所述第二度大于所述第一度。
5.根据权利要求3所述的用以存取闪存模块的方法，其特征在于，所述第一译码流程包含一软译码方法以及一独立磁盘冗余数组(redundant array of independent disks,RAID)译码方法，所述第二译码流程包含所述RAID译码方法而不包含所述软译码方法，以及参考所述累积分布信息与理想的累积分布信息的间的所述差异程度以从至少所述第一译码流程与所述第二译码流程中决定所述目标译码流程的步骤包含：
若所述差异程度小于一第一度，则选择所述第一译码流程作为所述目标译码流程；以及
若所述差异程度大于所述第一度或一第二度，则选择所述第二译码流程作为所述目标译码流程，其中所述第二度大于所述第一度。
6.根据权利要求1所述的用以存取闪存模块的方法，其特征在于，依据所述累积分布信息以从至少所述第一译码流程与所述第二译码流程中决定所述目标译码流程的步骤包含：
依据所述累积分布信息以从至少所述第一译码流程、所述第二译码流程与一第三译码流程中决定所述目标译码流程，其中所述第一译码流程、所述第二译码流程与所述第三译码流程具有不同的译码方法或不同的译码顺序。
7.根据权利要求6所述的用以存取闪存模块的方法，其特征在于，依据所述累积分布信息以从至少所述第一译码流程、所述第二译码流程与所述第三译码流程中决定所述目标译码流程的步骤包含：
参考所述累积分布信息与理想的累积分布信息的间的一差异程度以从至少所述第一译码流程、所述第二译码流程与所述第三译码流程中决定所述目标译码流程。
8.根据权利要求7所述的用以存取闪存模块的方法，其特征在于，所述第一译码流程包含一硬译码方法、一软译码方法以及一RAID译码方法，所述第二译码流程包含所述软译码方法以及所述RAID译码方法而不包含所述硬译码方法，所述第三译码流程包含所述RAID译码方法而不包含所述硬译码方法以及所述软译码方法，以及参考所述累积分布信息与理想的累积分布信息的间的所述差异程度以从至少所述第一译码流程、所述第二译码流程与所述第三译码流程中决定所述目标译码流程的步骤包含：
若所述差异程度小于一第一度，则选择所述第一译码流程作为所述目标译码流程；
若所述差异程度大于一第二度，则选择所述第三译码流程作为所述目标译码流程，其中所述第二度大于所述第一度；以及
若所述差异程度介于所述第一度与所述第二度的间，则选择所述第二译码流程作为所述目标译码流程。
9.一种闪存控制器，其中所述闪存控制器耦接至一闪存模块，所述闪存模块包含至少一闪存芯片，每一闪存芯片包含复数个区块，每一区块由复数个字符线所实现，每一字符线对应于复数个分页，且每一字符线包含支持复数个状态的复数个内存单元，其特征在于，所述闪存控制器包含：
一内存，用来储存一程序代码；
一微处理器，用来执行所述程序代码以透过一控制逻辑电路来存取所述闪存模块；以及
一译码器；
其中所述微处理器读取所述复数个区块中的一特定区块的至少一第一字符线的所述复数个内存单元，以获取所述复数个内存单元的所述复数个状态的一累积分布信息，且所述处理器依据所述累积分布信息以从至少一第一译码流程与一第二译码流程中决定一目标译码流程，其中所述第一译码流程与所述第二译码流程具有不同的译码方法或不同的译码顺序；所述处理器进一步读取一第二字符线的所述复数个内存单元以获取所述第二字符线的读出信息，并且所述译码器使用所述目标译码流程对所述第二字符线的所述读出信息进行译码。
10.根据权利要求9所述的闪存控制器，其特征在于，所述累积分布信息包含每一状态的累积数目/比例，且所述复数个状态的其中的一状态的累积数目/比例包含具有相对应的编程电压等于以及小于所述其中的一状态的编程电压的所有状态的数目/比例。
11.根据权利要求9所述的闪存控制器，其特征在于，所述微处理器参考所述累积分布信息与理想的累积分布信息的间的一差异程度以从至少所述第一译码流程与所述第二译码流程中决定所述目标译码流程。
12.根据权利要求11所述的闪存控制器，其特征在于，所述第一译码流程包含一硬译码方法以及一软译码方法，所述第二译码流程包含所述软译码方法而不包含所述硬译码方法；若所述差异程度小于一第一度，则所述微处理器选择所述第一译码流程作为所述目标译码流程；若所述差异程度大于所述第一度或一第二度，则所述微处理器选择所述第二译码流程作为所述目标译码流程，其中所述第二度大于所述第一度。
13.根据权利要求11所述的闪存控制器，其特征在于，所述第一译码流程包含一软译码方法以及一独立磁盘冗余数组(redundant array of independent disks,RAID)译码方法，所述第二译码流程包含所述RAID译码方法而不包含所述软译码方法；若所述差异程度小于一第一度，则所述微处理器选择所述第一译码流程作为所述目标译码流程；若所述差异程度大于所述第一度或一第二度，则所述微处理器选择所述第二译码流程作为所述目标译码流程，其中所述第二度大于所述第一度。
14.根据权利要求9所述的闪存控制器，其特征在于，所述微处理器依据所述累积分布信息以从至少所述第一译码流程、所述第二译码流程与一第三译码流程中决定所述目标译码流程，其中所述第一译码流程、所述第二译码流程与所述第三译码流程具有不同的译码方法或不同的译码顺序。
15.根据权利要求14所述的闪存控制器，其特征在于，所述微处理器参考所述累积分布信息与理想的累积分布信息的间的一差异程度以从至少所述第一译码流程、所述第二译码流程与所述第三译码流程中决定所述目标译码流程。
16.根据权利要求15所述的闪存控制器，其特征在于，所述第一译码流程包含一硬译码方法、一软译码方法以及一RAID译码方法，所述第二译码流程包含所述软译码方法以及所述RAID译码方法而不包含所述硬译码方法，所述第三译码流程包含所述RAID译码方法而不包含所述硬译码方法以及所述软译码方法；若所述差异程度小于一第一度，则所述微处理器选择所述第一译码流程作为所述目标译码流程；若所述差异程度大于一第二度，则所述微处理器选择所述第三译码流程作为所述目标译码流程，其中所述第二度大于所述第一度；以及若所述差异程度介于所述第一度与所述第二度的间，则所述微处理器选择所述第二译码流程作为所述目标译码流程。
17.一种电子装置，其特征在于，包含：
一闪存控制器；以及
一闪存模块，其中所述闪存模块包含至少一闪存芯片，每一闪存芯片包含复数个区块，每一区块由复数个字符线所实现，每一字符线对应于复数个分页，且每一字符线包含支持复数个状态的复数个内存单元；
其中所述闪存控制器读取所述复数个区块中的一特定区块的至少一第一字符线的所述复数个内存单元，以获取所述复数个内存单元的所述复数个状态的一累积分布信息，且所述闪存控制器依据所述累积分布信息以从至少一第一译码流程与一第二译码流程中决定一目标译码流程，其中所述第一译码流程与所述第二译码流程具有不同的译码方法或不同的译码顺序；所述闪存控制器进一步读取一第二字符线的所述复数个内存单元以获取所述第二字符线的读出信息，并且所述闪存控制器使用所述目标译码流程对所述第二字符线的所述读出信息进行译码。
18.根据权利要求17所述的电子装置，其特征在于，所述闪存控制器依据所述累积分布信息以从至少所述第一译码流程、所述第二译码流程与一第三译码流程中决定所述目标译码流程，其中所述第一译码流程、所述第二译码流程与所述第三译码流程具有不同的译码方法或不同的译码顺序。
19.根据权利要求18所述的电子装置，其特征在于，所述闪存控制器参考所述累积分布信息与理想的累积分布信息的间的一差异程度以从至少所述第一译码流程、所述第二译码流程与所述第三译码流程中决定所述目标译码流程。
20.根据权利要求19所述的电子装置，其特征在于，所述第一译码流程包含一硬译码方法、一软译码方法以及一RAID译码方法，所述第二译码流程包含所述软译码方法以及所述RAID译码方法而不包含所述硬译码方法，所述第三译码流程包含所述RAID译码方法而不包含所述硬译码方法以及所述软译码方法；若所述差异程度小于一第一度，则所述闪存控制器选择所述第一译码流程作为所述目标译码流程；若所述差异程度大于一第二度，则所述闪存控制器选择所述第三译码流程作为所述目标译码流程，其中所述第二度大于所述第一度；以及若所述差异程度介于所述第一度与所述第二度的间，则所述闪存控制器选择所述第二译码流程作为所述目标译码流程。
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