CN110738953A - 栅极驱动器及具有栅极驱动器的显示装置 - Google Patents

栅极驱动器及具有栅极驱动器的显示装置 Download PDF

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Abstract

一种栅极驱动器包括多个级联连接的单位电路。单位电路包括输出端、输入晶体管、输出晶体管及保持模块。输入晶体管在触发端为高电平时向第一节点输出高电平。输出晶体管根据第一节点的高电平向输出端输出与时钟控制信号同步的脉冲位移信号。保持模块在触发信号为低电平且第一节点处于低电平时根据表征当前级单位电路处于初始阶段的第一控制信号和第二控制信号来向输出端持续输出低电平。在初始阶段，第一控制端和第二控制端均处于高电平。本发明还提供一种具有栅极驱动器的显示装置。

Description

栅极驱动器及具有栅极驱动器的显示装置
技术领域
本发明涉及一种栅极驱动器及具有栅极驱动器的显示装置。
背景技术
显示装置在驱动电路的驱动下实现显示功能。显示装置包括多条数据线和多条扫描线。多条数据线和多条扫描线正交设置定义出呈矩阵排列的多个像素单元。驱动电路包括时序控制器、栅极驱动器以及源极驱动器。其中，时序控制器、栅极驱动器以及源极驱动器直接设置于显示面板上(gate on panel,GOP)的方式设置，以实现窄边框设计。栅极驱动器输出扫描驱动信号给扫描线以对像素单元进行扫描。源极驱动器输出数据驱动信号给数据线以对像素单元加载相应的图像数据信号。栅极驱动器通常由多个级联的单位电路构成，其接收多个时钟控制信号。单位电路由多个薄膜晶体管构成。其中，薄膜晶体管的栅极被施加开启电压以使得单位电路输出扫描信号。在初始阶段，所有时钟控制信号均处于高电平，使得部分薄膜晶体管导通。随着薄膜晶体管处于导通状态的时间变长时，会导致薄膜晶体管的开启电压变大，进而影响薄膜晶体管的正常工作，从而影响栅极驱动器的稳定性。
发明内容
有鉴于此，有必要提供一种可提高稳定性的栅极驱动器。
还有必要提供一种可提高稳定性的具有栅极驱动器的显示装置。
一种栅极驱动器，其能够产生将脉冲信号平移一预定相位的多个脉冲位移信号，包括：
多个级联连接的单位电路，每个单位电路依时间先后顺序工作在初始阶段和工作初始阶段。在工作阶段，单位电路输出脉冲位移信号。在初始阶段，每个单位电路输出低电平。每个单位电路包括：
输出端，输出端与外部的至少一信号线电性连接，用于为相应连接的信号线提供脉冲位移信号，其中，第N+1级的单位电路的输出端向第N+1条信号线上输出的脉冲位移信号与第N级的单位电路的输出端向第N条信号线上输出的脉冲位移信号延迟预定相位；
输入晶体管，输入晶体管在外部提供的触发信号为高电平时来向第一节点输出高电平；
输出晶体管，其包括与第一节点电性连接的第一控制端、与接收时钟控制信号的第一连接端及与输出端电性连接的第二连接端，输出晶体管根据第一节点的高电平向输出端输出与时钟控制信号同步的脉冲位移信号；
保持模块，其包括接收所述触发信号的第一输入端、接收外部提供的第一控制信号的第一控制端及接收第二控制信号的第二控制端，保持模块根据外部提供的表征当前级单位电路处于初始阶段的触发信号、第一控制信号和第二控制信号来向输出端持续输出低电平；
在初始阶段，触发信号为低电平，第一控制端及第二控制端均处于高电平。
一种显示装置，其定义有显示区域和围绕显示区域设置的非显示区域。非显示区域内设置有至少一个栅极驱动器。至少一个栅极驱动器内包括至少一个栅极驱动器。至少一个栅极驱动器其能够产生将脉冲信号平移一预定相位的多个脉冲位移信号，包括：
多个级联连接的单位电路，每个单位电路依时间先后顺序工作在初始阶段和工作初始阶段。在工作阶段，单位电路输出脉冲位移信号。在初始阶段，每个单位电路输出低电平。每个单位电路包括：
输出端，输出端与外部的至少一信号线电性连接，用于为相应连接的信号线提供脉冲位移信号，其中，第N+1级的单位电路的输出端向第N+1条信号线上输出的脉冲位移信号与第N级的单位电路的输出端向第N条信号线上输出的脉冲位移信号延迟预定相位；
输入晶体管，输入晶体管在外部提供的触发信号为高电平时来向第一节点输出高电平；
输出晶体管，其包括与第一节点电性连接的第一控制端、与接收时钟控制信号的第一连接端及与输出端电性连接的第二连接端，输出晶体管根据第一节点的高电平向输出端输出与时钟控制信号同步的脉冲位移信号；
保持模块，其包括接收所述触发信号的第一输入端、接收外部提供的第一控制信号的第一控制端及接收第二控制信号的第二控制端，保持模块根据外部提供的表征当前级单位电路处于初始阶段的触发信号、第一控制信号和第二控制信号来向输出端持续输出低电平；
在初始阶段，触发信号为低电平，第一控制端及第二控制端均处于高电平。
与现有技术相比较，采用上述的显示装置，在初始阶段保持模块根据第一控制端和第二控制端的高电平进行控制输出端持续输出低电平，降低了在初始阶段内单位电路中的部分薄膜晶体管处于导通状态的时间，进而保证了栅极驱动器的稳定性。
附图说明
图1为本发明较佳实施方式之显示装置的模块示意图。
图2为图1中所示栅极驱动器的模块示意图。
图3为图2中所示之单位电路的模块示意图。
图4为图3中所示单位电路的等效电路图。
图5为图4中所示单位电路的驱动时序图。
图6为图4中第二节点的波形图。
主要元件符号说明
显示装置 1
显示面板 10
显示区域 11
非显示区域 13
第一边框 131
第二边框 132
第三边框 133
第四边框 134
扫描线 G1-Gn
数据线 D1-Dm
栅极驱动器 20a、20b
源极驱动器 30
时钟控制信号 VCK、VCK1-VCK4
第一起始脉冲信号 STV1
第二起始脉冲信号 STV2
单位电路 21
初始阶段 Pa
工作阶段 Pb
设置端 S
重置端 R
时钟控制信号输入端 CK
输出端 OUT
输入模块 23
第一子输出端 23a
重置模块 24
输出模块 25
保持模块 27
第一控制端 FLCA
第二控制端 FLCB
控制单元 271
第一输入端 271a
第二输入端 271b
第二子输出端 271c
第一开关单元 273
第三输入端 273a
第四输入端 273b
第三子输出端 273c
第二开关单元 275
第五输入端 275a
第六输入端 275b
第三输出端 275c
输入晶体管 T1
下拉晶体管 T2
第一节点 N1
低压电源 VGL
输出晶体管 T3
第一晶体管 T4
第二晶体管 T5
第二节点 N2
第三晶体管 T6
第四晶体管 T7
第五晶体管 T8
第六晶体管 T9
第七晶体管 T10
第八晶体管 T11
第九晶体管 T12
第十晶体管 T13
第十一晶体管 T14
第十二晶体管 T15
第十三晶体管 T16
第三节点 N3
第四节点 N4
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
本发明提供一种栅极驱动器。栅极驱动器能够产生将脉冲信号平移一预定相位的多个脉冲位移信号，包括：
多个级联连接的单位电路，每个单位电路依时间先后顺序工作在初始阶段和工作初始阶段。在工作阶段，单位电路输出脉冲位移信号。在初始阶段，每个单位电路输出低电平。每个单位电路包括：
输出端，输出端与外部的至少一信号线电性连接，用于为相应连接的信号线提供脉冲位移信号，其中，第N+1级的单位电路的输出端向第N+1条信号线上输出的脉冲位移信号与第N级的单位电路的输出端向第N条信号线上输出的脉冲位移信号延迟预定相位；
输入晶体管，输入晶体管在外部提供的触发信号为高电平时来向第一节点输出高电平；
输出晶体管，其包括与第一节点电性连接的第一控制端、与接收时钟控制信号的第一连接端及与输出端电性连接的第二连接端，输出晶体管根据第一节点的高电平向输出端输出与时钟控制信号同步的脉冲位移信号；
保持模块，其包括接收所述触发信号的第一输入端、接收外部提供的第一控制信号的第一控制端及接收第二控制信号的第二控制端，保持模块根据外部提供的表征当前级单位电路处于初始阶段的触发信号、第一控制信号和第二控制信号来向输出端持续输出低电平；
在初始阶段，触发信号为低电平，第一控制端及第二控制端均处于高电平。
在一实施例中，在工作阶段，第一控制端和第二控制端的电平在高电平和低电平之间切换，且二者在任意时间点的电平互不相同；在触发信号为低电平时，保持模块根据第一控制端或第二控制端的高电平控制输出端保持输出低电平。
在一实施例中，保持模块包括控制单元、第一开关单元及第二开关单元。控制单元包括接收触发信号的第一输入端电性连接、与第一节点电性连接的第二输入端、接收第一控制信号的第一控制端、接收第二控制信号的第二控制端及与第一开关单元和第二开关单元电性连接的第二节点。控制单元在触发信号为低电平时根据第一控制端和第二控制端控制第二节点输出高电平，以控制所述第一开关单元和第二开关单元交替输出低电平给输出端。
在一实施例中，第一开关单元在第二子输入端为高电平时根据第一控制端的高电平控制输出端输出低电平。第二开关单元在第二子输入端为高电平时根据第二控制端的高电平控制输出端输出低电平。
在一实施例中，控制单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管及第五晶体管。第一晶体管的控制端接收触发端，第一晶体管的第一连接端与低压电源电性连接，第一晶体管的第二连接端与第四晶体管的第二连接端电性连接。第二晶体管的控制端与第一节点电性连接，第二晶体管的第一连接端与低压电源电性连接，第二晶体管的第二连接端与第二节点电性连接。第三晶体管的控制端与第一晶体管的第二连接端电性连接，第三晶体管的第一连接端与第三晶体管的控制端电性连接，第三晶体管的第二连接端与第二节点电性连接。第四晶体管的控制端与第一控制端电性连接，第四晶体管的第一连接端与第四晶体管的控制端电性连接，第四晶体管的第二连接端与第一晶体管的第二连接端电性连接。第五晶体管的控制端与第二控制端，第五晶体管的第一连接端与第五晶体管的控制端电性连接，第五晶体管的第二连接端与第一晶体管的第二连接端电性连接。
在一实施例中，第一开关单元包括第六晶体管、第七晶体管、第八晶体管及第九晶体管。第六晶体管的控制端与第一控制端电性连接，第六晶体管的第一连接端与第二节点电性连接，第六晶体管的第二连接端通过第三节点与第七晶体管的控制端电性连接。第七晶体管的第一连接端与低压电源电性连接，第七晶体管的第二连接端与第一节点电性连接。第八晶体管的控制端与第三节点电性连接，第八晶体管的第一连接端与低压电源电性连接，第八晶体管的第二连接端与第一节点电性连接。第九晶体管的控制端与第一控制端电性连接，第九晶体管的第二连接端与第二开关单元电性连接，第九晶体管的第一连接端极与低压电源电性连接。
在一实施例中，第二开关单元包括第十晶体管、第十一晶体管、第十二晶体管及第十三晶体管。第十晶体管的控制端与第二控制端电性连接，第十晶体管的第一连接端与第二节点电性连接，第十晶体管的第二连接端通过第四节点与第十一晶体管的控制端和第九晶体管的第二连接端电性连接。第十一晶体管的第一连接端与低压电源电性连接，第十一晶体管的第二连接端与第一节点电性连接。第十二晶体管的控制端与第四节点电性连接，第十二晶体管的第一连接端与低压电源电性连接，第十二晶体管的第二连接端与第一节点电性连接。第十三晶体管的控制端与第二控制端电性连接，第十三晶体管的第二连接端与第六晶体管的第二连接端电性连接，第十三晶体管的第二连接端与低压电源电性连接。
在一实施例中，单位电路还包括重置晶体管。重置晶体管包括用于接收重置信号的第二控制端、与第一节点电性连接的第一连接端以及与低压电源电性连接的第二连接端。在重置信号为高电平时，重置晶体管将第一节点的电平重置为低电平。
在一实施例中，第一控制端和第二控制端的电平状态每经过八帧时间后进行反转。
一种显示装置，其定义有显示区域和围绕显示区域设置的非显示区域。非显示区域内设置有至少一个栅极驱动器。至少一个栅极驱动器其能够产生将脉冲信号平移一预定相位的多个脉冲位移信号，包括：
多个级联连接的单位电路，每个单位电路依时间先后顺序工作在初始阶段和工作初始阶段。在工作阶段，单位电路输出脉冲位移信号。在初始阶段，每个单位电路输出低电平。每个单位电路包括：
输出端，输出端与外部的至少一信号线电性连接，用于为相应连接的信号线提供脉冲位移信号，其中，第N+1级的单位电路的输出端向第N+1条信号线上输出的脉冲位移信号与第N级的单位电路的输出端向第N条信号线上输出的脉冲位移信号延迟预定相位；
输入晶体管，输入晶体管在外部提供的触发信号为高电平时来向第一节点输出高电平；
输出晶体管，其包括与第一节点电性连接的第一控制端、与接收时钟控制信号的第一连接端及与输出端电性连接的第二连接端，输出晶体管根据第一节点的高电平向输出端输出与时钟控制信号同步的脉冲位移信号；
保持模块，其包括接收所述触发信号的第一输入端、接收外部提供的第一控制信号的第一控制端及接收第二控制信号的第二控制端，保持模块根据外部提供的表征当前级单位电路处于初始阶段的触发信号、第一控制信号和第二控制信号来向输出端持续输出低电平；
在初始阶段，触发信号为低电平，第一控制端及第二控制端均处于高电平。
下面结合图对本发明显示装置的具体实施方式进行说明。
请一并参阅图1，其为本发明一种实施方式的显示装置1的模块示意图。显示装置1定义有显示区域11和围绕显示区域11设置的非显示区域13。显示区域11包括多条相互平行的扫描线G1-Gn及多条相互平行的数据线D1-Dm。其中，n为偶数，m为正整数。多条扫描线G1-Gn沿第一方向X延伸，多条数据线D1-Dm均沿与第一方向垂直的第二方向Y延伸，且分别与多条扫描线G1-Gn相互交错定义出网格状，网格的镂空处定义出多个呈矩阵设置的像素单元(图未示)。可以理解，本揭露的显示装置的多条扫描线G1-Gn及多条数据线D1-Dm可根据需要排布，比如扫描线G1-Gn与数据线D1-Dm并非正交交错，而是倾斜的交错，并不以本实施例为限。非显示区域13包括第一边框131、第二边框132、第三边框133及第四边框134。第二边框132与第一边框131平行且对称设置，第三边框133和第四边框134平行且对称设置，且与第一边框131垂直。非显示区域13内设置有两个栅极驱动器20a-20b及源极驱动器30。两个栅极驱动器20a-20b分别设置于第一边框131和第二边框132，源极驱动器30设置于第三边框133。其中，栅极驱动器20a与奇数扫描线G1,G3，……G(n-1)电性连接，用于驱动奇数条栅极驱动线G1,G3,……,G(n-1)；栅极驱动器20b与偶数扫描线G2,G4，……Gn电性连接，用于驱动偶数条栅极驱动线G2,G4,……,Gn。可以理解，显示装置也可仅在第一边框131设置有用于驱动全部栅极线G1-Gn的一个栅极驱动器20a。源极驱动器30为显示驱动器(Displaydriver integrated chip,DDIC)，其可用于提供显示数据信号给数据线D1-Dm。任意一个像素单元通过一条扫描线Gi与栅极驱动器20a电性连接，通过一条数据线Di与源极驱动器30电性连接。
请参阅图2，其为第一实施方式之栅极驱动器20a的模块示意图。每个栅极驱动器20a-20b用于产生将脉冲信号平移一预定相位的多个脉冲位移信号。每个栅极驱动器200接收至少一个时钟控制信号VCK、第一起始脉冲信号STV1及第二起始脉冲信号STV2。每个栅极驱动器200由多个单位电路21级联连接构成。每个单位电路21与扫描线G1-Gn分别电性连接，从而分别为扫描线G1-Gn提供脉冲位移信号作为扫描信号。每个单位电路21与对应一条扫描线G1-Gn电性连接，并根据时钟控制信号VCK通过输出端OUT输出扫描信号给对应的扫描线G1-Gn。每个单位电路21根据接收的设置端S、重置端R以及时钟控制信号VCK通过输出端OUT输出扫描信号给对应的扫描线Gi。第一级单位电路21接收第一起始脉冲信号STV1作为触发信号，第二级单位电路21接收第二起始脉冲信号STV2作为触发信号，其他每个单位电路21接收前面且相隔一个单位电路21的输出信号作为触发信号。倒数第二个单位电21接收第二起始脉冲信号STV2作为重置信号，最后一个单位电路21接收第一起始脉冲信号STV1作为重置信号，其他每个单位电路21接收后面相隔两个单位电路21的输出信号作为重置信号。以第三级单位电路21为例，第一级单位电路21的输出信号作为触发信号，且以第五级单位电路21的输出信号作为重置信号。在本实施方式中，时钟控制信号VCK为高电平和低电平交替的脉冲信号。
单位电路21可依时间先后顺序进行工作在初始阶段Pa和工作阶段Pb。在初始阶段Pa，单位电路21输出低电平。在工作阶段Pb，单位电路21输出脉冲位移信号。本揭露中所指的初始阶段，包括如下几种情况的其中一种或几种：
一、在一初始阶段下，显示装置1的开机上电阶段。
二、或在另一初始阶段下，其为一帧(1 frame)画面完成显示(即图像显示周期)到下一帧画面输出之间的消隐(Blanking)阶段。
在本实施方式中，初始阶段Pa为显示装置1的开机上电阶段。
每个单位电路21的电路结构相同，且具有相同的引脚。每个单位电路21包括设置端S、重置端R、第一控制端FLCA、第二控制端FLCB、时钟控制信号输入端CK及输出端OUT。
以栅极驱动器20a为例，每个单位电路21包括设置端S、重置端R、第一控制端FLCA、第二控制端FLCB、时钟控制信号输入端CK及输出端OUT。在初始阶段，设置端S、重置端R均处于低电平状态，时钟控制信号输入端CK输出预定频率的脉冲信号，第一控制端FLCA和第二控制端FLCB处于高电平。在工作阶段，单位电路21包括触发器电路，并根据设置端S与重置端R的输入信号控制输出端OUT的输出。具体地，当设置端S接收有效电平(以高电平为例)，而重置端R接收无效电平(以低电平为例)时，该单位电路21的输出端OUT输出高电平；当设置端S为低电平，而重置端R接收高电平时，该单位电路21的输出置位清零，输出端OUT输出低电平。时钟控制信号输入端CK的脉宽则用于确定输出信号的脉宽。
请一并参阅图3及图4，单位电路21包括具有设置端S的输入模块23、具有重置端R的重置模块24、具有时钟控制信号输入端CK的输出模块25及具有第一控制端FLCA和第二控制端FLCB的保持模块27。
输入模块23包括用于接收触发信号的设置端S及第一子输出端23a。输入模块23包括输入晶体管T1。输入晶体管T1的控制端和源极连接设置端S，漏极连接第一子输出端23a。输入模块23用于将设置端S输入的触发信号输出给输出模块25。第N级单位电路21的设置端S上加载的触发信号为第N-1级单位电路21的输出端OUT的输出脉冲位移信号。
重置模块24用于根据重置端R端输入的重置信号来控制当前级的单位电路21停止输出脉冲移位信号。第N级单位电路21的重置端R上加载的重置信号为第N+1级单位电路21的输出端OUT的输出电压。重置模块24包括下拉晶体管T2。下拉晶体管T2的控制端连接重置端R，源极连接第一节点N1，漏极连接低压电源VGL。
输出模块25用于根据设置端S及重置端R收到的信号来控制其输出端OUT是否输出与时钟控制信号输入端CK输入的时钟控制信号同步的脉冲信号作为单位电路21所要输出的位移脉冲信号。输出模块25包括输出晶体管T3。输出晶体管T3的控制端与输入模块23的子输出端23a连接于第一节点N1，源极连接于时钟控制信号输入端CK，漏极连接于输出端OUT。
保持模块27包括用于在初始阶段Pa时根据第一控制端FLCA及第二控制端FLCB的控制信号来控制输出端OUT持续输出低电平，并在工作阶段Pb时根据设置端S及重置端R收到的信号来输出端OUT是否输出低电平。在初始阶段，第一控制端FLCA及第二控制端FLCB均处于高电平，保持模块27控制输出端OUT持续输出低电平。在工作阶段，第一控制端FLCA及第二控制端FLCB中的一者处于高电平且设置端S为低电平时，保持模块27控制输出端OUT输出低电平。在工作阶段，第一控制端FLCA及第二控制端FLCB在高电平和低电平之间切换，且二者在任意时间点的电平互不相同。在本实施方式中，第一控制端FLCA及第二控制端FLCB的电平状态每经过八帧时间后进行反转。举例来讲，在第1-8帧时间内，第一控制端FLCA为低电平，第二控制端FLCB为高电平。在第9-16帧时间内，第一控制端FLCA为高电平，第二控制端FLCB为低电平。在其他实施方式中，第一控制端FLCA和第二控制端FLCB的电平反转时机可根据需求进行调整。
保持模块27包括控制单元271、第一开关单元273及第二开关单元275。
控制单元271包括与设置端S电性连接的第一输入端271a、与第一节点N1电性连接的第二输入端271b、接收第一控制信号的第一控制端FLCA、接收第二控制信号的第二控制端FLCB以及第二子输出端271c。在初始阶段，设置端S和第一节点N1处于低电平，控制单元271根据第一控制端FLCA和第二控制端FLCB提供的高电平控制第二子输出端271c输出高电平给第一开关单元273及第二开关单元275。
控制单元271包括第一晶体管T4、第二晶体管T5、第三晶体管T6、第四晶体管T7及第五晶体管T8。第一晶体管T4的控制端(栅极)与输入晶体管T1的控制端(栅极)电性连接，第一晶体管T4的第一连接端(源极)与低压电源VGL电性连接，第一晶体管T4的第二连接端(漏极)与第四晶体管T7的第二连接端(漏极)电性连接。第二晶体管T5的控制端(栅极)与第一节点N1电性连接，第二晶体管T5的第一连接端(源极)与低压电源VGL电性连接，第二晶体管T5的第二连接端(漏极)通过第二节点N2与第一开关单元273和第二开关单元275电性连接。第三晶体管T6的控制端(栅极)与第一晶体管T4的第二连接端(漏极)电性连接，第三晶体管T6的第一连接端(源极)与第三晶体管T6的控制端(栅极)电性连接，第三晶体管T6的第二连接端(漏极)与第二节点N2电性连接。第四晶体管T7的控制端(栅极)与第一控制端FLCA电性连接，第四晶体管T7的第一连接端(源极)与第四晶体管T7的控制端(栅极)电性连接，第四晶体管T7的第二连接端(漏极)与第一晶体管T4的第二连接端(漏极)电性连接。第五晶体管T8的控制端(栅极)与第二控制端FLCB电性连接，第五晶体管T8的第一连接端(源极)与第五晶体管T8的控制端(栅极)电性连接，第五晶体管T8的第二连接端(漏极)与第一晶体管T4的第二连接端(漏极)电性连接。
第一开关单元273包括与第二子输出端271c电性连接的第三输入端273a、与第一控制端FLCA电性连接的第四输入端273b及与输出端OUT电性连接的第三子输出端273c。第一开关单元273在第三输入端273a处于高电平时根据第四输入端273b的电平状态控制输出端OUT是否输出低电平。
第一开关单元273包括第六晶体管T9、第七晶体管T10、第八晶体管T11及第九晶体管T12。第六晶体管T9的控制端(栅极)接收第一控制端FLCA，第六晶体管T9的第一连接端(源极)与第二节点N2电性连接，第六晶体管T9的第二连接端(漏极)通过第三节点N3与第七晶体管T10的控制端(栅极)电性连接。第七晶体管T10的第一连接端(源极)与低压电源VGL电性连接，第七晶体管T10的第二连接端(漏极)与第一节点N1电性连接。第八晶体管T11的控制端(栅极)与第三节点N3电性连接，第八晶体管T11的第一连接端(源极)与低压电源VGL电性连接，第八晶体管T11的第二连接端(漏极)与第一节点N1电性连接。第九晶体管T12的控制端(栅极)接收第一控制端FLCA，第九晶体管T12的第二连接端(漏极)与第二开关单元275电性连接，第九晶体管T12的第一连接端(源极)与低压电源VGL电性连接。
第二开关单元275包括与第二子输出端271c电性连接的第五输入端275a、与第二控制端FLCB电性连接的第六输入端275b及与输出端OUT电性连接的第四子输出端275c。第二开关单元275在第五输入端275a处于高电平时根据第六输入端275b的电平状态控制输出端OUT是否输出低电平。
第二开关单元275包括第十晶体管T13、第十一晶体管T14、第十二晶体管T15及第十三晶体管T16。第十晶体管T13的控制端(栅极)接收第二控制端，第十晶体管T13的第一连接端(源极)与第二节点N2电性连接，第十晶体管T13的第二连接端(漏极)通过第四节点N4与第十一晶体管T14的控制端(栅极)和第九晶体管T12的第二连接端(漏极)电性连接。第十一晶体管T14的第一连接端(源极)与低压电源VGL电性连接，第十一晶体管T14的第二连接端(漏极)与第一节点N1电性连接。第十二晶体管T15的控制端(栅极)与第四节点N4电性连接，第十二晶体管T15的第一连接端(源极)与低压电源VGL电性连接，第十二晶体管T15的第二连接端(漏极)与第一节点N1电性连接。第十三晶体管T16的控制端(栅极)接收第二控制端，第十三晶体管T16的第二连接端(漏极)与第三节点N3电性连接，第十三晶体管T16的第二连接端(漏极)与低压电源VGL电性连接。
请一并参阅图5，具体地，以第N级单位电路21为例进行详细说明。
当设置端S及重置端R均为低电平时，且第一控制端FLCA和第二控制端FLCB均为高电平时，单位电路21处于初始阶段Pa。在初始阶段Pa，输入晶体管T1和下拉晶体管T2截止，使得第一节点N1为低电平，进而输出晶体管T3截止；第一晶体管T4和第二晶体管T5截止。由于第一控制端FLCA和第二控制端FLCB均为高电平，第四晶体管T7和第五晶体管T8均导通，使得第三晶体管T6导通，使得第二节点N2在第四晶体管T7和第五晶体管T8的作用下处于高电平。同时，第六晶体管T9和第十晶体管T13导通使得第三节点N3处于高电平，进而第七晶体管和第十一晶体管T14导通，进一步保证第一节点N1处于低电平。第八晶体管T11和第十二晶体管T15导通，使得输出端OUT输出低电平。
在第一控制端FLCA和第二控制端FLCB交替处于高电平时，单位电路21处于工作阶段Pb。
在工作阶段Pb，当设置端S为高电平，重置端R为低电平，单位电路21被触发。输入晶体管T1导通，下拉晶体管T2截止，使得第一节点N1为高电平，输出晶体管T3导通，使得输出端OUT输出与时钟控制信号VCK同步的脉冲信号作为扫描信号。同时，第一晶体管T4导通，以将低电平信号提供给第三晶体管T6，第三晶体管T6截止；第二晶体管T5导通，以将第二节点N2拉低为低电平；此时，第一开关单元273和第二开关单元275停止工作。
在工作阶段Pb，当设置端S为低电平，重置端R为高电平，单位电路21重置。输入晶体管T1截止，下拉晶体管T2导通，使得第一节点N1为低电平，进而输出晶体管T3、第一晶体管T4及第二晶体管T5截止。当第一控制端FLCA为高电平且第二控制端FLCB为低电平时，第四晶体管T7导通，第五晶体管T8截止，使得第三晶体管T6保持导通；当第一控制端FLCA为低电平且第二控制端FLCB为高电平时，第四晶体管T7截止，第五晶体管T8导通，使得第三晶体管T6保持导通。即，在第一控制端FLCA和第二控制端FLCB控制下第四晶体管T7和第五晶体管T8交替导通，以将第二节点N2保持为高电平。当第一控制端FLCA为高电平且第二控制端FLCB为低电平时，第六晶体管T9导通，第十晶体管T13截止，使得第三节点N3处于高电平，第四节点N4处于低电平，进而第七晶体管T10导通，以保持第一节点N1为低电平，且第八晶体管T11导通，以使得输出端OUT输出低电平，第十一晶体管T14和第十二晶体管T15截止；当第一控制端FLCA为低电平且第二控制端FLCB为高电平时，第六晶体管T9截止，第十晶体管T13导通，使得第三节点N3处于低电平，第四节点N4处于高电平，进而第十一晶体管T14导通，以保持第一节点N1为低电平，且第十二晶体管T15导通，以使得输出端OUT输出低电平，第八晶体管T11和第九晶体管T12截止。故，在第一控制端FLCA和第二控制端FLCB的控制下第三节点N3和第四节点N4交替处于高电平，使得第八晶体管T11和第十二晶体管T15交替导通，以保持输出端OUT持续输出低电平。
请参阅图6，其为栅极驱动器20a\20b工作在工作阶段Pb和初始阶段Pa时第二节点N2的波形图。可以看出，在工作阶段Pb，第二节点N2波动较小，且在初始阶段Pa，第二节点N2保持在高电位，不会与时钟控制信号VCK之间产生耦合效应，进而避免第二节点N2的电压有下降趋势，进而保证了栅极驱动器的稳定性。
综上所述，采用上述结构的栅极驱动器及显示装置，在初始阶段Pa保持模块根据第一控制端FLCA和第二控制端FLCB的高电平进行控制输出端OUT持续输出低电平，降低了在初始阶段Pa内单位电路21中的部分薄膜晶体管处于导通状态的时间，进而保证了栅极驱动器的稳定性。
本技术领域的普通技术人员应当认识到，以上的实施方式仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围之内，对以上实施例所作的适当改变和变化都落在本发明要求保护的范围之内。

Claims (10)

1.一种栅极驱动器，其能够产生将脉冲信号平移一预定相位的多个脉冲位移信号，包括：
多个级联连接的单位电路，每个所述单位电路依时间先后顺序工作在初始阶段和工作初始阶段；在所述工作阶段，所述单位电路输出所述脉冲位移信号；在所述初始阶段，每个所述单位电路输出低电平；每个单位电路包括：
输出端，所述输出端与外部的至少一信号线电性连接，用于为相应连接的信号线提供脉冲位移信号，其中，第N+1级的所述单位电路的输出端向第N+1条信号线上输出的脉冲位移信号与第N级的所述单位电路的输出端向第N条信号线上输出的脉冲位移信号延迟所述预定相位；
输入晶体管，所述输入晶体管根据外部提供的用于表征所述单位电路开始工作的触发信号时来向第一节点输出高电平；
输出晶体管，其包括与所述第一节点电性连接的第一控制端、接收时钟控制信号的第一连接端及与所述输出端电性连接的第二连接端，所述输出晶体管根据所述第一节点的高电平向所述输出端输出与所述时钟控制信号同步的脉冲位移信号；
保持模块，其包括接收所述触发信号的第一输入端、接收外部提供的第一控制信号的第一控制端及接收第二控制信号的第二控制端，所述保持模块根据外部提供的表征当前级所述单位电路处于所述初始阶段的所述触发信号、所述第一控制信号及所述第二控制信号来向所述输出端持续输出低电平；
在所述初始阶段，所述触发信号为低电平，所述第一控制端和所述第二控制端均处于高电平。
2.如权利要求1所述的栅极驱动器，其特征在于：在所述工作阶段，所述第一控制端和所述第二控制端在高电平和低电平之间切换，且二者在任意时间点的电平互不相同；在所述触发信号为低电平时，所述保持模块根据所述第一控制端或所述第二控制端的高电平控制所述输出端保持输出低电平。
3.如权利要求2所述的栅极驱动器，其特征在于：所述保持模块包括控制单元、第一开关单元及第二开关单元；所述控制单元包括接收所述触发信号的第一输入端电性连接、与所述第一节点电性连接的第二输入端、接收所述第一控制信号的第一控制端、接收所述第二控制信号的第二控制端及与所述第一开关单元和所述第二开关单元电性连接的第二节点；所述控制单元在所述触发信号为低电平时根据所述第一控制端和所述第二控制端控制所述第二节点输出高电平，以控制所述第一开关单元和所述第二开关单元交替输出低电平给所述输出端。
4.如权利要求3所述的栅极驱动器，其特征在于：所述第一开关单元在所述第二输入端为高电平时根据所述第一控制端的高电平控制所述输出端输出低电平；所述第二开关单元在所述第二输入端为高电平时根据所述第二控制端的高电平控制所述输出端输出低电平。
5.如权利要求3所述的栅极驱动器，其特征在于：所述控制单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管及第五晶体管；所述第一晶体管的控制端接收所述触发信号，所述第一晶体管的第一连接端与低压电源电性连接，所述第一晶体管的第二连接端与所述第四晶体管的第二连接端电性连接；所述第二晶体管的控制端与所述第一节点电性连接，所述第二晶体管的第一连接端与所述低压电源电性连接，所述第二晶体管的第二连接端与所述第二节点电性连接；所述第三晶体管的控制端与所述第一晶体管的第二连接端电性连接，所述第三晶体管的第一连接端与所述第三晶体管的控制端电性连接，所述第三晶体管的第二连接端与所述第二节点电性连接；所述第四晶体管的控制端与所述第一控制端电性连接，所述第四晶体管的第一连接端与所述第四晶体管的控制端电性连接，所述第四晶体管的第二连接端与所述第一晶体管的第二连接端电性连接；所述第五晶体管的控制端与所述第二控制端电性连接，所述第五晶体管的第一连接端与所述第五晶体管的控制端电性连接，所述第五晶体管的第二连接端与所述第一晶体管的第二连接端电性连接。
6.如权利要求3所述的栅极驱动器，其特征在于：所述第一开关单元包括第六晶体管、第七晶体管、第八晶体管及第九晶体管；所述第六晶体管的控制端与所述第一控制端电性连接，所述第六晶体管的第一连接端与所述第二节点电性连接，所述第六晶体管的第二连接端通过第三节点与所述第七晶体管的控制端电性连接；所述第七晶体管的第一连接端与低压电源电性连接，所述第七晶体管的第二连接端与所述第一节点电性连接；所述第八晶体管的控制端与所述第三节点电性连接，所述第八晶体管的第一连接端与所述低压电源电性连接，所述第八晶体管的第二连接端与所述第一节点电性连接；所述第九晶体管的控制端与所述第一控制端电性连接，所述第九晶体管的第二连接端与所述第二开关单元电性连接，所述第九晶体管的第一连接端与所述低压电源电性连接。
7.如权利要求6所述的栅极驱动器，其特征在于：所述第二开关单元包括第十晶体管、第十一晶体管、第十二晶体管及第十三晶体管；所述第十晶体管的控制端与所述第二控制端电性连接，所述第十晶体管的第一连接端与所述第二节点电性连接，所述第十晶体管的第二连接端通过第四节点与所述第十一晶体管的控制端和所述第九晶体管的第二连接端电性连接；所述第十一晶体管的第一连接端与低压电源电性连接，所述第十一晶体管的第二连接端与所述第一节点电性连接；所述第十二晶体管的控制端与所述第四节点电性连接，所述第十二晶体管的第一连接端与低压电源电性连接，所述第十二晶体管的第二连接端与所述第一节点电性连接；所述第十三晶体管的控制端与所述第二控制端电性连接，所述第十三晶体管的第二连接端与所述第三节点电性连接，所述第十三晶体管的第二连接端与所述低压电源电性连接。
8.如权利要求3所述的栅极驱动器，其特征在于：所述单位电路还包括重置晶体管；所述重置晶体管包括用于接收重置信号的第二控制端、与所述第一节点电性连接的第一连接端以及与低压电源电性连接的第二连接端；在所述重置信号为高电平时，所述重置晶体管将所述第一节点的电平重置为低电平。
9.如权利要求2所述的栅极驱动器，其特征在于：所述第一控制端和所述第二控制端的电平状态每经过八帧时间后进行反转。
10.一种显示装置，定义有显示区域和围绕显示区域设置的非显示区域；所述非显示区域内设置有至少一个栅极驱动器；所述至少一个栅极驱动器内包括至少一个栅极驱动器；其特征在于：所述栅极驱动器采用权利要求1-9项任意一项的栅极驱动器。
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