CN110676322A - 碳化硅器件和用于形成碳化硅器件的方法 - Google Patents

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E.菲尔古特
R.K.约希
R.西米尼克
T.巴斯勒
M.格鲁贝尔
J.希尔森贝克
D.彼得斯
R.鲁普
W.肖尔茨
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Infineon Technologies AG
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/45001—Core members of the connector
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/484—Connecting portions
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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Abstract

本发明涉及碳化硅器件和用于形成碳化硅器件的方法。一种碳化硅器件，包括碳化硅衬底；包括镍、硅和铝的接触层；包括钛和钨的阻挡层结构；包含铜的金属化层。接触层位于碳化硅衬底上。接触层位于碳化硅衬底和阻挡层结构的至少一部分之间。阻挡层结构位于碳化硅衬底和金属化层之间。

Description

碳化硅器件和用于形成碳化硅器件的方法
技术领域
示例涉及碳化硅器件和用于形成碳化硅器件的方法。本文描述的其他方面涉及具有改善的热稳健性的功率半导体器件，例如碳化硅器件。
背景技术
在开发功率器件时，可能要求日益更高的功率密度。虽然由于材料的限制而存在关于基于硅的功率器件的限制，但是对于碳化硅器件，可能可实现5到10倍高的功率密度。
可能需要为碳化硅器件提供改善的概念，这使得碳化硅器件能够具有减小的横向（lateral）尺寸。此外，可能需要进一步改善，特别是改善宽带隙功率器件（例如碳化硅器件）的热稳健性。
发明内容
一些实施例涉及包括碳化硅衬底的碳化硅器件。碳化硅器件包括含有镍、硅和铝的接触层。该接触层位于碳化硅衬底上。碳化硅器件包括包含钛和钨的阻挡层结构。接触层位于碳化硅衬底和阻挡层结构的至少一部分之间。碳化硅器件包括含铜的金属化层。阻挡层结构位于碳化硅衬底和金属化层之间。
一些实施例涉及用于形成碳化硅器件的方法。该方法包括在碳化硅器件的碳化硅衬底上形成包括镍、硅和铝的接触层。该方法包括在形成接触层结构之后形成包含钛和钨的阻挡层结构。该方法包括在形成阻挡层结构之后形成包含铜的金属化层。经由阻挡层结构和接触层在碳化硅衬底的掺杂区和金属化层之间形成欧姆连接。
根据一个实施例，功率半导体器件包括具有第一表面的半导体衬底，其中半导体衬底包括具有固有温度的宽带隙半导体材料。绝缘层位于半导体衬底的第一表面上方，其中绝缘层包括沿垂直方向延伸穿过绝缘层的至少一个开口。前金属化在绝缘层上方，其中绝缘层插入在前金属化和半导体衬底的第一表面之间。金属连接布置在绝缘层的开口中并且将前金属化与半导体衬底导电连接。前金属化包含至少一层或基本上由一层组成，其中至少一层基本上由熔融温度高于半导体材料的固有温度的金属或金属合金组成。
根据一个实施例，功率半导体器件包括具有第一表面的半导体衬底，其中半导体衬底包括选自由SiC、GaN、AlN和Ga2O3组成的组的单晶半导体材料。绝缘层位于半导体衬底的第一表面上，其中绝缘层包括延伸穿过绝缘层的多个开口。前金属化在绝缘层上，其中绝缘层插入在前金属化和半导体衬底的第一表面之间。前金属化延伸穿过绝缘层的相应开口，并形成布置在绝缘层的相应开口中的相应金属连接，其中金属连接形成到半导体衬底的相应电连接。前金属化包含或基本上由熔融温度高于1100℃的一种或多种金属和/或金属合金组成。
附图说明
以下将仅通过示例并参考附图来描述装置和/或方法的一些示例，其中：
图1示出根据一个实施例的碳化硅器件的一部分的示意性横截面；
图2示出根据一个实施例的碳化硅器件的一部分的另一示意性横截面，该碳化硅器件包括具有多个阻挡层的阻挡层结构；
图3a和3b示出碳化硅金属氧化物半导体场效应晶体管的实施例的示意性横截面；
图4a和4b示出根据实施例的接合到碳化硅器件的接触焊盘的接合线的示意图；
图5示出根据一个实施例的用于形成碳化硅器件的方法的流程图；
图6a至6e示出在形成碳化硅器件的各个阶段中的根据一个实施例的碳化硅器件的一部分的示意性横截面；
图7图示根据一个实施例的功率半导体器件的截面图；
图8图示根据一个实施例的示出前金属化的功率半导体器件的放大部分；
图9图示根据一个实施例的示出前金属化的功率半导体器件的放大部分；
图10图示根据一个实施例的示出前金属化的功率半导体器件的放大部分；
图11图示根据一个实施例的示出前金属化的功率半导体器件；
图12图示相对于驱动电感的雪崩期间的破坏性雪崩电流和转换能量的依赖性；
图13图示SiC-MOSFET的破坏性雪崩测试的示例；和
图14图示AlCu相图。
具体实施方式
现在将参考附图更全面地描述各种示例，其中图示了一些示例。在附图中，为了清楚起见，可能夸大了线、层和/或区的厚度。
因此，虽然其他示例能够具有各种修改和替代形式，但是其一些特定示例在附图中示出并且随后将被详细描述。然而，该详细描述并不将进一步的示例限制于所描述的特定形式。进一步的示例可以涵盖落入本公开范围内的所有修改、等同物和替代物。遍及附图的描述，相同或相似的数字指代相同或相似的元件，当相互比较时，这些元件可以相同地或以修改的形式实现，同时提供相同或相似的功能。
将理解，当元件被称为“连接”或“耦合”到另一个元件时，元件可以直接连接或耦合或者经由一个或多个中间元件。此外，如果元件位于或定位在另一元件“上”（例如，层在另一层“上”或在衬底“上”），则可以在所述两个元件之间定位另一组件（例如另一层）（例如，如果该层在所述衬底“上”，则另一层可以位于层和衬底之间）。如果使用“或”组合两个元素A和B，则应理解为公开所有可能的组合，即仅A、仅B、以及A和B，如果没有另外明确或隐含地定义的话。对于相同组合的替代措辞是“A和B中的至少一个”或“A和/或B”。对于多于两种元素的组合，在已作必要的修正的情况下同样适用。
这里用于描述特定示例的术语不打算限制其他示例。无论何时使用诸如“一”、“一个”和“该”的单数形式并且仅使用单个元素既不明确地或隐含地定义为强制性的，则其他示例也可以使用多个元素来实现相同的功能。同样地，当随后将功能描述为使用多个元素实现时，其他示例可以使用单个元素或处理实体来实现相同的功能。将进一步理解，术语“包含”、“包含有”、“包括”和/或“包括有”在使用时指定所述特征、整数、步骤、操作、过程、动作、元素和/或组件的存在，但不排除存在或添加一个或多个其他特征、整数、步骤、操作、过程、动作、元素、组件和/或其任何组。
在本说明书中，半导体衬底的第二表面被认为是由下侧或后侧表面形成的，而第一表面被认为是由半导体衬底的上表面、前表面或主表面形成的。因此，本说明书中使用的术语“上方”和“下方”描述了结构特征与另一结构特征的相对位置，其中考虑了该取向。
术语“电连接”和“被电连接”描述欧姆连接或通过两个元件之间的肖特基接触的连接。
术语“基本上由……组成”描述了元素或结构部分的材料主要由指示的组合物或指示的组分组成，并且未提及的组分（诸如杂质）的含量基于该元素或该结构部分的总重量小于1％。
此外，如果声明物理值加上“约”（诸如例如，“约600°C”），则这应在典型的误差盈余内这样解释，特别是使得包括典型的测量误差和/或最后小数位的舍入惯例。
除非另外定义，否则所有术语（包括技术和科学术语）在本文中以其示例所属领域的普通含义来使用。
图1示出了碳化硅器件100的一部分的示意性横截面。碳化硅器件100可以包括碳化硅衬底102。碳化硅衬底102可以沿着主延伸平面在横向方向上延伸，该主延伸平面可以基本上沿着碳化硅衬底的前侧表面延伸。垂直于横向方向，在垂直方向上，碳化硅衬底102可以具有与碳化硅衬底102在横向方向上的延伸相比较小的厚度。
例如，碳化硅器件100可以是功率半导体器件。示例涉及功率半导体器件，其包括具有宽带隙半导体材料的半导体衬底，例如作为碳化硅衬底102的代替或者除了碳化硅衬底102之外。
碳化硅（化学符号：SiC）器件100还可以包括接触层104。接触层可以包括镍（化学符号：Ni）、硅（化学符号：Si）和铝（化学符号：Al）。接触层104可以位于碳化硅衬底102上。例如，接触层104直接位于碳化硅衬底102上。例如，接触层104可以提供与碳化硅衬底102的欧姆接触。
接触层104可以由Ni、Si和Al组成。在这里和下文中，如果组分“由”化学元素或几种化学元素“组成”，则这意味着除了由于制造公差的杂质之外，该组分的（一个或多个）主要成分是（一个或多个）所述化学元素。例如，如果组分“由”化学元素或几种化学元素“组成”，则该组分包含至多0.1％（或至多0.05％，或至多0.01％）体积的其他化学元素。
在接触层104内，化学元素Ni、Si和Al可以均匀分布。也就是说，接触层104的化学组成（特别是化学元素的原子比）沿垂直方向和/或横向方向可以变化至多±5％。然而，接触层104的化学组成（特别是化学元素的原子比）也可能至少沿垂直方向变化。例如，Si的含量可以随着到碳化硅衬底102的距离的增加而减小。
碳化硅器件100（例如，功率半导体器件）可以包括阻挡层结构106，例如包括钛（化学符号：Ti）和钨（化学符号：W）。作为阻挡层结构106的替代或者除了阻挡层结构106之外，碳化硅器件100可以包括例如粘附促进层。例如，代替提供或除了提供阻挡层结构106之外，可以在碳化硅器件100中提供粘附促进层。接触层104可以位于（例如垂直位于）碳化硅衬底102和阻挡层结构106的至少一部分（例如粘附促进层）之间。
碳化硅器件100可以包括金属化层108，例如包括铜（化学符号：Cu）。例如，金属化层108可以包括功率金属或者可以由功率金属组成。例如，代替提供或除了提供金属化层108之外，可以在碳化硅器件100中提供功率金属。阻挡层结构106可以位于（例如垂直位于）碳化硅衬底102和金属化层108（例如功率金属）之间。
阻挡层结构106（例如粘附促进层）可以用作或者是扩散阻挡层，其可以适合于阻止金属化结构108的铜（例如功率金属）扩散到碳化硅衬底102中。这可以使得能够使用铜基金属化层，其可以包括高熔融温度并且因此可以允许具有高功率密度和低占用面积的碳化硅器件。在低占用面积处，碳化硅器件的电容可能减小并且产量（在恒定缺陷密度下）可能增加。
例如，阻挡层结构106可以是金属化层108和碳化硅衬底102之间的扩散阻挡。阻挡层106可以适合于阻止铜扩散到碳化硅衬底102中。
在各种示例中，阻挡层结构106可以是单个阻挡层。单个阻挡层可以以降低的复杂性和/或以降低的成本制造碳化硅器件。单个阻挡层可以与接触层104和金属化层108接触（即直接接触）。换句话说，单个阻挡层可以定位成与接触层104和金属化层108邻近（例如垂直邻近）。
例如，阻挡层结构106可以是TiW（钛钨）层。TiW层可以在金属化层108和碳化硅衬底108之间提供扩散阻挡。或者，阻挡层结构106可以是TiWN（氮化钛钨）层。TiWN层可以提供阻挡层结构106的稳定化。例如，TiW层或TiWN层可以与金属化层108接触。换句话说，TiW层或TiWN层可以定位成与金属化层108邻近（例如垂直邻近）。另外或替代地，TiW层或TiWN层可以与接触层104接触。换句话说，TiW层或TiWN层可以定位成与接触层104邻近（例如垂直邻近）。
或者，如图2所示，阻挡层结构106可以包括阻挡层堆叠。阻挡层结构106（或阻挡层堆叠）可以包括多个阻挡层。例如，阻挡层结构106可以包括Ti/TiN（钛-氮化钛）层、TiW层、TiWN层和MoN（氮化钼）层的组的一个或多个层。
例如，阻挡层结构106（例如，阻挡层堆叠）可以包括TiW层。TiW层可以在金属化层108和碳化硅衬底102之间提供扩散阻挡。另外或替代地，阻挡层结构106（和/或阻挡层堆叠）可以包括TiWN层。例如，可以使用溅射形成TiWN。在TiWN层内，化学元素Ti、W和N可以均匀分布。也就是说，TiWN层的化学组成（特别是化学元素的原子比）沿垂直方向和/或横向方向可以变化至多±5％。然而，TiWN层的化学组成（特别是化学元素的原子比）至少沿垂直方向变化也是可能的。例如，TiWN层可以由阻挡层结构的TiW层的一部分形成。例如，TiWN层的氮可以沿着TiWN层的垂直方向非均匀地（即，不均匀地）分布。TiWN层可以提供阻挡层结构106的稳定化。阻挡层结构106可以包括TiW层和TiWN层。例如，TiW层可以定位成比TiWN层垂直地更靠近碳化硅衬底102。例如，TiWN层可以与金属化层108（直接）接触。换句话说，TiWN层可以定位成与金属化层108邻近（例如垂直邻近）。TiW层可以与接触层104（直接）接触。换句话说，TiW层可以定位成与接触层邻近（例如垂直邻近）。
例如，阻挡层结构106（例如阻挡层堆叠）可以包括第一TiW层、第二TiW层和TiWN层。TiWN层可以位于（例如垂直位于）第一TiW层和第二TiW层之间。例如，第一TiW层可以定位成比第二TiW层垂直地更靠近碳化硅衬底102。第二TiW层可以与金属化层108接触。换句话说，第二TiW层可以定位成与金属化层邻近（例如垂直邻近）。包括两个TiW层和TiWN层的阻挡层可以提供良好的扩散阻挡和良好的粘附。例如，阻挡层结构可以包括Ti/TiN层、第一TiW层、第二TiW层和TiWN层或由Ti/TiN层、第一TiW层、第二TiW层和TiWN层组成。TiWN层可以位于（例如垂直位于）第一TiW层和第二TiW层之间。例如，第一TiW层可以与Ti/TiN层接触。换句话说，第一TiW层可以定位成与Ti/TiN层邻近（例如垂直邻近）。第二TiW层可以与金属化层108接触。换句话说，第二TiW层可以定位成与金属化层邻近（例如垂直邻近）。
例如，阻挡层结构106（例如，阻挡层堆叠）可以包括Ti/TiN层（即，Ti/TiN层结构）。例如，Ti/TiN层可以包括钛(Ti)层和氮化钛(TiN)层。钛层可以与氮化钛层接触。钛层可以与接触层104接触。钛层可以定位成比氮化钛层垂直地更靠近半导体衬底102。氮化钛层可以位于钛层上。Ti/TiN层可以提供氢阻挡。例如，Ti/TiN层可以与接触层104（直接）接触。换句话说，Ti/TiN层可以定位成与接触层104邻近，例如垂直邻近。例如，阻挡层结构106可以包括Ti/TiN层以及TiW层和TiWN层中的至少一个。例如，阻挡层结构106的阻挡层堆叠可以包括Ti/TiN层和TiW层，其中Ti/TiN层与接触层104接触。例如，阻挡层结构106的阻挡层堆叠可以包括Ti/TiN层、TiW层和TiWN层（按此顺序），其中Ti/TiN与接触层104接触。例如，金属层堆叠可以包括或由以下组成：NiAl层（例如接触层104）-Ti/TiN层-TiW层-可选的TiWN层-Cu（例如金属化层108）。Ti/TiN层、TiW层和可选的TiWN层可以形成阻挡层结构106。
例如，阻挡层结构106可以包括Ti/TiN层和TiW层或由Ti/TiN层和TiW层组成。可以在Ti/TiN层上形成（例如沉积）TiW层。
或者，阻挡层结构可以包括Ti/TiN层和TiWN层或由Ti/TiN层和TiWN层组成。可以使用反应溅射形成TiWN层。
例如，阻挡层结构106的垂直厚度可以是至少50nm（或至少80nm、至少100nm、至少150nm、至少200nm、至少250nm、至少350nm）和/或至多1000nm（或至多800、至多600nm、至多400nm）。如果阻挡层结构包括Ti/TiN层，则除Ti/TiN层之外的阻挡结构106的垂直厚度可以是至少50nm（或至少80nm、至少100nm、至少150nm、至少200nm、至少250nm、至少350nm）和/或至多600nm（或至多500nm、至多400nm）。
碳化硅器件100可以包括包含镍、硅和铝的接触层104。例如，接触层104可以是NiSiAl层。接触层可以是镍硅铝合金层。例如，可以在碳化硅衬底102上形成NiAl层。可以使用高温处理来处理NiAl层，并且随后可以与碳化硅衬底102的SiC一起形成NiSiAl层。例如，接触层104可以包括由碳化硅衬底的一部分和包含镍和铝的层形成的合金。接触层可以是或可以包括包含镍、硅和铝或由镍、硅和铝组成的合金。
例如，接触层104可以至少包括按体积计至少1％（或至少2％、至少3％、至少5％、至少8％、至少10％）和/或至多30％（或最多25％、最多20％、最多15％、最多10％）硅。接触层可以包括按体积计至少0.05％（或至少0.1％、至少0.2％、至少0.5％、至少1％、至少5％、至少10％、至少15％、至少20％）和/或至多30％（或至多25％、至多20％、至多15％）铝。接触层104可以包括按体积计至少1％（或至少2％、至少5％）和/或至多10％（或至多8％、至多5％）碳包含物。
例如，可以通过在碳化硅衬底102上沉积至少20nm（或至少30nm、至少40nm、至少50nm、至少80nm、至少100nm）和/或至多150nm（或至多120nm、至多100nm、至多80nm、至多50nm）的NiAl并执行高温处理来形成接触层。
接触层可以包括至少20nm（或至少30nm、至少40nm、至少50nm、至少80nm、至少100nm）和/或至多150nm（或至多120nm、至多100nm、至多80nm、至多50nm）的垂直厚度。接触层104可以位于碳化硅衬底102上。例如，接触层104可以位于碳化硅衬底102的前侧表面上。接触层104可以与碳化硅衬底102（直接）接触。例如，接触层104可以与阻挡层结构106（直接）接触。
例如，接触层104可以是欧姆接触层。例如，接触层104可以形成到碳化硅衬底102的欧姆连接（即导电连接）。例如，碳化硅器件100可以包括经由阻挡层结构106和接触层104的碳化硅衬底的掺杂区和金属化层108之间的欧姆连接。接触层104可以与碳化硅衬底102的第一掺杂区（例如，晶体管的源极区）和碳化硅衬底102的第二掺杂区（例如，晶体管的体区）欧姆接触。第一掺杂区可以包括第一导电类型（例如，p掺杂），而第二掺杂区可以包括第二导电类型（例如，n掺杂）。
碳化硅器件100可以包括包含铜的金属化层108。使用铜金属化层可以实现高电流承载能力。与铜接合线结合，铜金属化层108可以允许更高的负载循环能力并且可以改善热扩散和热耗散。例如，金属化层108可以包括铜作为主要材料。例如，金属化层108可以按体积计包括至少60％（或至少70％、至少80％、至少85％、至少90％、至少95％、至少98％、至少99％）的铜。例如，金属化层的垂直厚度可以是至少5μm（或至少10μm、至少15μm、至少20μm、至少30μm、至少40μm）和/或至多100μm（或至多80μm、至多70μm、至多60μm、至多50μm、至多40μm、至多30μm、至多20μm、至多15μm、至多10μm）。可以针对5μm至10μm的垂直厚度使用铜溅射形成金属化层108。可以针对20μm至100μm的垂直厚度使用铜电镀形成金属化层108。
或者，金属化层108可以是包括铜基金属合金的金属层。例如，金属化层108可以包括铝和铜，例如铝铜合金。金属化层108可以是AlCu层。例如，金属化层108可以按体积计包含至多20％（或至多15％、至多10％、至多5％）和/或至少0.1％（或至少0.5％、至少1％、至少2％、至少3％、至少5％）的铜。
金属化层108可以位于阻挡层结构106上（例如，经由直接接触或经由另外的层）。金属化层108可以与阻挡层结构106接触，例如定位成与阻挡层结构邻近，例如垂直邻近。例如，在碳化硅器件100的顶视图中，阻挡层结构106的横向表面积（lateral surface area）可以（完全）覆盖金属化层108的横向表面积。
例如，碳化硅器件100还可以包括（至少部分地）位于金属化层108的至少一部分上的钝化层。
金属化层108可以形成碳化硅器件100的一个或多个接触焊盘。例如，一个或多个接触焊盘可以至少部分地由金属化层形成。例如，可以沉积和构造金属化层以形成碳化硅器件的一个或多个接触焊盘，其电连接到碳化硅衬底102的一个或多个掺杂区。碳化硅器件的接触焊盘的最小横向尺寸可以是至多400μm（或至多300μm、至多250μm、至多200μm、至多150μm、至多100μm、至多80μm、至多60μm、至多50μm、至多40μm、至多30μm）。例如，接触焊盘可以是栅极接触焊盘（即连接到碳化硅器件的晶体管结构的栅极的接触焊盘）或碳化硅器件的感测接触焊盘（即用于获得碳化硅器件的感测读数的接触焊盘）。接触焊盘的横向表面积可以是至多200μm×200μm（或至多150μm×150μm、至多100μm×100μm、至多80μm×80μm、至多60μm×60μm、至多40μm×50μm、至多30μm×30μm）。例如，连接到碳化硅器件的晶体管结构的栅极的接触焊盘可以包括至多200μm×200μm（或至多150μm×150μm、至多100μm×100μm、至多80μm×80μm、至多60μm×60μm）的横向尺寸。例如，最大源极接触焊盘的最大横向尺寸可以是至多10000μm（例如，至多5000μm、至多2000μm）或至多1000μm（例如，至多800μm、至多600μm、至多500μm，例如至多250μm）和/或至少250μm（或至少500μm、至少1000μm、至少2000μm、至少5000μm）。例如，接触焊盘可以适合于使用钉头接合将接合线接合到接触焊盘。
例如，碳化硅器件可以包括互连结构，例如铜互连结构。互连结构可以与金属化层接触。例如，互连结构可以电连接到金属化层。例如，互连结构可以包括接合线，例如铜接合线。
例如，碳化硅器件可以包括接合到金属化层108的接合线（例如，一个或多个接合线）。例如，接合线可以接合到金属化层108的一个或多个接触焊盘中的一个。接合线可以使用带接合、楔接合和钉头接合中的一种来接合到金属化层108。例如，接合线可以进一步连接到碳化硅器件的封装结构（例如DCB（直接铜接合）、AMB（活性金属钎焊）或引线框架）。例如，接合线可以是铜接合线。例如，接合线可以包含铜作为主要材料。例如，接合线可以按体积计包含至少60％（或至少70％、至少80％、至少85％、至少90％、至少95％、至少98％、至少99％）的铜。在包含铜的金属化层上使用铜接合线可以提供稳定的互连，其具有改善的负载循环能力、改善的热扩散和热耗散。这可以实现更高的抗短路稳健性和更高的最大电流流动。替代地或另外地，一个或多个接触焊盘可以由铜夹附接机构（例如间隔件，例如铜间隔件或钼间隔件）接触。或者，接合线可以是银（化学符号：Ag）接合线。例如，接合线可以包含银作为主要材料。例如，接合线可以包含按体积计至少60％（或至少70％、至少80％、至少85％、至少90％、至少95％、至少98％、至少99％）的银。或者，接合线可以是金（化学符号：Au）接合线。例如，接合线可以包含金作为主要材料。例如，接合线可以包含按体积计至少60％（或至少70％、至少80％、至少85％、至少90％、至少95％、至少98％、至少99％）的金。
例如，接合线可以具有至多150μm（或至多120μm，或至多100μm，或至多80μm，或至多60μm，或至多40μm、至多20μm）的直径。例如，接合线可以具有至少20μm（或至少30μm，或至少40μm）的直径。例如，接合线可以具有75μm或50μm的直径。接合线可以是细线接合线。具有减小直径的接合线（使用铜作为接合线的主要材料可能是可行的）可以使得接触焊盘能够具有减小的横向表面积，这可以导致碳化硅器件具有减小的占用面积。可以使用钉头（即热超声-球-楔）接合将接合线接合到金属化层108。钉头接合的钉头的大小可以是接合线的直径的2倍至4倍，例如3倍。或者，可以使用楔接合或带接合将接合线接合到金属化层108。接合线可以是粗线接合线。例如，接合线可以具有至少100μm（或至少150μm，或至少200μm、至少300μm、至少400μm、至少500μm、至少750μm、至少1000）的直径。例如，可以实现接合到碳化硅器件的源极接触焊盘的接合线，其类似于（例如，可以包括相似或相同的直径）接合到碳化硅器件的栅极接触焊盘或者感测接触焊盘的接合线。例如，多个接合线可以接合到碳化硅器件的接触焊盘，例如或至少2个接合线、至少5个接合线、至少10个接合线、至少15个接合线、至少20个接合线、至少50个接合线、至少100个接合线、至少200个接合线、或至少500个接合线。
例如，碳化硅衬底102的整个横向表面的大小可以是至多200mm2（例如至多150mm2、至多100mm2、至多50mm2）、至多20mm2（例如至多10mm2、至多5mm2、至多1.5mm2）、或至多1mm2（例如至多0.8mm2、至多0.6mm2、至多0.5mm2、至多0.4mm2、至多0.3mm2）。例如，碳化硅衬底的整个横向表面的大小可以是至少0.3mm2（或至少0.5mm2、至少为0.8mm2、至少1mm2、至少2mm2、至少5mm2）或至少10mm2（例如至少50mm2、至少100mm2、至少200mm2、至少500mm2）。碳化硅衬底102的小的整个横向表面可以使得能够实现在恒定缺陷密度下的高产量。
例如，碳化硅器件可以包括封装结构，例如晶体管外形(TO)封装、表面安装器件(SMD)封装、模制功率模块、智能功率模块、功率模块。例如，封装结构可以基于芯片嵌入（例如，嵌入在PCB（印刷电路板）上或嵌入在晶片级上）。
碳化硅衬底102可以是基于碳化硅半导体材料的半导体衬底。碳化硅衬底102可以例如是碳化硅管芯（die）。碳化硅衬底102可以包括碳化硅晶片和外延生长的碳化硅主体中的至少一个。例如，在制造期间，碳化硅主体可以在碳化硅晶片上外延生长，并且可以在外延生长之后例如通过分离过程去除碳化硅晶片的至少一部分。
碳化硅器件100可以包括晶体管结构和/或二极管结构。例如，碳化硅器件100可以是或包括碳化硅金属氧化物半导体场效应晶体管。例如，晶体管结构可以是绝缘栅双极晶体管(IGBT)或场效应晶体管(FET)。例如，晶体管结构可以是垂直晶体管布置。晶体管结构可以是垂直MOSFET（金属氧化物半导体-FET）或IGBT。例如，垂直晶体管布置可以是使得能够实现垂直电流流动的电结构。例如，碳化硅器件100的晶体管结构可以控制和/或传导和/或阻止碳化硅器件的前侧和碳化硅器件的后侧之间的电流流动。
例如，碳化硅器件的晶体管可以包括沟槽栅极。沟槽栅极可以包括栅极电极和栅极绝缘层，它们都位于沟槽中。沟槽可以从碳化硅衬底的前侧表面延伸到碳化硅衬底中。例如，晶体管（例如晶体管单元）可以布置在沟槽栅极的仅一侧处（例如，如图3a和/或3b中所示；在下文中也称为非对称晶体管单元布置）或者在沟槽栅极的两侧上，使得体区可以位于沟槽栅极的两个相对侧处（在下文中也称为对称晶体管单元布置）。例如，体区可以与沟槽栅极的侧壁（例如沟槽栅极的栅极绝缘层）接触。在对称晶体管单元布置的情况下，每个体区可以与沟槽栅极的相应侧壁接触。
半导体器件可以包括屏蔽掺杂区。屏蔽掺杂区可以具有第二导电类型。屏蔽掺杂区可以位于包括沟槽栅极的沟槽下方。例如，屏蔽掺杂区可以定位成与沟槽的底部邻近和/或沟槽的正下方。另外或作为替代，屏蔽掺杂区可以位于相邻晶体管单元的相邻栅极沟槽之间。相邻晶体管单元的相邻屏蔽掺杂区可以形成JFET，以用于屏蔽栅极绝缘层（特别是沟槽的侧壁和底部之间的栅极绝缘层的拐角）免受高电场，其可能导致栅极绝缘层的破坏。
屏蔽掺杂区可以连接到与栅极电极不同的电压。特别地，屏蔽掺杂区可以与源极区和体区电连接。屏蔽掺杂区可以仅位于沟槽下方或之下。在这种情况下，除了栅极电极之外，沟槽可以包括第二电极，该第二电极与屏蔽掺杂区电接触。第二电极可以位于例如沟槽的底部处，或者可以由栅极电极横向围绕。或者，第二电极可以位于沟槽外部，例如在相邻晶体管单元的相邻栅极沟槽之间。第二电极可以将屏蔽掺杂区电连接到所述与栅极电极不同的电压（例如源电压）。或者，特别是在非对称晶体管单元布置的情况下，屏蔽掺杂区的上部可以沿着与接触于体区的侧壁相对的沟槽栅极的侧壁延伸。上部可以与体区和/或源极区接触，和/或电连接到体区和/或源极区。屏蔽掺杂区的上部可以具有比位于沟槽底部附近的屏蔽掺杂区的下部更高的掺杂浓度。
碳化硅器件100的晶体管结构可以是晶体管布置的多个晶体管单元中的晶体管单元。例如，晶体管单元可以包括一个或多个源极区（例如，沿栅极分布或定位的）、至少一个体区和栅极（例如，位于延伸到半导体衬底中的沟槽内的沟槽栅极）。此外，多个晶体管单元中的晶体管单元可以共享公共（相互）漂移区和/或公共漏极区（例如，晶体管单元是MOSFET单元）或公共集电极区（例如，晶体管单元是IGBT单元）。
碳化硅衬底可以包括由边缘终止区横向围绕的单元区（或有源区）。单元区可以是碳化硅衬底的区域，其用于在包括多个晶体管单元的晶体管布置的导通状态或传导状态下传导超过90％的电流通过半导体衬底。例如，单元区可以是包含半导体器件的所有垂直晶体管和/或所有晶体管和/或晶体管布置的所有源极区的区域。边缘终止区可以位于碳化硅衬底的边缘和单元区之间，以便支持或阻止或减少或耗散横向朝向碳化硅衬底的边缘的单元区内的半导体衬底的前侧表面和半导体衬底的后侧表面之间施加的最大电压。
例如，碳化硅器件100的晶体管结构和/或二极管结构可以具有大于100V的击穿电压，例如大于200V、大于500V、大于1000V。碳化硅器件100可以是功率碳化硅器件。例如，功率碳化硅器件、电元件布置和/或功率碳化硅器件的晶体管结构可以具有大于100V（例如，200V、300V、400V或500V的击穿电压）或者大于500V（例如600V、700V、800V或1000V的击穿电压）或大于1000V（例如，1200V、1500V、1700V、2000V、3300V或6500V的击穿电压）的击穿电压或阻断电压。
例如，可以沿着碳化硅衬底102的垂直方向正交于碳化硅衬底102的前侧表面测量层的垂直方向和垂直尺寸或厚度，并且横向方向和横向尺寸可以是沿着碳化硅衬底102的横向方向平行于碳化硅衬底102的前侧表面测量的。碳化硅衬底的前侧可以是与碳化硅衬底的后侧不同的用于实现更精细和复杂结构（例如，晶体管的栅极或晶体管单元）的侧，因为过程参数（例如温度）和处理对于后侧可能受限，如果结构已经形成在碳化硅衬底的一侧处的话。包括接触层102、阻挡层结构106和金属化层108的碳化硅器件100的层堆叠可以位于碳化硅衬底102的前侧处。
结合所提出的概念或上文或下文描述的一个或多个示例（例如，图2至14）提及碳化硅器件100的更多细节和方面。碳化硅器件100可以包括与所提出的概念的一个或多个方面或者上面或下面描述的一个或多个示例对应的一个或多个附加的可选特征。
图2示出了碳化硅器件200的一部分的示意性横截面。例如，碳化硅器件200可以是功率半导体器件。可以实现类似于图1的碳化硅器件100的碳化硅器件200。碳化硅器件200可以包括碳化硅衬底102。碳化硅器件200还可以包括接触层104，其包括镍、硅和铝。接触层104可以位于碳化硅衬底102上。碳化硅器件200可以包括包含钛和钨的阻挡层结构106（和/或粘附促进层）。接触层104可以位于（例如垂直位于）碳化硅衬底102和阻挡层结构106的至少一部分之间。碳化硅器件200可以包括包含铜的金属化层108（和/或功率金属）。阻挡层结构106可以位于（例如垂直位于）碳化硅衬底102和金属化层108之间。碳化硅器件200的阻挡层结构106可以包括多个阻挡层202、204和206。
结合提出的概念或上文或下文（例如，图1、图3a至图14）描述的一个或多个示例提及碳化硅器件200的更多细节和方面。碳化硅器件200可以包括与所提出的概念的一个或多个方面或者上面或下面描述的一个或多个示例对应的一个或多个附加的可选特征。
实施例还可以涉及另外的碳化硅器件。可以实现类似于结合图1和图2介绍的碳化硅器件的另外的碳化硅器件。代替包括钛和钨的阻挡层结构106，另外的碳化硅器件可以包括包含钼和氮的阻挡层结构，例如MoN层。另外的碳化硅器件可以包括碳化硅衬底，其可以与结合图1和图2介绍的碳化硅衬底102类似实现。碳化硅器件可以包括包含镍、硅和铝的接触层，其可以与结合图1和/或2介绍的接触层104类似实现。接触层可以位于碳化硅衬底上。另外的碳化硅器件可以包括包含钼和氮的阻挡层结构。接触层可以位于碳化硅衬底和阻挡层结构的至少一部分之间（例如垂直位于其之间）。碳化硅器件可以包括包含铜的金属化层，其可以与结合图1和图2介绍的金属化层108类似实现。阻挡层结构可以位于碳化硅衬底和金属化层之间（例如垂直位于其之间）。
在至少一些实施例中，可以实现类似于结合图1和/或2介绍的阻挡层结构106的另外的碳化硅器件的阻挡层结构，其中阻挡层结构可能不一定包含钛和钨。例如，阻挡层结构可以像图1和/或2的阻挡层结构106那样实现，其中使用MoN层来代替TiW层。例如，阻挡层结构可以包括Ti/TiN层。例如，阻挡层结构可以包括Ti/TiN层和MoN层。MoN层可以与金属化层接触。Ti/TiN层可以与接触层接触。阻挡层结构可以包括TiWN层。
另外的碳化硅器件可以包括晶体管结构和/或二极管结构。例如，另外的碳化硅器件可以是或包括碳化硅金属氧化物半导体场效应晶体管。例如，晶体管结构可以是绝缘栅双极晶体管(IGBT)或场效应晶体管(FET)。例如，晶体管结构可以是垂直晶体管布置。晶体管结构可以是垂直MOSFET（金属氧化物半导体-FET）或IGBT。例如，垂直晶体管布置可以是使得能够实现垂直电流流动的电结构。例如，另外的碳化硅器件的晶体管结构可以控制和/或传导和/或阻止碳化硅器件的前侧和碳化硅器件的后侧之间的电流流动。
结合所提出的概念或上文或下文（例如，图1、图3a至14）描述的一个或多个示例提及另外的碳化硅器件的更多细节和方面。另外的碳化硅器件可以包括与所提出的概念的一个或多个方面或者上面或下面描述的一个或多个示例对应的一个或多个附加的可选特征。
图3a和3b示出了碳化硅器件300a；300b的示意性横截面，其可以是碳化硅金属氧化物半导体场效应晶体管。碳化硅器件300a；300b可以类似于结合图1和图2介绍的碳化硅器件100；200来实现。碳化硅器件300a；300b包括接触层104、(TiW)阻挡层结构106和金属化层108。接触层104、阻挡层结构106和/或金属化层108可以与碳化硅器件100；200的相应组件类似实现。碳化硅器件300a；300b包括晶体管，其包括垂直地位于高度n掺杂的n+源极区310a；310b和轻微n掺杂的漂移区330b（图3b的碳化硅器件300b）和/或电流扩展区n2 330a（图3a）之间的体区320a；320b。
碳化硅器件300a；300b包括沟槽栅极结构。例如，栅极结构的栅极绝缘层342a；342b位于在沟槽内定位的栅极电极340a；340b和体区320a；320b之间。在晶体管的操作模式中，流过晶体管的沟道区的电流可以通过施加到栅极电极340a；340B的栅极电压来控制。
碳化硅器件300a；300b的（高度）p掺杂区350a；350b(p+顶部/p发射极)可以与栅极绝缘层342a；342b邻近在与晶体管的体区邻近定位的与栅极结构的侧壁相对的栅极结构的一侧处定位。高度p掺杂区350a；350b从沟槽栅极结构的底部沿沟槽栅极结构的侧壁延伸到高度n掺杂区370a；370B。此外，在图3a中，p掺杂屏蔽区360a(p掩埋)可以位于沟槽结构的底部处。高度n掺杂区370a；370b沿着沟槽栅极的侧壁从高度p掺杂区350a；350b内延伸到碳化硅衬底的前侧表面。高度n掺杂区370a；370b可以与高度n掺杂的n+源极区310a；310b同时形成。高度n掺杂区370a；370b可以连接到高度n掺杂的n+源极区310a、310b。例如，高度n掺杂的互连区可以位于高度n掺杂的n+源极区310a；310b和高度n掺杂区370a；370b（未在图3a和3b的横截面中示出）之间。高度n掺杂区370a；370b和/或高度n掺杂的源极区310；310b可以在横向方向上沿沟槽延伸，特别是垂直于图3a和3b所示的横截面的横向方向。
碳化硅器件300a；300b的更多细节和方面结合所提出的概念或上文或下文（例如，图1、2、4a至14）描述的一个或多个示例而提及。碳化硅器件300a；300b可以包括与所提出的概念的一个或多个方面或上文或下文所述的一个或多个示例对应的一个或多个附加可选特征。
图4a和4b示出了接合到碳化硅器件的接触焊盘的接合线的示意图。图4a示出了包括接触焊盘404（源极）和406（栅极）的碳化硅器件的实施例。接触焊盘404和406可以至少部分地由碳化硅器件的金属化层形成。图4a还示出了接合线402，其使用楔接合而接合到接触焊盘。在接触焊盘404上，使用双楔接合，在接触焊盘406上，使用（单个）楔接合。图4b示出了包括接触焊盘414（源极）和416（栅极）的碳化硅器件的另一个实施例。接触焊盘414和416可以至少部分地由碳化硅器件的金属化层形成。图4b进一步示出了接合线412，其使用钉头（或热超声球楔）接合接合到接触焊盘。
结合提出的概念或上文或下文（例如，图1至图3b、图5至图14）描述的一个或多个示例提及碳化硅器件的更多细节和方面。碳化硅器件可以包括与所提出的概念的一个或多个方面或者上面或下面描述的一个或多个示例对应的一个或多个附加的可选特征。
一些实施例涉及具有如关于图1所述的层堆叠的半导体器件。在这些示例中，层堆叠可以设置在硅衬底或另一宽带隙半导体衬底上而不是碳化硅上。例如，宽带隙半导体衬底可以具有大于2.5eV的带隙，例如大于3eV。例如，宽带隙半导体衬底可以是金刚石(C)衬底或氮化镓(GaN)基半导体衬底。
图5示出了用于形成碳化硅器件的方法500的流程图。或者，例如，可以根据方法500形成功率半导体器件。碳化硅器件可以与结合图1至4b介绍的碳化硅器件类似实现。方法500可以包括在碳化硅器件的碳化硅衬底102上形成110包括镍、硅和铝的接触层104。方法500可以包括在形成接触层104之后形成120包括钛和钨的阻挡层结构106。作为形成阻挡层结构106的替代或附加，例如，可以形成粘附促进层。方法500可以包括在形成阻挡层结构106之后形成130包括铜的金属化层108。作为形成金属化层108的替代或附加，例如可以形成功率金属。可以在金属化层和碳化硅衬底的掺杂区（例如，碳化硅衬底的源极区或碳化硅衬底的体区）之间经由（即通过）阻挡层结构106和接触层104形成欧姆连接（例如欧姆路径）。
接触层104可以位于（例如垂直位于）碳化硅衬底102和阻挡层结构106的至少一部分（和/或例如粘附促进层）之间。阻挡层结构106可以位于（例如垂直位于）碳化硅衬底102和金属化层108（和/或例如功率金属）之间。
例如，接触层104的形成110可以包括在碳化硅衬底102上沉积包括NiAl的层。例如，可以使用溅射过程在单个步骤中沉积NiAl。或者，可以通过邻近地沉积Ni和Al层来沉积NiAl。例如，NiAl层的Al含量按体积计可以为至少0.1％（或至少0.2％、至少0.5％、至少1％、至少2％、至少5％、至少10％、至少15％）和/或至多30％（或至多25％、至多20％、至多15％、至多10％、至多5％、至多2％、至多1％）。NiAl层可以包括至少20nm（或至少30nm、至少40nm、至少50nm、至少80nm、至少100nm）和/或至多150nm（或者至多120nm、至多100nm、至多80nm、至多50nm）的垂直厚度。接触层104的形成110可以进一步包括对碳化硅衬底102和NiAl进行高温处理以形成提供与碳化硅衬底102的欧姆连接的NiSiAl接触层104。该方法可以包括合金化碳化硅衬底102的区域和NiAl层，以形成NiSiAl接触层。例如，可以在沉积包含NiAl的层之前清洁碳化硅衬底102的前侧表面。例如，接触层的形成110可以包括清洁碳化硅衬底102的前侧表面。例如，阻挡层结构106可以沉积在接触层104上。例如，该方法可以进一步包括在形成接触层之后（例如在形成欧姆接触之后）例如使用湿式化学清洁或使用干式清洁来清洁碳化硅器件的前侧。例如，阻挡层结构106可以在碳化硅衬底的部分上进一步沉积（例如参见图6a至6e的600a）。例如，阻挡层结构的形成120可以包括形成Ti/TiN层。
例如，金属化层108可以包括通过使用溅射或随后使用铜电镀在例如阻挡层结构106的原位来沉积（铜）金属化层。该方法还可以包括在金属化层上形成钝化层。
结合所提出的概念或上文或下文（例如，图1至4、图6a至14）描述的一个或多个示例提及方法500的更多细节和方面。方法500可以包括与所提出的概念的一个或多个方面或者上面或下面描述的一个或多个示例对应的一个或多个附加可选特征。
例如，可以使用超小SiC芯片。使用基于Al（铝）前侧金属化和Al线接合的常规连接技术，这可能几乎不可能，因为由于Al线厚度可能存在限制以便遵守接合规则。否则，为了能够放置对应的Al线，可能必须提供不必要的更多SiC面积。由于高面积/空间相关成本，可以设计非常小的芯片，这与Al线的直径相矛盾。此外，相对于Al Cu（铝铜）和Al线，可能存在静态负载的限制。SiC器件可能需要新的金属化系统。另一方面是过载发生，比如短路，并且特别是浪涌电流事件，其可能在应用中更频繁地发生。对于SiC，芯片的仅非常小的顶部区域(3-10μm)可能是电应变的。因此，特别是前侧金属化可能变得非常热。铝的低熔点可能是这里的障碍。可能发生过早老化（例如再结晶）。
至少一些方法可以基于Si IGBT（绝缘栅双极晶体管），这里一方面作为Al(Si)Cu（铝硅铜）金属化，包括Al线接合，另一方面作为进一步改善，可以使用包括Cu线接合的纯Cu前侧金属化。在AlCu前侧金属化的情况下，可能不一定需要扩散阻挡，通常可以使用Ti（钛）或TiN（钛镍）是衬里（粘合剂）。在Cu前侧金属化的情况下，可能需要Cu扩散阻挡以防止Cu扩散到Si中。这里，可以使用TiW/W（钛钨/钨）基阻挡。Al基金属化系统可以在没有阻挡的情况下集成，并且可以用在至少一些半导体器件中。但是，利用这些产品，越来越多的互连(Al(Si)Cu前侧金属Al线)可能限制关于功率循环和短路稳健性的产品性能，后者也基于较弱的热扩散、Al的降低的比热容和熔融温度。此外，可能存在高制造成本以在芯片上容纳Al楔线。
由于5到10倍高的功率密度由于材料原因在SiC器件的情况下可以是可能的，如果要利用基本材料的优点，AlCu-Al接合可能不会被认为有进一步的收缩。然而，通过在Cu线接合的上下文中使用Cu基前侧金属化，这可能是可能的。
至少一些实施例可以提供组合的欧姆接触-阻挡-铜-前侧-金属化，以用于增加碳化硅MOSFET的功率密度。实施例可以基于使用用于SiC器件的组合前侧层设置。用于SiC器件的组合前侧层设置可以由NiAl接触层（例如接触层104）、TiW扩散阻挡（例如阻挡结构106）和最终的Cu金属化（例如金属化层108）构成或包括它们。与Si相比的差异可以是第一NiAl接触层，其可以形成与半导体主体的欧姆接触。虽然一个Ti(W)层对于高掺杂Si可能足以实现低欧姆金属-半导体隧穿接触，但由于明显更大的带隙(3.3eV而不是1.1eV)，这对于SiC可能不是可行的。作为起始材料，可以使用Ni基金属合金，其中Al含量为0.1％至30％，厚度为20至150nm。可以利用溅射过程在一个步骤中沉积NiAl，其中这里可以使用具有给定组成的NiAl复合靶。也可以可能将Ni和Al层彼此紧挨沉积。在这种情况下，可以自由选择NiAl组成。通过随后的高温步骤，NiAl层形成用于n-SiC和用于p-SiC的欧姆接触。这里，可以产生半导体（例如碳化硅衬底102）和金属（例如接触层104）的混合。因此，可以获取欧姆接触。该过程块可能是关键的，因为金属-半导体界面可能对金属组成（对于n-SiC，NiAl中的Al含量通常可能较低，而对于n-SiC则较高）、掺杂和合金化温度高度敏感地反应。在沉积NiAl之前，SiC表面没有杂质可能是重要的。
在下一步骤中，可以沉积TiW基Cu阻挡（例如阻挡层结构106）和功率Cu（例如金属化层108）本身。功率Cu可以用TiW阻挡（通过溅射技术）原位沉积，或者稍后通过Cu电镀沉积。后者可以制造得非常厚，高达20-100μm，而在单独溅射Cu的情况下，可能存在约5-10μm的限制。钝化/保护层可以用作Cu金属化的保护。因此，非常小的SiC芯片可以是可能的，其仅仅由于它们的面积而可以包括更低的电容和更高的电产量（具有恒定的缺陷密度）。Cu线可以应用于经过反复考验的细线技术(Cu钉头接合)或粗线技术(楔接合)。细Cu线可以提供最大的灵活性以及高的电流承载能力。基本上更稳定的Cu/Cu互连可以实现更高的负载循环能力。此外，由于Cu(Cu和Cu线)，从SiC前侧，更好的热扩散和热耗散可以是可能的。从而可以实现更高的短路稳健性和更高的电流等级。可以通过电流（嵌入）或通过Cu夹或Cu块来应用前侧互连(FSI)而不是Cu线。Cu细线连接技术可以比Al楔连接技术更节省空间。因此，栅极焊盘可以减小到例如60μm×60μm的尺寸。这可以降低成本，例如在考虑SiC的高空间成本或者具有其他感测焊盘（温度、电流等）时。
在实施例中，碳化硅器件可以包括欧姆接触层、阻挡和Cu金属化。例如，碳化硅器件可以包括欧姆接触层、阻挡、Cu金属化和Cu接合线。例如，碳化硅器件可以包括NiAl欧姆接触层、阻挡、Cu金属化和Cu接合线。例如，碳化硅器件可以包括欧姆接触层、TiW阻挡、Cu金属化和Cu接合线。例如，碳化硅器件可以包括NiAl欧姆接触层、TiW阻挡、Cu金属化和Cu接合线。例如，碳化硅器件可以包括镍基欧姆接触层、阻挡、Cu金属化和Cu接合线。或者，碳化硅器件可以包括钛基欧姆接触层、阻挡、Cu金属化和Cu接合线。例如，碳化硅器件可以包括欧姆接触层、包含Ti/TiN的阻挡、Cu金属化和Cu接合线。替代地或另外，碳化硅器件可以包括欧姆接触层、包含MoN的阻挡、Cu金属化和Cu接合线。
作为至少一些实施例的基础，可以使用SiC二极管或者还有SiC MOSFET，其中在下文中可以省略器件特定的细节。FEOL（线的前端）过程流程的主要元素在图6a至6e中图示，开始于过程块欧姆NiAl接触（图6a和6b，例如接触层104），接着是TiW阻挡（图6c，例如包括单个TiW层的阻挡层结构106），然后是Cu金属化的制造（图6d溅射过程，例如金属化层108）。利用器件钝化（这里：酰亚胺602，图6e），可以完成前侧过程，可以通过后侧过程（研磨、后侧接触，未图示）完成前端(FE)过程。
图6a至6e示出了处于形成碳化硅器件的各个阶段的碳化硅器件600a；600b的部分的示意性横截面。碳化硅器件600a；600b可以类似于结合图1至5介绍的碳化硅器件来实现。碳化硅器件600a；600b包括碳化硅衬底102、包含NiAl的接触层104、包含TiW的阻挡层结构106和包含铜的金属化层108。碳化硅衬底102、接触层104、阻挡层结构106和/或金属化层108可以与结合图1至5介绍的碳化硅的相应组件类似实现。碳化硅器件600a和600b的不同之处在于碳化硅器件600a的阻挡层结构106覆盖（整个）接触层104，而碳化硅器件600b的阻挡层结构106（仅）部分地覆盖接触层104。
图6a示出了在沉积和结构化欧姆NiAl金属化104（例如接触层104）以接触p-和n-SiC区域（图中未指定）之后的（包括碳化硅衬底102的碳化硅器件600a；600b的）SiC半导体主体的示意性横截面。
图6b示出了在通过RTP（快速热处理）使NiAl接触104合金化之后的SiC半导体主体的示意性横截面。
图6c示出了在沉积和结构化TiW阻挡106（或者例如另一阻挡层结构106和/或粘附促进层）之后的SiC半导体主体的示意性横截面。在碳化硅器件600a中，TiW层小于NiAl层，在碳化硅器件600b中，NiAl接触层完全被TiW层覆盖。
图6d示出了在沉积和结构化Cu焊盘金属化108（例如金属化层108和/或功率金属）之后的SiC半导体主体的示意性横截面。
图6e示出了在沉积和结构化酰亚胺钝化602之后的SiC半导体主体的示意性横截面。
结合提出的概念或上文或下文（例如，图1至图5、图7至图14）描述的一个或多个示例提及图6a至图6e中示出的示例的更多细节和方面。方法500可以包括与所提出的概念的一个或多个方面或者上面或下面描述的一个或多个示例对应的一个或多个附加可选特征。
图7图示了具有半导体衬底1110的功率半导体器件1100的截面图。功率半导体器件1100可以包括例如碳化硅器件，和/或半导体衬底1110例如可以是碳化硅衬底。在下文中，功率半导体器件（例如碳化硅器件）也简称为功率器件。仅作为示例，图7中的功率半导体器件1100被描绘为具有沟槽栅极和所谓的沟槽接触的垂直晶体管。然而，本领域技术人员应当理解，结合图7中所示的实施例以及图7至11中所示的实施例所解释的某些概念适用于各种类型的功率半导体器件，诸如例如场效应晶体管(FET；例如MOSFET或JFET)、IGBT或二极管（例如，合并引脚肖特基二极管或合并引脚异质结二极管），其中每个所述功率半导体器件可以可选地包括所谓的超结结构（也称为“电荷补偿结构”）。特别地，结合图7至11的实施例所解释的各种概念可以适用于横向晶体管、具有平面栅极接触的晶体管和/或具有平面源极接触的晶体管。另外，结合图7至图11的实施例所解释的各种概念也可以适用于具有V形栅极（所谓的VMOS）的晶体管（例如MOSFET）。
半导体衬底1110（例如碳化硅衬底）可以由适合于制造半导体组件的任何宽带隙半导体材料制成。典型地，半导体衬底1110包括碳化硅(SiC)作为主要材料。通常，半导体衬底1110可以包括SiC、GaN、AlN或Ga2O3，更具体地为SiC、GaN或AlN作为主要材料。典型地，半导体衬底1110由这些宽带隙材料中的任何一种构成，其包含典型的无意杂质和有意掺杂剂。换句话说，半导体衬底的主要材料可以是相应的宽带隙材料，例如SiC（包括其任何晶体变体）、GaN、AlN或Ga2O3，特别是SiC或AlN。在下文中，层或衬底的主要材料可以是形成化合物或合金的那些原子。
尽管通常宽带隙材料特别是SiC可以具有更高的固有温度，但是宽带隙半导体材料作为衬底材料的使用不应被视为功率半导体器件1100的基本特征。作为代替，半导体衬底1110（例如碳化硅衬底）可以包括用于功率半导体器件的任何其他合适的材料，诸如例如硅(Si)。
根据一个实施例，半导体衬底1110主要由SiC形成，特别是由4H-SiC形成，即半导体衬底1110的主要材料或主要部分具有4H-SiC晶体结构。
半导体衬底（例如碳化硅衬底）可以是半导体晶片和/或外延生长的半导体主体。例如，半导体衬底可以包括已经外延生长到半导体晶片上的半导体主体。这里，在外延生长之后，可以去除（例如通过减薄或切割）晶片的至少一部分。
半导体衬底1110（例如碳化硅衬底）包括第一表面1111和第二表面1112，第一表面1111限定功率器件1100的第一侧，第二表面1112与第一表面1111相对布置并且限定功率器件1100的第二侧。
功率器件1100包括有源区1103。有源区1103是半导体衬底1110的区域，其主要承载通过功率器件1100的负载电流。在诸如MOSFET或IGBT之类的三端器件的情况下，有源区1103由多个有源晶体管单元限定，每个有源晶体管单元被配置用于承载一部分负载电流。特别地，有源区1103可以包括有源晶体管单元的至少一个沟道，该至少一个沟道可以被配置用于承载负载电流的一部分。
功率器件1100可以可选地包括横向外缘1105和布置在有源区1103和横向外缘1105之间的边缘终止区1104。与有源区1103不同，当功率器件1100处于阻断模式时，边缘终止区1104在半导体衬底1100的外围区域中提供阻断电压的受控释放。边缘终止区1104包括诸如场环和场电极的结构，以使电场成形并避免电场强度的局部夸大。
图7示意性地图示了由各栅极沟槽形成并在各栅极沟槽之间形成的垂直晶体管单元。每个栅极沟槽包括栅极电极1132，其通过相应的栅极电介质1131与周围的半导体材料电绝缘。栅极沟槽从第一表面1111延伸到半导体衬底1110的给定深度。栅极沟槽特别地延伸通过可以形成相应的源极区的第一掺杂区1121以及可以形成相应的体区的第二掺杂区1122进入可以形成有源晶体管单元的公共漂移区的第三掺杂区1123。第四掺杂区1124可以形成在半导体衬底1110的第二表面1112处。第四掺杂区1124在MOSFET的情况下可以形成漏极区，并且在IGBT的情况下可以形成发射极区。
第一掺杂区1121、第二掺杂区1122、第三掺杂区1123和第四掺杂区1124可以从第一表面1111到第二表面1112按该顺序形成在半导体衬底1110中。晶体管单元的每一个可以包括至少一个另外的掺杂区，其未在图7中示出。例如，二极管区（有时也称为“屏蔽区”）可以位于至少一些栅极沟槽的下方（也参见图11）。
在MOSFET的情况下，源极区1121、漂移区1123和漏极区1124具有诸如n型的第一导电类型，而体区1122具有诸如p型的第二导电类型。在IGBT的情况下，源极区1121（有时也称为发射极区）和漂移区1123具有第一导电类型，而体区1123和发射极区1124具有第二导电类型。
绝缘层1140布置在半导体衬底1110的第一表面1111上。绝缘层1140可以由单层或包括不同材料的层堆叠形成。例如，绝缘层1140可以与半导体衬底1110直接接触，例如与半导体衬底1110的整个第一表面1110直接接触。在其他实施例（图7中未示出）中，金属化可以与第一表面1110的至少部分直接接触。典型地，绝缘层1140由氧化硅形成，该氧化硅是通过化学气相沉积来沉积的。
绝缘层1140还可以形成所谓的金属间电介质，其是不同级别的导电层之间的绝缘层，诸如在下部多晶硅层和上部金属层之间。
开口1141形成在绝缘层1140中。绝缘层1140的材料可以例如围绕相应的开口1141。开口1141通常从绝缘层1140的上表面延伸到绝缘层1140的下表面，该下表面面向半导体衬底1110的第一表面1111。
在图7的实施例中，开口1141被描绘为具有宽度（即，沿第一表面1111的横向范围）的沟槽，其基本上小于相应晶体管单元的宽度（即，相邻栅极沟槽之间的横向距离）。例如，开口1141的宽度可以为晶体管单元的宽度的至多50％，典型地至多20％或至多10％。
然而，在其他实施例中，开口1141的宽度可以是相应晶体管单元的宽度的至少70％、典型地至少80％（参见例如图11的实施例）。在这种情况下，可以使用来自导电材料的基本上平面的接触（例如金属化）以用于例如经由欧姆连接来电接触第一掺杂区1121和/或第二掺杂区1122。
例如，可以使用蚀刻掩模（图7中未示出）通过一个或多个蚀刻过程形成开口1141。根据示例性实施例，蚀刻过程还适于蚀刻半导体衬底1110的一部分，从而形成接触沟槽，其延伸穿过第一掺杂区1121和/或到相应有源晶体管单元的第二掺杂区1122中。如果第一掺杂区1121是源极区，则延伸到第一掺杂区和/或第二掺杂区1122中的这种接触也可以称为源极沟槽。在其他实施例中，蚀刻过程在半导体衬底1110的第一表面1111处停止。在这种情况下，可以在第一表面1111处与第一掺杂区1121和/或第二掺杂区1122一起形成平面接触。
每个开口1141和相应的接触沟槽填充有导电材料，其形成相应的插塞1171、1172、1173。导电材料可以形成与第一掺杂区1121和第二掺杂区1122的电连接（典型地为欧姆连接）。在其他实施例（图7中未示出）中，导电材料可以作为层涂敷在半导体衬底1110的第一表面1111上。通常，导电材料可以形成与半导体衬底1110的至少一个掺杂区的电连接（欧姆或肖特基）。
图7示出了不同类型的插塞。这里描述的半导体器件1100可以包括所示类型的插塞中的仅一种或几种不同类型的插塞。但是，如前所述，其他类型的连接器也是可能的。结合图7的沟槽插塞描述的概念也可以适用于其他类型的连接器，诸如平面连接器。插塞1171完全填充包括接触沟槽的开口1141。插塞1171的材料可以与随后形成的前金属化1150的材料不同。前金属化1150可以例如包括两层或更多层，例如接触层和/或阻挡层结构和/或金属化层。或者，如1172所示，插塞可以与前金属化1150集成并且具有与前金属化1150相同的材料。插塞1172可以与前金属化1150一起形成。在另一个变型中，插塞1173也由与前金属化1150的材料不同的材料形成，并且与形成在第二掺杂区1122中的第五掺杂区1125接触。第五掺杂区1125具有与第二掺杂区1122相同的导电类型，但通常比第二掺杂区1122掺杂得高得多，以在插塞1173和第二掺杂区1122之间提供低欧姆接触。第五掺杂区1125通常被称为体接触区，因为它提供与体区1122的接触。
布置在绝缘层1140的相应开口1141中的插塞1171、1172、1173提供金属连接，其将前金属化1150与半导体衬底1110导电连接，例如与半导体衬底1110的第一掺杂1121区和第二掺杂区1122导电连接。
前金属化1150布置在绝缘层1140上或上方并且通常与绝缘层1140接触。插塞1171、1172和1173从前金属化1152延伸到半导体衬底1110并且提供与半导体衬底1110的相应掺杂区的相应欧姆接触。因此，绝缘层1140插入在前金属化和半导体衬底1110的第一表面1111之间。
后金属化1160形成在半导体衬底1110的第二表面1112上并与之接触。
前金属化1150和后金属化1160包括金属或金属合金。用于前金属化1150的材料特别是前金属化的功率金属的材料和后金属化1160可以是相同的或可以是不同的。此外，前金属化1150和后金属化1160都可以由单个材料层形成，或者可以包括由不同金属形成的至少两个材料层。
根据一个实施例，半导体衬底1110是所谓的宽带隙半导体材料，其由例如SiC、GaN、AlN和Ga2O3制成。对SiC和AlN特别感兴趣。半导体衬底1110的半导体材料具有给定的固有温度，其通常为至少600℃，诸如至少1100℃。根据一个实施例，选择用于形成前金属化1150特别是前金属化1150的至少一层的材料，使得其熔融温度高于半导体衬底1110的半导体材料的固有温度。选择具有高熔融温度的金属或金属合金或金属和金属合金的层堆叠确保了功率器件的稳健性不受金属化的影响。这将在下面参考图12至14进一步详细描述。
根据一个实施例，前金属化1150或前金属化1150的至少一层包含相对于前金属化的总量小于按重量计1％的、熔融温度低于半导体衬底1110的半导体材料的固有温度的金属。例如，前金属化1150可以不含铝，或者仅含小于按重量计1％的铝。
除此之外，在一些实施例中，前金属化1150也可以不含铜（除了由于制造而产生的杂质以外）或小于按重量计1％的铜。铝和铜都是用于形成厚的前金属化还有后金属化的广泛使用的材料。然而，两种金属（包括由这些金属形成的合金）具有相对低的熔融温度，其通常低于宽带隙半导体材料的固有温度。对于SiC作为半导体衬底的主要材料，可能尤其如此。
根据一个实施例，前金属化1150包含或基本上由选自包括Ti、TiN、TiW、V、Nb、Ta、TaN、Mo、W、WN、NiAl、Mo、MoN、Cu、Hf、HfN的组的一种或多种金属或金属合金以及它们的层组合或合金组合物组成。
结合提出的概念或上文或下文（例如，图1至6e、8至14）描述的一个或多个示例提及图7中示出的示例的更多细节和方面。结合图7示出的示例可以包括与所提出的概念的一个或多个方面或者上面或下面描述的一个或多个示例对应的一个或多个附加可选特征。
关于图8，示出了根据一个实施例的具有前金属化1250的功率器件的放大部分。可以是二氧化硅层的绝缘层1240被布置在半导体衬底1210的第一表面1211上或上方。在该实施例和其他实施例的变型中，绝缘层1240可以布置在诸如多晶硅层或金属层的导电层上，并且在这种情况下形成金属间电介质。
开口1241形成在绝缘层1240中并且延伸到并在开口1241内暴露半导体衬底1210的第一表面1211。当在垂直于半导体衬底1210的第一表面1211的垂直横截面中观察时，开口1241具有给定的宽度w。宽度w可以对应于开口1241的直径。绝缘层1240可以在垂直于半导体衬底1110的第一表面1211的垂直方向上具有给定的厚度h。
根据一个实施例，绝缘层1240的厚度h可以是约1μm，并且更通常地在约800nm和约2μm之间。开口1241的宽度w可以为约200nm至约1μm，并且更通常为约150nm至约2μm。
如图8所示，前金属化1250包括整体插塞或金属连接，其延伸穿过开口1241以与半导体衬底1210的第一表面1211接触。即使在图8的实施例中示出了整体插塞，但其他类型的插塞也是可能的。
根据一个实施例，前金属化1250包含与半导体衬底1110（例如碳化硅衬底）直接接触的至少一个接触层1253（例如，如结合图1所示的接触层）、接触层1253上的与接触层1253不同的粘附促进层1252（例如，结合图1所示的阻挡层结构）、以及在粘附促进层1252上并与之接触的功率金属1251（例如，如图1所示的金属化层），其中功率金属比接触层1253和粘附促进层1252中的每一个厚至少5倍。代替或除了提供粘附促进层1252之外，阻挡层结构可以例如在前金属化1250中提供。作为提供功率金属1251的替代或附加，例如，可以在前金属化1250中提供金属化层。
在更具体的实施例中，前金属化1250包括三个材料层。与半导体衬底1210直接接触的下层形成所谓的接触层1253。在接触层1253上，布置粘附层1252（和/或阻挡层结构），接着是所谓的功率金属1251（和/或金属化层）。因此，粘附层1252插入在接触层1253和功率金属1251之间。在其他实施例中，金属化1250可以包括更多的材料层（例如，附加的阻挡层结构和/或附加的金属化层）。例如，可以在接触层1253和功率金属1251之间插入附加的粘附层（例如，附加的阻挡层结构）。在又其他实施例中，金属化1250可以包括更少的材料层。根据如图8所示的实施例，接触层1253形成在开口1141中和绝缘层1140上，特别是在开口1141的侧壁上和绝缘层1140的上表面上。在实施例中，接触层1253可以形成在仅开口1141中。
根据一个实施例，功率金属1251可以由选自包括Ti、Mo、W、Hf的组的金属或金属合金、这些金属的氮化物和它们的层组合或合金化合物形成。功率金属可以基本上不含铝，诸如具有小于按重量计1％的铝含量，例如小于按重量计0.5％的铝。功率金属1251形成比较厚的金属层，其分别比粘附层1252和接触层1253中的每一个厚得多。例如，功率金属1251可以具有约至少3μm的厚度，典型地在约3μm至约30μm的范围内。
更一般地，前金属化1250可以包括厚度为至少1μm、特别是至少2μm、更特别地至少3μm的至少一个层。至少一个层可以由选自包括Ti、Mo、W、Hf的组的金属或金属合金、这些金属的氮化物和它们的层组合或合金组合物形成。至少一个金属层可以是功率金属1251。
上述金属和金属氮化物具有高熔融温度。例如，Ti的熔融温度为1668℃，Mo的熔融温度为2623℃，W的熔融温度为3422℃，Hf的熔融温度为2233℃，TiN的熔融温度为2950℃，并且MoN的熔融温度为1750℃。
在至少一个实施例中，铜(Cu)可以用作前金属化。在这种情况下，半导体材料通常具有至少600℃但是至多1000℃的固有温度。例如，半导体材料然后可以是GaAs或Si。Cu的熔融温度为1084℃，并且原则上也可以使用，条件是使用不含Al的中间层。
除了由上述金属提供的高熔融温度之外，还可以在上述金属（包括其合金）具有与半导体材料（例如，SiC）的热膨胀系数相似的热膨胀系数的事实中看到另一个益处。由于功率器件的工作温度可以显著变化并且可以达到高温，所以期望厚功率金属1251和半导体衬底1210的热膨胀系数的适当匹配，以减少由瞬态热冲击引起的机械张力。除此之外，粘附层1252可以部分地吸收功率金属1251和半导体衬底1210的热膨胀系数的不匹配。这进一步减小了由变化的热条件引起的机械张力。
例如，Mo的热膨胀系数约为4.8×10-6 K-1，W的热系数约为4.3×10-6 K-1，并且4H-SiC的热系数约为4.5×10-6 K-1，这使Mo和W特别适合具有由SiC或4H-SiC形成的半导体衬底1210的SiC基和4H-SiC基功率器件。除此之外，Mo和W的导电率足够高（相对于铝的导电率约为50％）而适合功率金属化。
根据一个实施例，粘附层1252（例如阻挡层结构）可以由选自包括TiN、TiW、MoN、Ta的组的金属或金属合金及其层组合或合金组合物形成。粘附层1252的厚度可以相当小，例如在约20nm至约500nm之间的范围内，特别是在约50nm至约500nm之间的范围内。粘附层1252的主要目的是改善功率金属1251和接触层1253之间的粘附性。
根据一个实施例，薄阻挡层可以可选地布置在粘附层1252和接触层1253之间。例如，阻挡层可以具有约5nm的厚度。在进一步的实施例中，不需要附加的阻挡层，因为粘附层1252的材料也可以用作针对不想要的金属扩散的阻挡。
根据一个实施例，接触层1253由选自包括Ti、V、Nb、Ta、Mo、W、Ni、NiAl的组的金属或金属合金以及其层组合或合金组合物形成。典型地，粘附层1252和接触层1253由不同的金属或金属合金形成。接触层1253可以比粘附层1252薄。例如，接触层1253可以具有约100nm的厚度，更通常在约20nm至约140nm之间。
可以选择接触层1253的材料，使得它允许形成接触层1253的材料的至少一种化学元素和半导体衬底1210的半导体材料的至少一种化学元素的二元、三元或四元合金系统。这种合金系统可以直接位于半导体衬底1210和接触层1253之间。通过允许形成这种合金系统，半导体衬底1210的半导体材料和接触层1253之间的接触电阻可以减小，从而实现低欧姆接触。代替提供欧姆接触，在本文所述的某些实施例中，还期望在接触层1253和半导体衬底1210之间形成肖特基接触。
例如，在SiC作为半导体材料的情况下，半导体材料的化学元素是Si和C，或者在GaN作为半导体材料的情况下，半导体材料的化学元素是Ga和N。接触层1253的材料的化学元素对于NiAl来说可以是Ni和Al作为接触层1253的示例性材料，或对于TiW来说可以是Ti和W作为接触层1253的示例性材料。例如，在SiC作为半导体材料的情况下，可能发生接触层1253的材料的所谓的材料的硅化。
接触层1253可以包括具有相当低的铝含量的NiAl。可能的是，相当低的铝含量减少或防止接触层1253在半导体衬底1210的固有温度以下的温度处熔融。例如，铝含量可以小于接触层1253的总重量的1％（基于重量）。
如图8所示，接触层1253与绝缘层1240的形状一致并且覆盖绝缘层1240的上表面以及开口1241的侧壁。接触层1253也与半导体衬底的上表面1211直接接触，而没有任何其他层插入在接触层1253和上表面1211之间。粘附层1252完全覆盖接触层1253，并且因此也形成在绝缘层1240的上表面上和开口1241的侧壁上。功率金属1251形成在粘附层1252上并延伸到开口1241中。延伸到开口1241中的前金属化1250的部分可以被描述为前金属化1250的整体插塞或整体金属连接。如上面结合图7进一步描述的那样，将也可以形成与前金属化1250分离的插塞或金属连接。
可以使用化学气相沉积(CVD)过程、物理气相沉积(PVD)过程、反应溅射或原子层沉积(ALD)过程来形成接触层1253和粘附层1252中的每一个。功率金属1251可以通过CVD或物理气相沉积(PVD)过程形成。例如，通常使用PVD过程沉积V和Mo，而使用CVD过程沉积W，其中WF6是钨源气体。Ti和TiN可以例如使用PVD或CVD来沉积。
根据一个实施例，用于接触层1253、粘附层1252和功率金属1251的合适的金属层堆叠不含用于功率金属1251的金属氮化物。示例性金属层堆叠包括用于接触层1253的Ti；用于粘附层1252的TiN、TiW或Ta；以及用于功率金属1251的V、W或Mo。
根据进一步的变型，在功率金属1251上形成焊料，例如可烧结的焊料材料，以便于与功率金属1251的外部连接。
与先前方法不同，Ti、Mo、W、Hf和这些金属的氮化物用作功率金属1251。在先前的方法中，这些金属专门用于阻挡层或粘附层，如在例如铜金属化的情况下那样。功率金属1251形成得比较厚并且通常是接触层1253和粘附层1252中的每一个的至少五倍那么厚。在进一步的实施例中，功率金属层1251形成为是接触层1253和粘附层1252中的每一个的至少10倍那么厚。
根据本文所述的实施例，半导体器件1240的温度的暂时强烈增加被前金属化1250所吸收，前金属化1250基本上由熔融温度高于半导体衬底1210的半导体材料的固有温度的金属组成。因此，即使强烈的温度升高也不会导致前金属化1250的部分熔融。瞬态温度升高主要发生在半导体衬底1210的第一表面1211处或附近，并且因此前金属化1250特别经受强温度变化。为了吸收更持久的温度升高，后金属化也可以由熔融温度高于半导体衬底1210的固有温度的金属或金属合金形成。或者，后金属化1160可以制成特别厚，使得后金属化1160用作具有改善热耗散的散热器。
在先前的方法中，前金属化1250被制成相当厚以吸收或平衡临时温度增加。较厚的前金属化具有较大的体积，并且因此可以吸收更多的能量。这有效地改善了热耗散。然而，这些方法仅部分有效，因为当温度峰较高或持续较长时，用于前金属化的材料可能开始熔融。因此，提供厚的前金属化可能仅部分地解决该问题并且可能由于金属化的厚度而导致其他问题。
与其不同，本文提出的方法提供了可以禁得起甚至持久且高温度峰的前金属化，因为用于形成前金属化的金属和金属合金是高熔点金属。因此，与先前的方法不同，功率器件的预期稳健性可能不受所使用的金属化的影响。据信，采用如本文所述的高熔点金属的功率器件可以比采用其他金属的功率器件更好地承受温度峰。
除了前金属化之外，用于前金属化1250的上述金属也可以用于形成功率器件的栅极电极或其他金属结构。期望功率器件的所有金属结构由熔融温度高于半导体衬底的半导体材料的固有温度的金属、金属合金和金属氮化物形成或由它们构成。例如，功率器件的所有金属结构可以不含铝，或具有小于按重量计1％的铝含量。
如果栅极电极由这些高熔点金属或金属合金中的任何一种形成，则栅极电极可以形成为如上结合前金属化描述的金属层堆叠。或者，栅极电极可以包括仅两个金属层或仅单个金属层，因为栅极电极通常不与半导体衬底进行直接接触并且通过至少栅极电介质与半导体衬底电绝缘。
此外，功率器件可以包括通过相应的栅极电介质与半导体衬底电绝缘的多个栅极电极和/或选自包括栅极流道、栅极焊盘、源极流道、源极焊盘、场电极、沟道截断电极及其组合的组中的至少一个金属结构，其中栅极电极和/或至少一个金属结构包括或基本上由选自包括Ti、TiN、TiW、V、Nb、Ta、TaN、Mo、W、WN、NiAl、Mo、MoN、Cu、Hf、HfN的组中的一种或多种金属或金属合金以及其层组合或合金组合物构成。特别地，每个金属结构可以基本上不含铝，例如具有相对于相应金属结构的总量按重量计小于1％或小于0.5％的铝含量。更一般地，熔融温度低于1100℃的金属的含量可以相对于相应金属结构的总量按重量计小于1％或小于0.5％。
根据本文所述的实施例，前金属化1150包括或基本上由熔融温度高于1100℃的一种或多种金属和/或金属合金组成。
根据本文描述的实施例，功率器件还包括通过相应的栅极电介质1131与半导体衬底1110电绝缘的多个栅极电极1132，其中每个栅极电极1132包括或基本上由熔融温度高于1100℃的一种或多种金属或金属合金组成。
根据本文描述的实施例，前金属化1150延伸穿过绝缘层1140的相应开口1141并形成布置在绝缘层1140的相应开口1141中的相应金属连接1171、1172、1173。金属连接1171、1172、1172形成到半导体衬底1110的相应电连接。形成或布置在半导体衬底1110的第一表面1111处的每个导电结构可以基本上由熔融温度高于1100℃的金属或金属合金构成。
根据本文所述的实施例，半导体器件的每个金属结构包含相对于相应金属结构的总量小于按重量计1％的熔融温度低于1100℃的金属。
前金属化1150可以基本上由选自Ti、TiN、TiW、V、Nb、Ta、TaN、Mo、W、WN、NiAl、Mo、MoN、Cu、Hf、HfN的组的一种或多种金属或金属合金和它们的层组合或合金组合物构成。
结合上面或下面（例如，图1至图7、图9至图14）描述的一个或多个示例的所提出的概念提及了图8中示出的示例的更多细节和方面。结合图8示出的示例可以包括与所提出的概念的一个或多个方面或者上面或下面描述的一个或多个示例对应的一个或多个附加可选特征。
图9图示了图8的实施例的变型。接触层1353仅形成在绝缘层1140的开口1141中，更具体地仅形成在开口1341的底部处以与开口周围的绝缘层1340没有覆盖的第一表面1311直接接触。因此，粘附层1352（例如阻挡层结构）在开口1341的侧壁处与绝缘层1340的材料进行接触。功率金属1351（例如金属化层）形成在粘附层1352上并与其接触。与图8的实施例一样，功率金属1351、粘附层1352和接触层1353一起形成前金属化1350。
结合上面或下面（例如，图1至图8、图10至图14）描述的一个或多个示例的提出的概念提及了图9中示出的示例的更多细节和方面。结合图9示出的示例可以包括与所提出的概念的一个或多个方面或者上面或下面描述的一个或多个示例对应的一个或多个附加可选特征。
图10图示了图8的实施例的进一步变型。在蚀刻开口1441期间，暴露的半导体衬底1410也被部分蚀刻，使得开口1441延伸到半导体衬底1410中以形成接触沟槽。该接触沟槽的底部在半导体衬底1410的第一表面1411下方。接触层1453完全覆盖绝缘层1440、开口1441的侧壁和接触沟槽的侧壁、以及接触沟槽的底部。粘附层1453（例如阻挡层）完全形成在接触层1453上并覆盖接触层1453，同时被功率金属1451（例如金属化层）完全覆盖。
结合上面或下面（例如，图1至9、11至14）描述的一个或多个示例的所提出的概念提及了图10中示出的示例的更多细节和方面。结合图10示出的示例可以包括与所提出的概念的一个或多个方面或者上面或下面描述的一个或多个示例对应的一个或多个附加可选特征。
图11图示了功率器件特别是垂直半导体器件并且更具体地说是具有可选集成二极管的垂直功率晶体管器件的垂直截面图。半导体器件包括半导体衬底1510和集成在半导体衬底1510中的至少两个晶体管单元1581、1582。在图11中，仅图示了两个晶体管单元1581、1582。然而，功率器件可以包括多于两个晶体管单元，每个晶体管单元布置在功率器件的有源区中。
每个晶体管单元1581、1582包括漂移区1523、源极区1521和体区1522。体区1522布置在源极区1521和漂移区1523之间。在图11的实施例中，如在图13的实施例中那样，各个晶体管单元1581、1582具有公共的漂移区1523。
每个晶体管单元1581、1582可以可选地包括二极管区1590。二极管区1590可以从在功率器件的操作期间存在的高电场屏蔽栅极电极1532的栅极电介质1531，这特别是通过经由利用JFET效应来减小栅极电介质1531处的电场。
在可选的二极管区1590和漂移区1523之间形成pn结。二极管区1590可以是p掺杂区。二极管区1590（当存在时）可以包括第一二极管区1591和在第一二极管区1591上方的第二二极管区1592。然而，与图11中所示的实施例不同，二极管区1590可以是具有变化特别是沿垂直方向变化的掺杂分布的单个区。例如，二极管区1590可以在上部区（即更靠近第一表面1511）中具有高掺杂浓度，而不是在下部区（即更靠近其中布置有栅极电极1532的沟槽的底部）中。例如，上部区对应于第二掺杂区1592，而下部区对应于第一掺杂区1591。
尽管图11图示了第二二极管区1592横向大于第一二极管区1591，但是根据一个实施例，第一二极管区1591和第二二极管区1592都可以在图11的横截面图中具有相同的横向延伸。在本文描述的实施例的另一变型中，第一二极管区1591和第二二极管区1592可以形成为单个公共二极管区。
公共二极管区、或者第一二极管区1591和第二二极管区1592中的至少一个、或者第一二极管区1591和第二二极管区1592这两个也可以部分地或完全地布置在沟槽下方。
每个晶体管单元1581、1582还包括栅极电极1532，其布置在沟槽中并且通过栅极电介质1531与体区1522、（可选的）二极管区1590和漂移区1523介电绝缘。沟槽可以沿着投影到附图平面的方向延伸。具有每个晶体管单元1581、1582的栅极电极1532的沟槽在图11所示的横截面中具有第一侧壁、与第一侧壁相对的第二侧壁和底部。每个晶体管单元1581、1582的体区1522邻接对应沟槽的第一侧壁、（可选的）二极管区1590邻接对应沟槽的第二侧壁，并且漂移区1523和（可选）二极管区1590之间的pn结邻接对应沟槽的底部。相应晶体管单元的源极区1521可以横向地布置在沟槽的两侧以与栅极电介质1531接触。或者，相应的晶体管单元的源极区1521可以仅形成在沟槽的一侧处，例如在与其中形成第二二极管区1592的侧相对的沟槽的相应左侧处。
沟道区1533沿着晶体管单元1581、1582的相应沟槽的第一侧壁在体区1522中延伸。
每个晶体管单元1581、1582的（可选的）二极管区1590从与相邻晶体管单元的体区1522和源极区1521邻近的半导体衬底1510的第一表面1511延伸到其中形成pn结的漂移区1523中。电绝缘层（绝缘层）1540覆盖第一表面1511和栅极电极1532。绝缘层1540具有开口1541，其中绝缘层1540露出（可选的）第二二极管区1592和各个晶体管单元1581、1582的源极区1521。
与图11中所示的实施例不同，二极管区1590也可以沿着整个沟槽延伸或在沟槽的部分处完全位于沟槽下方。在这种情况下，沟道区1533可以沿着第一侧壁并且沿着与沟槽的第一侧壁相对的第二侧壁延伸。例如，沟槽下方的二极管区1590可以与位于沟槽中并与栅极电极1532电绝缘的导电材料接触。导电材料可以至少部分地位于栅极电极1532下方和/或沿栅极电极1532的延伸方向与栅极电极邻近。
在功率器件的其他实施例中，二极管区1590可以位于不同的位置处，特别是与具有栅极电极1532的沟槽间隔开。例如，二极管区1590可以位于相邻沟槽之间。在这种情况下，二极管区1590的底部可以具有比具有栅极电极1532的沟槽的底部更大的到第一表面1511的距离。也就是说，二极管区1590可以具有比具有栅极电极1532的沟槽更大的垂直范围。
包括功率金属1551、粘附层1552和接触层1553的前金属化形成在绝缘层1540上并延伸到开口1541中，以与第二二极管区1592和源极区1521进行接触。
前金属化与源极端子S接触。栅极电极1532与栅极端子G接触。形成在半导体衬底1510的第二表面处的漏极区1524与漏极端子D接触。
参考图12至14，参考SiC功率器件解释其他方面。
结合上面或下面（例如，图1至10、12至14）描述的一个或多个示例的提出的概念提及了图11中示出的示例的更多细节和方面。结合图11示出的示例可以包括与所提出的概念的一个或多个方面或者上面或下面描述的一个或多个示例对应的一个或多个附加可选特征。
图12图示了在雪崩期间由感应负载供应给公共功率器件的雪崩破坏电流JAS和能量EAS的测量。所得的依赖性大致对应于对感应负载的预期依赖性，其可以通过以下关系描述：
Figure 229412DEST_PATH_IMAGE002
其中，IAS为雪崩电流，A为大致对应于有源区的有效芯片面积，Ti为结温度，T0为环境温度，L为雪崩感应负载，BVi为功率器件的额定击穿电压，并且Vdd为电压源的电压。
图13图示了破坏性雪崩测量。使用由测量提供的电值和SiC的材料参数，可以估计雪崩脉冲期间的温度的升高。这还允许根据以下关系估计功率器件在其处被破坏的温度：
Figure 146553DEST_PATH_IMAGE004
Figure 926290DEST_PATH_IMAGE006
其中，Tj，max是最大结温度，tav是雪崩期间的时间，k是SiC的比热导率，c是SiC的比热容，并且ρ是SiC的密度。
使用上述关系和SiC特别是4H-SiC的材料特性，估计破坏温度为约600℃至约650℃。该温度远低于SiC的固有温度，在固有温度处，固有传导占主导地位，这导致功率器件的破坏。破坏温度的降低归因于在常见的SiC功率器件中使用诸如铝的低熔点金属。
为了说明的目的，在图14中图示AlCu合金的相图，其示出了具有高Al含量的常用的AlCu合金（如虚线椭圆所示）具有远低于SiC的固有温度的相对较低的熔融温度。
因此，当使用不适当的金属化时，SiC和其他宽带隙材料所提供的益处不能被充分利用。
本发明旨在通过使用高熔点金属和金属合金来克服该缺点，这允许充分利用宽带隙材料的能力。功率器件的稳健性可以显著提高。
特别地，通过仅使用高熔点材料用于前金属化，可以改善由例如雪崩击穿和短路引起的对单个热峰的稳健性。为了进一步改善耐受例如重复雪崩（重复性雪崩）的稳健性，后金属化也可以仅由高熔点材料构成。
进一步的示例涉及本发明的其他方面。
示例1涉及功率半导体器件，包括：具有第一表面1111的半导体衬底1110，半导体衬底1110包括具有固有温度的宽带隙半导体材料；在半导体衬底1110的第一表面1111上方的绝缘层1140，绝缘层1140包括在垂直方向上延伸穿过绝缘层1140的至少一个开口1141；在绝缘层1140上方的前金属化1150，其中绝缘层1140插入在前金属化1150和半导体衬底1110的第一表面1111之间；金属连接1171、1172、1173，其布置在绝缘层1140的开口1141中并且将前金属化1150与半导体衬底1110导电地连接，其中前金属化1150包括至少一层或基本上由一层组成，其中至少一层基本上由具有比半导体材料的固有温度更高的熔融温度的金属或金属合金组成。
示例2涉及示例1的功率半导体器件，其中半导体材料的固有温度为至少600℃，特别是至少1100℃。
示例3涉及示例1的功率半导体器件，其中半导体材料的固有温度为至少600℃且小于1000℃。
示例4涉及示例1至3中任一项的功率半导体器件，其中半导体衬底包括SiC作为主要材料。
示例5涉及示例1至4中任一项的功率半导体器件，其中前金属化1150包含相对于前金属化的总量小于按重量计1％的熔融温度低于固有温度的金属。
示例6涉及示例1至5中任一项的功率半导体器件，其中前金属化1250包括与半导体衬底1110直接接触的至少一个接触层1253，接触层1253上的与接触层1253不同的粘附促进层1252，以及在粘附促进层1252上并与其接触的功率金属1251，功率金属是接触层1253和粘附促进层1252中的每一个的至少5倍那么厚。
示例7涉及示例6的功率半导体器件，其中接触层1253仅形成在绝缘层1140的开口1141中。
示例8涉及示例6的功率半导体器件，其中接触层1253形成在开口1141中和绝缘层1140上。
示例9涉及示例6至8中任一项的功率半导体器件，其中接触层1253由选自包括Ti、V、Nb、Ta、Mo、W、Ni、NiAl的组的金属或金属合金以及它们的层组合或合金组合物形成。
示例10涉及示例6至9中任一项的功率半导体器件，其中粘附促进层1252由选自包括TiN、TiW、MoN、Ta的组的金属或金属合金以及它们的层组合或合金组合物形成。
示例11涉及示例6至10中任一项的功率半导体器件，其中功率金属1251由选自包括Cu、Ti、Mo、W、Hf的组的金属或金属合金、这些金属的氮化物、以及它们的层组合或合金组合物形成。
示例12涉及前述示例中任一项的功率半导体器件，还包括通过相应的栅极电介质1131与半导体衬底1110电绝缘的多个栅极电极1132，其中每个栅极电极1132包括或基本上由选自包括Ti、TiN、TiW、V、Nb、Ta、TaN、Mo、W、WN、NiAl、Mo、MoN、Cu、Hf、HfN的组的一种或多种金属或金属合金、以及其层组合或合金组合物组成。
示例13涉及前述示例中任一项的功率半导体器件，还包括选自包括栅极流道、栅极焊盘、源极流道、源极焊盘、场电极、沟道截断电极、及其组合的组的至少一个金属结构，其中至少一个金属结构包含或基本上由选自包括Ti、TiN、TiW、V、Nb、Ta、TaN、Mo、W、WN、NiAl、Mo、MoN、Cu、Hf、HfN的组的一种或多种金属或金属合金、以及其层组合或合金组合物组成。
示例14涉及前述示例中任一项的功率半导体器件，其中前金属化1150的至少一层具有至少1μm的厚度。
示例15涉及功率半导体器件，包括：具有第一表面1111的半导体衬底1110，半导体衬底1110包括选自包括SiC、GaN、AlN和Ga2O3的组的单晶半导体材料；在半导体衬底1110的第一表面1111上的绝缘层1140，绝缘层1140包括延伸穿过绝缘层1140的多个开口1141；在绝缘层1140上的前金属化1150，其中绝缘层1140插入在前金属化1150和半导体衬底1110的第一表面1111之间，前金属化1150延伸穿过绝缘层1140的相应开口1141并形成布置在绝缘层1140的相应开口1141中的相应的金属连接1171、1172、1173，金属连接1171、1172、1173形成到半导体衬底1110的相应电连接，其中前金属化1150包括或基本上由熔融温度高于1100℃的一种或多种金属和/或金属合金组成。
示例16涉及示例15的功率半导体器件，还包括通过相应的栅极电介质1131与半导体衬底1110电绝缘的多个栅极电极1132，其中每个栅极电极1132包括或基本上由熔融温度高于1100℃的一种或多种金属或金属合金组成。
示例17涉及示例15或16的功率半导体器件，其中形成或布置在半导体衬底1110的第一表面1111处的每个导电结构基本上由熔融温度高于1100℃的金属或金属合金组成。
示例18涉及示例15至17中任一项的功率半导体器件，其中前金属化1150基本上由选自包括Ti、TiN、TiW、V、Nb、Ta、TaN、Mo、W、WN、NiAl、Mo、MoN、Cu、Hf、HfN的组的一种或多种金属或金属合金、以及其层组合或合金组合物组成。
示例19涉及示例15至18中任一项的功率半导体器件，还包括选自包括栅极流道、栅极焊盘、源极流道、源极焊盘、场电极、沟道截断电极及其组合的组的至少一个金属结构，其中至少一个金属结构包含或基本上由选自包括Ti、TiN、TiW、V、Nb、Ta、TaN、Mo、W、WN、NiAl、Mo、MoN、Cu、Hf、HfN的组的一种或多种金属或金属合金、以及其层组合或合金组合物组成。
示例20涉及示例15至19中任一项的功率半导体器件，其中半导体器件的每个金属结构包含相对于相应金属结构的总量小于按重量计1％的熔融温度低于1100℃的金属。
与一个或多个先前详述的示例和附图一起提及和描述的方面和特征也可以与一个或多个其他示例组合，以便替换其他示例的相似特征或者以便向其他示例附加地引入特征。
示例可以进一步是或涉及具有程序代码的计算机程序，其用于当计算机程序在计算机或处理器上执行时执行上述方法中的一个或多个。可以通过编程的计算机或处理器来执行各种上述方法的步骤、操作或过程。示例还可以覆盖诸如数字数据存储介质的程序存储设备，其是机器、处理器或计算机可读的并且编码机器可执行、处理器可执行或计算机可执行的指令程序。指令执行或导致执行上述方法的一些或全部动作。程序存储设备可以包括或者是例如数字存储器、诸如磁盘和磁带的磁存储介质、硬盘驱动器、或光学可读数字数据存储介质。进一步的示例还可以覆盖被编程为执行上述方法的动作的计算机、处理器或控制单元、或被编程为执行上述方法的动作的（现场）可编程逻辑阵列((F)PLA)或（现场）可编程门阵列((F)PGA)。
说明书和附图仅说明了本公开的原理。此外，本文所述的所有示例主要明确地旨在仅用于说明目的，以帮助读者理解本公开的原理和发明人为促进领域所贡献的概念。这里叙述本公开的原理、方面和示例的所有陈述以及其具体示例旨在涵盖其等同物。
表示为“用于……的部件”的执行特定功能的功能块可以指代被配置为执行特定功能的电路。因此，“用于……的部件”可以实现为“配置为或适于……的部件”，诸如被配置为或适于相应任务的设备或电路。
图中所示的各种元件的功能（包括标记为“部件”、“用于提供信号的部件”、“用于产生信号的部件”等的任何功能块）可以以专用硬件（诸如“信号提供器”、“信号处理单元”、“处理器”、“控制器”等）以及能够执行与适当软件相关联的软件的硬件的形式实现。当由处理器提供时，功能可以由单个专用处理器、由单个共享处理器或由多个单独的处理器提供，其中一些或全部可以是共享的。然而，术语“处理器”或“控制器”到目前为止不限于专门能够执行软件的硬件，而是可以包括数字信号处理器(DSP)硬件、网络处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、用于存储软件的只读存储器(ROM)、随机存取存储器(RAM)和非易失性存储装置。也可以包括常规和/或定制的其他硬件。
应当理解，除非例如出于技术原因明确地或隐含地另外说明，否则说明书或权利要求中公开的多个动作、过程、操作、步骤或功能的公开内容可以不被解释为在特定顺序内。因此，多个动作或功能的公开不会将这些限制于特定顺序，除非由于技术原因这些动作或功能不可互换。此外，在一些示例中，单个动作、功能、过程、操作或步骤可以包括或可以分别分成多个子动作、功能、过程、操作或步骤。除非明确排除，否则可以包括这样的子动作，并且是该单个动作的公开的一部分。
此外，以下权利要求在此并入详细描述中，其中每个权利要求可以作为单独的示例独立存在。尽管每个权利要求可以作为单独的示例独立存在，但应注意，尽管从属权利要求在权利要求书中可以是指与一个或多个其他权利要求的特定组合，但是其他示例也可以包括从属权利要求与每个其他从属权利要求或独立权利要求的主题的组合。除非声明不意图特定组合，否则本文明确提出了这样的组合。此外，意图将权利要求的特征包括到任何其他的独立权利要求中，即使该权利要求并不直接从属于独立权利要求。

Claims (25)

1.一种碳化硅器件(100；200；300a；300b；600a；600b)，包括：
碳化硅衬底(102)；
接触层(104)，包括镍、硅和铝，其中接触层(104)位于碳化硅衬底(102)上；
包括钛和钨的阻挡层结构(106)，其中接触层(104)位于碳化硅衬底(102)和阻挡层结构(106)的至少一部分之间；和
包括铜的金属化层(108)，其中阻挡层结构(106)位于碳化硅衬底(102)和金属化层(108)之间。
2.根据权利要求1所述的碳化硅器件，其中所述阻挡层结构(106)包括TiW层。
3.根据权利要求2所述的碳化硅器件，其中所述TiW层与所述金属化层(108)接触。
4.根据权利要求1或2所述的碳化硅器件，其中所述阻挡层结构(106)包括TiWN层。
5.根据权利要求4所述的碳化硅器件，其中所述TiWN层与所述金属化层(108)接触。
6.根据前述权利要求之一所述的碳化硅器件，其中所述阻挡层结构(106)与所述接触层(104)接触。
7.根据前述权利要求之一所述的碳化硅器件，其中所述阻挡层结构(106)包括Ti/TiN层、TiW层、TiWN层和MoN层的组的一个或多个层。
8.根据前述权利要求之一所述的碳化硅器件，其中所述阻挡层结构(106)包括Ti/TiN层。
9.根据权利要求8所述的碳化硅器件，其中所述Ti/TiN层与所述接触层(104)接触。
10.根据权利要求8或9所述的碳化硅器件，其中所述阻挡层结构(106)包括Ti/TiN层以及TiW层和TiWN层中的至少一个。
11.根据权利要求8、9或10所述的碳化硅器件，其中Ti/TiN层的钛层与所述接触层(104)接触。
12.根据前述权利要求之一所述的碳化硅器件，其中所述阻挡层结构(106)的垂直厚度为至少100nm且至多600nm。
13.根据前述权利要求之一所述的碳化硅器件，其中所述接触层(104)是NiSiAl层。
14.根据前述权利要求之一所述的碳化硅器件，其中所述接触层(104)包含按体积计至少1％至多20％的硅。
15.根据前述权利要求之一所述的碳化硅器件，其中所述接触层(104)包含按体积计至多10％的碳包含物。
16.根据前述权利要求之一所述的碳化硅器件，其中所述接触层(104)与所述碳化硅衬底(102)的第一掺杂区和/或与所述碳化硅衬底(102)的第二掺杂区欧姆接触，其中第一掺杂区具有第一导电类型，并且其中第二掺杂区具有第二导电类型。
17.根据前述权利要求之一所述的碳化硅器件，其中所述金属化层(108)包含按体积计至少60％的铜。
18.根据前述权利要求之一所述的碳化硅器件，其中所述金属化层(108)是所述接触层(104)和所述阻挡层结构(106)中的每一个的至少5倍那么厚。
19.根据前述权利要求之一所述的碳化硅器件，还包括接合线，所述接合线接合到所述金属化层(108)。
20.根据权利要求19所述的碳化硅器件，其中使用钉头接合将所述接合线接合到所述金属化层(108)。
21.根据权利要求19或20中任一项所述的碳化硅器件，其中所述接合线具有至多100μm的直径。
22.根据权利要求19至21中任一项所述的碳化硅器件，其中所述接合线是铜接合线。
23.根据前述权利要求之一所述的碳化硅器件，其中所述碳化硅器件包括接触焊盘，其中所述接触焊盘是所述碳化硅器件的栅极接触焊盘或感测接触焊盘，其中所述接触焊盘至少部分地由所述金属化层(108)形成，其中所述接触焊盘的横向表面积为至多200μm×200μm。
24.根据前述权利要求之一所述的碳化硅器件，其中所述碳化硅器件的晶体管结构和/或二极管结构中的至少一个具有大于100V的击穿电压。
25.一种用于形成碳化硅器件的方法(500)，包括：
在碳化硅器件的碳化硅衬底(102)上形成(110)包括镍、硅和铝的接触层(104)；
在形成接触层(104)之后，形成(120)包含钛和钨的阻挡层结构(106)；和
在形成阻挡层结构(106)之后，形成(130)包含铜的金属化层(108)，
使得经由阻挡层结构(106)和接触层(104)在金属化层(108)和碳化硅衬底(102)的掺杂区之间形成欧姆连接。
CN201910594477.XA 2018-07-03 2019-07-03 碳化硅器件和用于形成碳化硅器件的方法 Pending CN110676322A (zh)

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