CN110674062A - 重叠存储器访问的方法 - Google Patents

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CN110674062A CN201910452334.5A CN201910452334A CN110674062A CN 110674062 A CN110674062 A CN 110674062A CN 201910452334 A CN201910452334 A CN 201910452334A CN 110674062 A CN110674062 A CN 110674062A
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Abstract

公开了重叠存储器访问的方法，用于访问计算机中的存储器的改进的方法和系统。在一个实施例中，采用差分写时钟信号的真实部分和补码部分作为两个单端时钟信号，用于独立地控制存储器系统中的不同存储器芯片。例如，在具有两个存储器芯片的存储器系统中，一个存储器芯片配置成使用真实写时钟信号，而另一个存储器芯片配置成使用补充写时钟信号。采用差分写时钟信号作为两个单端时钟信号允许跨多个存储器芯片对写和读操作进行重叠，从而减少访问存储器所需的时间。因此，所公开的方法和系统提供了更有效的存储器系统，其可用于改进计算机的操作。

Description

重叠存储器访问的方法
相关申请的交叉引用
本申请要求于2018年7月3日提交的、申请号为62/693,526、题为“重叠存储器访问的方法(Method for OVERLAPPORY MEMORY ACCESSES)”的美国临时申请的权益，该临时申请通过引用整体并入本文中。
技术领域
本申请总地涉及存储器系统，更具体地，涉及通过减少在存储器系统的不同存储器芯片之间切换时的访问时间来提高存储器系统的性能。
背景技术
存储器系统通常包括多个存储器芯片，其连接到单个存储器控制器并由其控制。一些存储器系统是指包括具有多个存储体的存储器芯片的存储器封装，其中存储器芯片的每个存储体共享公共输入/输出总线。单个存储器控制器可用于指导存储器封装的多个存储器芯片的存储器操作。
正在开发的各种计算机应用正在推动存储器系统的处理性能和功率效率的改进。存储器系统是新数据密集型应用程序(例如虚拟现实(VR)和增强现实(AR)，云计算和人工智能)的关键。这些和其他应用需要改进存储器访问，包括更高的带宽，更高的速度，当然还有更低的功率。
发明内容
在一个方面，本公开提供了一种操作具有多个存储器芯片的存储器的方法。在一个实施例中，该方法包括：(1)采用差分写时钟信号作为两个单端时钟信号，它们是第一写时钟信号和第二写时钟信号，(2)采用第一写时钟信号控制存储器的第一存储器芯片的读和写操作，以及(3)独立于对第一存储器芯片的控制，采用第二写时钟信号控制存储器的第二存储器芯片的读和写操作。
在另一方面，公开了一种集成电路。在一个实施例中，集成电路包括：(1)双倍数据速率(DDR)动态随机存取存储器(DRAM)，其包括第一存储器列和第二存储器列，它们共享用于命令的总线并共享用于传送数据的其他总线，以及(2)存储器控制器，配置成采用差分写时钟信号的真实信号和补码信号作为单端时钟信号独立地控制第一存储器列和第二存储器列的读和写操作。
附图说明
现在结合附图参考以下描述，其中：
图1示出了配置成根据本公开的原理进行操作的存储器系统的示例的框图；
图2示出了当在访问存储器系统的不同存储器芯片之间切换时，对应于图1的存储系统的总线的时序图；
图3示出了根据本公开的原理执行的操作存储器系统的示例方法300的流程图；以及
图4使出了如本文所公开的集成电路(IC)的示例的框图，其还可经配置以使用差分写时钟(WCK)作为单端写时钟信号。
具体实施方式
除了带宽、速度和功率的改进之外，还需要具有更小占用面积的存储器系统。实现更小占用面积的一种方法是减少所需的总线或走线数量，并最大限度地减少所需的引脚数量。然而，当从一个存储器芯片切换到另一个存储器芯片时，共享总线和引脚可以降低对不同存储器芯片的访问速度。这可能是由于每个存储器芯片具有在读取或写入存储器芯片之前需要同步的单独时钟输入。
例如，动态随机存取存储器(DRAM)是在上述应用的各种存储器系统中使用的一类存储器。DRAM存储器系统可以包括存储器列，并且可以是各代的双数据速率(DDR)DRAM之一，包括低功率DDR(LPDDR)DRAM。存储器列是一组DRAM芯片，它们连接到同一存储器控制器并由其控制以及共享数据引脚。
通常采用接口协议用于存储器列，以管理不同DRAM芯片上的读和写操作之间的切换。同步操作是接口协议的示例，其包括在其写时钟信号结束时将写时钟后同步信号发送到第一DRAM列，然后将写时钟前同步信号发送到第二DRAM列以启用写时钟信号。
在完成后同步信号之后发送前同步信号的替代方案是同时执行对两个DRAM列的同步操作。然而，这需要每个DRAM列在处于未使用状态时保持其接收器和写时钟信号的内部时钟有效；导致存储体的功率使用增加。然而，不将写时钟前同步信号和后同步信号重叠到每个DRAM列会增加列周转时间并降低系统性能或增加系统功率。
因此，本公开提供了一种访问存储器系统的存储器芯片的方法，例如存储器封装的DRAM列，其减少了在不同存储器芯片之间切换时所需的访问切换时间。访问切换时间是第一存储器芯片的读或写数据突发到第二存储器芯片的读或写数据突发之间的循环数。对于存储器列，访问切换时间是列周转时间，其在业内也称为列到列的周转时间。除了减少访问切换时间之外，所公开的方法和系统还使用比连续保持接收器和对写时钟信号有效计时的更少的功率。相反，仅当将在存储器芯片处执行读或写操作时，才可以将写时钟信号激活到存储器芯片。因此，可以减少存储器系统所需的功率。
所公开的方法有利地采用差分写时钟信号的真值和补充值作为单端时钟信号，每个时钟信号由不同的存储器芯片独立使用。考虑具有两个DRAM列的存储器列，一个DRAM列配置成使用真实写时钟信号，而另一个DRAM列配置成在单端操作中使用差分信号的补充写时钟信号。采用差分写时钟信号作为单端时钟信号允许跨越多列重叠写时钟信号操作。例如，可以将同步操作的同步命令或同步命令发送到DRAM列，而存储器操作，即读或写操作，正在进行到另一个DRAM列。
本公开提供了对访问存储器的改进，该存储器优化存储器芯片到存储器芯片轮换(例如，列到列轮换)。所公开的存储器系统的配置和操作通过更有效地利用存储器总线来提供改进。通过提高每使用功率(瓦特)的性能(存储器访问)还提供了额外的改进。
现在转到附图，图1示出了根据本公开原理构造的集成电路(IC)100的示例的框图。IC 100可以用在各种设备中，例如移动计算设备。IC 100包括存储器控制器110和具有第一存储器芯片160和第二存储器芯片170的存储器系统150。存储器控制器110配置成从存储器系统150检索数据以进行处理并将数据发送到存储器系统150存储。存储器控制器110包括处理器111、时钟发生器112、写时钟控制器114和数据控制器116。
存储器控制器110可以是片上系统(SOC)，例如来自加利福尼亚州圣克拉拉市的NVIDIA公司的
Figure BDA0002075531630000041
处理器。存储器控制器110还可以是另一种类型的电子组件或集成电路，例如缺少中央处理单元(CPU)但具有存储器接口的其他组件或电路。一些示例包括集成电路，诸如专用集成电路(ASIC)和现场可编程门阵列(FPGA)。
处理器111指示存储器控制器110的操作并处理存储在存储器系统150中的数据。存储器控制器110可以具有多个处理器，例如CPU和图形处理单元(GPU)。时钟发生器112在CK引脚120上提供操作时钟信号(CK)，用于操作存储器系统150并控制第一和第二存储器芯片160、170。操作时钟信号用于存储器系统150的所有地址、命令和控制输入。例如，存储器系统150的命令和地址(CA)信号参考操作时钟信号。操作时钟信号可以是差分时钟信号。
写时钟控制器114控制写时钟信号，用于读取和写入不同的存储器芯片，第一存储器芯片160和第二存储器芯片170。将写时钟信号的真值(WCKT)和补充值(WCKC)提供分别到WCKT引脚130和WCKC引脚135。写时钟信号可以是具有比操作时钟信号的频率更高的时钟，并用于驱动数据。
数据控制器116通过连接到0到n个数据引脚(由图1中的数据引脚140和145表示)的数据总线向第一存储器芯片160和第二存储器芯片170发送数据和从第一存储器芯片160和第二存储器芯片170接收数据。数据引脚的数量可以根据例如存储器控制器110的结构或其他类型的存储器控制器而变化。在一些示例中，n是8。数据掩码反转(DMI)信号也可以与数据通信。DMI引脚可与数据引脚一起使用。
存储器控制器110可以包括通常被包括以用于与存储器系统通信的附加引脚，例如用于在应该从信号线获取输入时通知每个存储器芯片的芯片选择引脚，以及用于传送地址、捕获命令、写命令等的命令接口(CA)引脚。存储器控制器110还可以包括附加组件，例如通常包括SOC的组件。附加组件可包括电源、通信总线、存储器等。
如上所述，存储系统150包括第一存储器芯片160和第二存储器芯片170。在一些示例中，第一存储器芯片160和第二存储器芯片170可以位于不同的存储封装中。另外，存储器控制器110可以通信地耦合到多个存储器封装。存储器系统150可以是存储器封装，例如DRAM存储器封装，其中第一和第二存储器芯片160、170可以是DRAM列。在各种实施例中，存储器系统150可以是DDR或LPDDR，例如第五代LPDDR。
第一存储器芯片160和第二存储器芯片170包括从存储器控制器110耦合到相同数据总线的数据引脚。数据引脚162和数据引脚172示出为表示存储器芯片160、170中每一个的数据引脚。第一存储器芯片160和第二存储器芯片170还具有接收写时钟信号和操作时钟信号的引脚。第一存储器芯片160具有WCKT引脚164，其接收来自存储器控制器110的写时钟真实信号(WCKT)，第二存储器芯片170具有WCKC引脚174，其接收来自存储器控制器110的写时钟补充信号(WCKC)。在另一个实施例中，存储器芯片160、170也可以通过接收写时钟信号作为差分时钟信号来操作。因此，存储器芯片160、170可以根据配置使用写时钟信号作为差分信号或作为两个单端信号操作。存储器芯片160、170可以包括逻辑电路，该逻辑电路确定当将写时钟信号在作为差分对接收时如何对其进行使用。图4提供了这种实施例的示例。第一存储器芯片160和第二存储器芯片170包括CK引脚166、176，用于从存储器控制器110接收操作时钟信号。
通过将差分写时钟信号用作单端信号，减少了在两个不同存储器芯片160、170上的存储器操作之间切换时的访问切换时间。例如，采用单端写时钟信号可防止由同步操作引起的气泡循环。气泡循环是DQ总线(数据总线)循环，其中数据不会传输到存储器或从存储器传输。相反，访问时间可以限于对应于处理角变化的延迟。利用单端信号，写时钟操作可以跨越不同的存储器芯片160、170重叠，以获得较低的访问切换时间。
将写时钟信号用作单端信号也可以减少调平的需要。例如，如果由于写时钟信号的歪斜问题而必须单独修整存储器芯片160、170，则两个存储器芯片160、170的相同修整设置不起作用，并且内部修整设置必须在将写时钟信号发送到存储器芯片160、170之前改变，以确保满足时序规范。然而，在将写时钟信号用作单端信号的情况下，可以针对存储器芯片160、170中的特定一个单独地定制调整，并且不需要在存储器芯片160、170之间进行调平。
图2示出了当利用单端写时钟信号操作存储器系统150时对应存储器控制器110和存储器系统100之间的总线的时序图200。图2的波形示出了当从访问存储器芯片160切换到访问存储器芯片170时将写时钟信号用作单端信号的优点。如下所述，一些命令信号，包括芯片选择(CS)命令和地址命令，例如列地址选通(CAS)命令不由图2中的波形表示，但在切换时使用。
在访问存储器芯片之前，执行激活步骤，其包括通过命令总线发送具有行地址的信号。然后在命令总线上发送CAS命令，该命令总线启动写时钟信号的前同步信号校准，并包括具有读或写命令的列地址。在校准之后，数据然后通过数据总线到达存储器芯片。为了访问下一个芯片，遵循相同的顺序。各种命令可以通过命令总线串行发送，并且由于它可以在至少两个存储器芯片之间共享，所以将命令间隔开以防止在命令总线上发生重叠。
还需要防止来自数据总线上的不同存储器芯片的数据的重叠。这可以通过同步操作来完成。如上所述，CAS命令包括写时钟信号的同步操作。同步操作涉及发送写时钟前同步信号和后同步信号。存储器芯片具有内部写时钟分频器，用于将内部写时钟与高频写时钟信号对齐。前同步信号告诉存储器芯片的内部分频器哪个时钟用于执行读或写操作。前同步信号可以与分频器一起操作以对准相位。
前同步信号可以是多周期模式，其通常不与有效系统中的写时钟信号或写时钟后同步信号重叠。由于该模式，写时钟信号的同步操作不能与数据总线上的数据突发在时间上重叠，因为这涉及全速率切换。这可以通过几种方式防止。一种方式是打开写时钟接收器/为两个存储器芯片(例如存储器芯片160、170)计时。然而，这导致存储器系统150的功率增加，因为存储器芯片160、170都将为接收器消耗额外的功率，并在其写时钟分配和分频器上添加内部时钟。
另一种方式是将完整后同步信号发送到第一存储器芯片，然后将完整前同步信号发送到第二存储器芯片。然而，这在数据总线上引入了许多空闲气泡时钟。图2的波形示出了使用写时钟信号作为单端信号，其允许在写时钟信号同步操作中重叠前同步信号和后同步信号到不同的存储器芯片。
图2包括四个波形：210用于操作时钟信号CK，220用于写时钟真实信号(WCKT)，230用于数据线0到n(0-n)，以及240用于写时钟补充码信号(WCKC)。波形表示将存储器操作从存储器芯片160切换到存储器芯片170的示例。将由图2中的波形210表示的操作时钟信号CK提供给图1中示出的存储器芯片160和存储器芯片170。
为了开始访问存储器芯片170，设置CS并发送包括列和行地址以及读或写的命令(图2中未示出)。存储器芯片170还需要更快的时钟，写时钟信号，以比操作时钟信号CK更高的时钟速率驱动数据总线(或线)。然而，必须满足写时钟信号和操作时钟信号CK之间的定时关系。因此，如波形240所示，通过将前同步信号发送到存储器芯片170，开始将写时钟信号与存储器芯片170的操作时钟同步。
如波形230所示，存储器芯片160通过跨数据线0-n上的数据突发发生存储器操作。如波形220所示，在操作存储器的期间，正将具有后同步信号的写时钟真实信号WCKT应用到存储器芯片160。
如波形240所示，为了将访问从存储器芯片160切换到存储器芯片170，将用于同步操作的前同步信号发送到存储器芯片170。如波形220所示，有利地，可以在采用存储器芯片160进行数据突发期间将前同步信号发送到存储器芯片170，同时将后同步信号发送到存储器芯片160。这样，可以在将后同步信号发送到存储器芯片160之前或与之并行地将前同步信号发送到存储器芯片170。
在完成存储器芯片170的前同步信号之后(在波形240上)，开始将数据总线上的数据突发切换到存储器芯片170。在该示例中，在存储器芯片160的后同步信号和存储器芯片170的数据开始之间没有关系。因此，对存储器芯片170的数据操作完全独立于波形220，并且存储器芯片160的后同步信号独立于存储器芯片的活动，在数据总线上的切换之间所需的访问时间由波形230中的交叉阴影线表示。通常，考虑例如存储器芯片的工艺角的变化，两个存储器芯片160、170之间的数据突发不对准。由于内部时钟变化取决于工艺角，因此在读取期间从DRAM输出的数据具有指定范围的潜在响应时序。类似地，对于写入，延迟从SOC输出的数据以匹配DRAM的内部捕获浮点操作(也指定为预期范围)的时钟变化。切换数据突发之间的延迟可以由存储器控制器110控制，以考虑这些或其他制造变化。由于存储器芯片170的前同步信号已经完成，访问时间可以等于延迟以考虑变化。在一些示例中，突发之间的间隙或访问时间可以是两个写时钟周期。
图2的波形示出了减少访问时间的同步操作的有利重叠。此外，由于使用单端信号，所以降低了调平要求，因为存储器芯片160可以用写时钟真信号WCKT调平，并且存储器芯片170可以用写时钟补码信号WCKC调平。因此，当改变存储器芯片160、170之间的存储器操作时，不必改变写时钟信号的定时。此外，由于较高频率的写时钟信号可以在需要时提供给每个存储器芯片而不是连续提供，因此降低了功率负载。
图3示出了根据本公开的原理执行的操作存储器系统的示例方法300的流程图。方法300可以与诸如图1的存储系统150的存储系统一起使用。可以使用SOC或其他设备来访问存储器系统。方法300开始于步骤305。
在步骤310中，采用差分写时钟信号作为用于访问存储器系统的两个单端时钟信号。两个单端时钟信号是第一写时钟信号和第二写时钟信号。
在步骤320中，将第一写时钟信号分配给第一存储器芯片，将第二写时钟信号分配给存储器系统的第二存储器芯片。存储器系统可以是DDR或LPDDR，第一和第二存储器芯片可以是DRAM列。
在步骤330中，第一写时钟信号用于调平第一存储器芯片，第二写时钟信号用于独立调平第二存储器芯片。由于使用单端信号，因此降低了调平要求。
方法300在步骤340中继续，采用第一写时钟信号控制第一存储器芯片的读和写操作，并且独立于第一存储器芯片的控制，采用第二写时钟信号控制第二存储器芯片的读和写操作。
在步骤350中，将第一存储器芯片的读或写操作切换到第二存储器芯片的读或写操作。在存储器芯片的访问之间的切换可以包括在正在进行第一存储器芯片上的读或写操作时通过发送前同步信号来同步第二写时钟信号。前同步信号可以是多周期模式，其在总线上与第一或第二写时钟信号不兼容。切换还可以包括在发送前同步信号的同时发送第一写时钟信号的后同步信号。在一个示例中，在完成前同步信号和后同步信号之后完成切换。此外，还可以包括延迟时间以覆盖工艺角变化和其他变化。延迟时间可以是第一或第二写时钟信号的两个循环。因此，访问时间可以有利地等于延迟时间。方法300继续到步骤360并结束。
本公开提供了使用单端写时钟信号用于两个存储器芯片的示例。本领域技术人员将理解，该原理可以应用于两个以上的存储器芯片。例如，如果存在多于两个存储器芯片，则一些存储器芯片可以配置成用于写时钟真实信号，并且剩余的存储器芯片可以配置成使用写时钟补充信号。然后，如本文所述，通过并行发送前同步信号和后同步信号，可以执行在“真实值”存储器芯片和“补充值”存储器芯片之间的切换。此外，可以如本文所公开的那样操作两个存储器芯片，并且可以通过常规手段操作剩余的存储器芯片。可以基于诸如负载或优先级的不同标准来选择和连接两个存储器芯片或甚至“真实值”和“补充值”芯片组以进行操作。
图4示出了如本文所公共的IC 400的示例的框图，其还可经配置以使用差分写时钟(WCK)作为单端写时钟信号。IC 400包括存储器控制器410和具有第一存储器芯片460和第二存储器芯片470的存储器系统450。存储器控制器410配置成从存储器系统450检索数据以进行处理并将数据发送到存储器系统450存储。存储器控制器410可以是图1中的存储器控制器110或者与图1中的存储器控制器110类似地起作用。因此，存储器控制器410可以包括时钟发生器、处理器、写时钟控制器和数据控制器。与存储器控制器110一样，存储器控制器410可以是SOC，例如包括CPU的
Figure BDA0002075531630000091
处理器。存储器控制器410也可以是具有存储器接口但缺少CPU的另一种类型的电子组件或集成电路。一些示例包括诸如ASIC和FPGA的集成电路。
如上所述，存储系统450包括第一存储器芯片460和第二存储器芯片470。第一存储器芯片460和第二存储器芯片470可以位于不同的存储封装中。此外，存储器控制器410可以通信地耦合到多个存储器封装。存储器系统450可以是存储器封装，例如DRAM存储器封装，其中第一和第二存储器芯片460、470可以是DRAM列。与图1的存储系统150一样，在各种实施例中，存储器系统450可以是DDR或LPDDR，例如第五代LPDDR。
第一存储器芯片460和第二存储器芯片470包括从存储器控制器410耦合到数据总线的数据引脚。第一存储器芯片460和第二存储器芯片470还具有接收写时钟信号和操作时钟信号的引脚。与存储器系统150相比，存储器系统450的第一存储器芯片460和第二存储器芯片470均接收来自存储器控制器410的写时钟真实信号(WCKT)和来自存储器控制器410的写时钟补充信号(WCKC)。第一和第二存储器芯片460和470包括逻辑电路，该逻辑电路可以配置成使用接收的WCKT和WCKC作为差分时钟信号或者诸如在第一和第二存储器芯片160、170中使用的单端信号。因此，根据配置，存储器芯片460、470可以接收写时钟信号并且使用写时钟信号作为差分信号或作为两个单端信号操作。
上述装置、系统或方法或其至少一部分可以体现在各种处理器中或由其执行，例如数字数据处理器或计算机，其中将处理器编程有或存储可执行程序或软件指令序列以执行设备或系统的方法或功能的一个或者更多步骤。这些程序的软件指令可以表示算法并且以机器可执行的形式编码在非暂时性数字数据存储介质上，例如磁盘或光盘，随机存取存储器(RAM)，磁性硬盘，闪存和/或只读存储器(ROM)，以使各种类型的数字数据处理器或计算机能够执行本文所述系统的一个或更多个上述方法或功能的一个、多个或所有步骤。
本文公开的某些实施例还可以涉及具有非暂时性计算机可读介质的计算机存储产品，其上具有程序代码，用于执行各种计算机实现的操作，这些操作体现至少部分装置、系统或至少执行或指导本文所述方法的一些步骤。本文使用的非暂时性介质是指除了暂时的传播信号之外的所有计算机可读介质。非暂时性计算机可读介质的示例包括但不限于：磁介质，如硬盘，软盘和磁带；光盘介质，如CD-ROM盘；磁光介质，如光盘；和专门配置用于存储和执行程序代码的硬件设备，如ROM和RAM设备。程序代码的示例包括诸如由编译器产生的机器代码和包含可由计算机使用解释器执行的更高级代码的文件。
本申请所涉及领域的技术人员将理解，可以对所描述的实施例进行其他和进一步的添加、删除、替换和修改。

Claims (20)

1.一种操作具有多个存储器芯片的存储器的方法，包括：
采用差分写时钟信号作为两个单端时钟信号，所述两个单端时钟信号是第一写时钟信号和第二写时钟信号；
采用所述第一写时钟信号控制所述存储器的第一存储器芯片的读和写操作；以及
独立于对所述第一存储器芯片的控制，采用所述第二写时钟信号控制所述存储器的第二存储器芯片的读和写操作。
2.如权利要求1所述的方法，还包括将读或写操作从所述第一存储器芯片切换到所述第二存储器芯片。
3.如权利要求2所述的方法，所述切换包括通过在所述第一存储器芯片上进行读或写操作时发送前同步信号来同步所述第二写时钟信号。
4.如权利要求2所述的方法，其中所述切换包括调平所述第一存储器芯片和所述第二存储器芯片。
5.如权利要求3所述的方法，其中所述前同步信号是多循环模式，并且与所述第一写时钟信号或所述第二写时钟信号在总线上不兼容。
6.如权利要求3所述的方法，其中所述切换还包括在发送所述前同步信号的同时发送具有所述第一写时钟信号的后同步信号。
7.如权利要求3所述的方法，其中在完成所述前同步信号之后开始所述切换。
8.如权利要求7所述的方法，其中在完成所述前同步信号、后同步信号和延迟时间之后完成所述切换。
9.如权利要求2所述的方法，其中在访问时间之后完成所述切换，并且所述访问时间等于考虑制造变化的延迟时间。
10.如权利要求1所述的方法，还包括独立于为所述第二存储器芯片调平所述第二单端时钟信号，为所述第一存储器芯片调平所述第一单端时钟信号。
11.如权利要求1所述的方法，其中所述存储器包括具有所述第一存储器芯片和所述第二存储器芯片的存储器封装。
12.如权利要求11所述的方法，其中所述第一存储器芯片和所述第二存储器芯片均为动态随机存取存储器(DRAM)列。
13.如权利要求11所述的方法，其中所述存储器封装是双倍数据速率(DDR)DRAM。
14.如权利要求11所述的方法，其中所述存储器封装是第五代低功耗DDR(LPDDR)DRAM。
15.如权利要求11所述的方法，其中所述存储器封装具有共享命令总线，用于将命令和共享数据总线传送到所述第一存储器芯片和所述第二存储器芯片。
16.如权利要求1所述的方法，其中所述第一存储器芯片和第二存储器芯片还接收操作时钟信号，所述操作时钟信号的频率低于所述第一写时钟信号和所述第二写时钟信号的频率。
17.如权利要求1所述的方法，还包括将所述第一单端时钟信号分配给所述第一存储器芯片，将所述第二单端时钟信号分配给所述第二存储器芯片。
18.如权利要求1所述的方法，其中所述第一单端时钟信号和所述第二单端时钟信号是所述差分写时钟信号的真实信号和补码信号。
19.一种集成电路，包括：
双数据速率(DDR)动态随机存取存储器(DRAM)，其包括第一存储器列和第二存储器列，所述第一存储器列和第二存储器列共享用于命令的总线和共享用于传送数据的其他总线；以及
存储器控制器，其配置成采用差分写时钟信号的真实信号和补码信号作为单端时钟信号，独立地控制所述第一存储器列和所述第二存储器列的读操作和写操作。
20.如权利要求19所述的集成电路，其中所述DDR是低功率DDR(LPDDR)DRAM。
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