CN110622401B - 栅极驱动器以及功率模块 - Google Patents

栅极驱动器以及功率模块 Download PDF

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Abstract

可编程解码器(201)包括按每个时钟使计数值增加的计数器(204A)、将计数值转换为地址的地址解码器(205A)、存储确定了与转换后的地址相应的数据的表格的存储部(251A)、以及对从存储部(251A)输出的与表格内的地址相应的数据进行锁存的锁存部(207)。可变驱动器(202)包括多个MOS晶体管(208)、(209)、(210)。锁存部(207A)的输出与多个MOS晶体管(208)、(209)、(210)的控制电极连接。表格内的多个数据被确定为：伴随计数值的增加，可变驱动器(202)的驱动力增加。计数器(20A)在臂控制信号被激活的期间更新计数值。

Description

栅极驱动器以及功率模块
技术领域
本发明涉及栅极驱动器以及功率模块。
背景技术
已知有能够使IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)的开关缓和，减少在IGBT中产生的噪声的装置。
例如，在专利文献1中记载了能够从外部调整构成电力转换装置的电压驱动型半导体设备的开关特性的栅极驱动电路。该栅极驱动电路具备绝缘电路、指令选择电路、多个晶体管、多个导通用栅极电阻、多个截止用栅极电阻以及栅极电源。将从外部指令的选择信号和指令信号经由绝缘电路输入到指令选择电路，从多个导通用栅极电阻及多个截止用栅极电阻中分别选择任一个，基于指令信号使与该被选择的导通用栅极电阻和截止用栅极电阻相应的晶体管交替地导通·截止。
现有技术文献
专利文献
专利文献1：日本特开平10-70878号公报
发明内容
发明所要解决的课题
在专利文献1中，逆变器等电力转换装置的用户能够选择该逆变器的特性(例如高效率类型或者低噪声类型等)而进行运转，因此能够由1台逆变器提供与大范围的运转规格相应的逆变器。
然而，在专利文献1所记载的装置中，无法过渡性地使栅极电流可编程地变化。
因此，本发明的目的在于提供一种能够过渡性地使栅极电流可编程地变化的栅极驱动器以及功率模块。
用于解决课题的手段
为了解决上述课题，本发明是驱动包括功率元件在内的臂电路的栅极驱动器。该栅极驱动器具备可编程解码器和驱动臂电路的可变驱动器。可编程解码器包括按每个时钟使计数值增加的计数器、将计数值转换为地址的地址解码器、存储确定了与转换后的地址相应的数据的表格的存储部、和对从存储部输出的与表格内的地址相应的数据进行锁存的锁存部。可变驱动器包括多个MOS晶体管。锁存部的输出与多个MOS晶体管的控制电极连接，多个MOS晶体管的第1电极与功率元件的控制电极共同连接，多个MOS晶体管的第2电极共同与电源连接。表格内的多个数据被确定为：伴随计数值的增加，可变驱动器的驱动力增加。计数器在臂控制信号被激活的期间更新计数值。
发明的效果
根据本发明，由于具有通过表格来确定可变驱动器的驱动力的结构，因此能够过渡性地使栅极电流可编程地变化。
附图说明
图1是表示实施方式1的功率模块200的结构的图。
图2是表示计数值CA向地址ADD_A的转换的例子的图。
图3是表示表格RWM206A内的表格A的例子的图。
图4是表示使用图2的计数值CA向地址ADD_A的转换以及图3的表格A的情况下的功率元件214的栅极电压的图。
图5是表示实施方式2的功率模块300的结构的图。
图6是表示表格RWM306A内的表格A1的例子的图。
图7是表示使用图2的计数值CA向地址ADD_A的转换以及图6的表格A1的情况下的功率元件214的栅极电压的图。
图8是表示表格RWM306B内的表格A2的例子的图。
图9是表示使用图2的计数值CA向地址ADD_A的转换以及图8的表格A2的情况下的功率元件214的栅极电压的图。
图10是表示实施方式3的功率模块400的结构的图。
图11是表示实施方式4的功率模块500的结构的图。
图12是表示实施方式5的功率模块600的结构的图。
图13是表示表格RWM606A内的表格A1的例子的图。
图14是表示表格RWM606C内的表格B1的例子的图。
图15是表示表格RWM606B内的表格A2的例子的图。
图16是表示表格RWM606D内的表格B2的例子的图。
图17是表示使计数值CA及计数值CB减少时的模拟结果的图。
具体实施方式
以下，使用附图对本发明的实施方式进行说明。
实施方式1.
图1是表示实施方式1的功率模块200的结构的图。
功率模块200包括栅极驱动器2、上臂电路219和下臂电路203。
栅极驱动器2为了用于上臂电路219而具备可编程解码器217和驱动上臂电路219的可变驱动器218。栅极驱动器2为了用于下臂电路203而具备可编程解码器201和驱动下臂电路203的可变驱动器202。
图1示出了可编程解码器201、可变驱动器202及下臂电路203的具体结构。可编程解码器217、可变驱动器218及上臂电路219的具体结构分别与可编程解码器201、可变驱动器202及下臂电路203的具体结构相同，因此不重复说明。
可编程解码器201具备：计数器204A、204B；地址解码器205A、205B；表格RWM(ReadWrite Memory：读写存储器)206A、206B；锁存部207A、207B；以及控制器220。
计数器204A、地址解码器205A、表格RWM206A和锁存部207A按照时钟CLK_A进行动作。
计数器204B、地址解码器205B、表格RWM206B和锁存部207B按照时钟CLK_B进行动作。
CLK_A和CLK_B是彼此不交叠的两个不交叠时钟。
在下臂控制信号L_C被断言为高电平的期间，计数器204A按每个时钟CLK_A使计数值CA递增1。如果下臂控制信号L_C被否定为低电平，则计数器204A停止计数值CA的更新，并且将计数值CA清除为0。在下臂控制信号L_C被断言为高电平的期间，计数器204B按每个时钟CLK_B使计数值CB递增1。如果下臂控制信号L_C被否定为低电平，则计数器204B停止计数值CB的更新，并且将计数值CB清除为0。
地址解码器205A将计数器204A的输出CA解码为地址ADD_A。地址解码器205B将计数器204B的输出CB解码为地址ADD_B。
存储部251A具备表格RWM206A。表格RWM206A存储表格A。表格A确定与计数值CA相应的数据。更具体而言，表格A基于计数值CA确定与从地址解码器205A输出的地址ADD_A相应的数据A(xyz)b。
存储部251B具备表格RWM206A。表格RWM206B存储表格B。表格B确定与计数值CB相应的数据。更具体而言，表格B基于计数值CB确定与从地址解码器205B输出的地址ADD_B相应的数据B(xyz)b。
由于通过设定于表格A的数据来控制可变驱动器202内的PMOS晶体管的导通以及截止，因此设定于表格A的数据具有可变驱动器202内的PMOS晶体管的个数的量的比特。在实施方式1中，可变驱动器202具备3个PMOS晶体管，因此设定于表格A的数据是3比特。
由于通过设定于表格B的数据来控制可变驱动器202内的NMOS晶体管的导通及截止，因此设定于表格B的数据具有可变驱动器202内的NMOS晶体管的个数的量的比特。在实施方式1中，可变驱动器202具备3个NMOS晶体管，因此设定于表格B的数据是3比特。
为了使功率元件214的栅极电流不会急速地增加，优选设定于表格A、B的数据从低的值向高的值缓慢地变化。具体而言，表格A内的多个数据被确定为：伴随计数值CA的增加，可变驱动器202的驱动力逐渐增加。表格B内的多个数据被确定为：伴随计数值CB的增加，可变驱动器202的驱动力逐渐增加。
表格RWM206A、206B可以是易失性存储器，在电源接通时从非易失性存储器写入。或者，表格RWM206A、206B也可以是非易失性存储器。
根据功率元件214的特性或可变驱动器202内的晶体管的偏差，在初始出厂前的检查时变更设定于表格A、B的数据，由此也能够制造抑制了初始出厂时的偏差的功率模块。即，通过重写表格A、B，能够使从下臂控制信号L_C被断言为高电平起的时间的经过引起的栅极电流的过渡性的增加量变化。
锁存部207A基于与计数值CA相应的地址ADD_A对从表格RWM206A输出的数据A(xyz)b进行锁存，并将栅极控制信号ZA、YA、XA输出到可变驱动器202。
锁存部207B基于与计数值CB相应的地址ADD_B对从表格RWM206B输出的数据B(xyz)b进行锁存，并将栅极控制信号ZB、YB、XB输出到可变驱动器202。
可变驱动器202具备3个并联连接的CMOS(Complementary Metal-Oxide-Semiconductor：互补金属氧化物半导体)逆变器。可变驱动器202具备连接在电源VDD和接地GND之间的PMOS晶体管208和NMOS晶体管211、连接在电源VDD和接地GND之间的PMOS晶体管209和NMOS晶体管212、以及连接在电源VDD和接地GND之间的PMOS晶体管210和NMOS晶体管213。
PMOS晶体管208、209、210的栅极(控制电极)与锁存部207A连接，接收栅极控制信号ZA、YA、XA。PMOS晶体管208、209、210的源极(第2电极)共同与电源VDD连接，漏极(第1电极)共同与节点ND1连接。
NMOS晶体管211、212、213的栅极(控制电极)与锁存部207B连接，接收栅极控制信号ZB、YB、XB。NMOS晶体管211、212、213的源极(第2电极)共同与接地GND连接，漏极(第1电极)共同与节点ND1连接。
PMOS晶体管210以及NMOS晶体管213的栅极的宽度比PMOS晶体管209以及NMOS晶体管212的栅极的宽度大。PMOS晶体管209以及NMOS晶体管212的栅极的宽度比PMOS晶体管208以及NMOS晶体管211的栅极的宽度大。
更优选地，PMOS晶体管208以及NMOS晶体管211的栅极的宽度为W，PMOS晶体管209以及NMOS晶体管212的栅极的宽度为2W，PMOS晶体管210以及NMOS晶体管213的栅极的宽度为4W。
由此，能够容易地使功率元件214的栅极电流连续地变化，因此能够抑制浪涌而抑制辐射噪声，并且抑制整体的消耗电力。
下臂电路203具备：栅极电阻216、功率元件214、回流二极管215、二极管261、电阻262以及NMOS晶体管263。
栅极电阻216的一端与节点ND1连接。栅极电阻216的另一端与节点ND2连接。栅极电阻216是为了防止功率元件214的电流值的急剧上升及急剧下降而设置的。
功率元件214由IGBT或FET(Field Effect Transistor：场效应晶体管)等构成。功率元件214的栅极(控制电极)与节点ND2连接。
二极管261、电阻262以及NMOS晶体管263串联连接在节点ND2与接地GND之间。二极管261、电阻262以及NMOS晶体管263构成钳位电路。在需要紧急停止的情况下，通过使NMOS晶体管263导通，能够使功率元件214的栅极截止。
回流二极管215与功率元件214并联连接在功率元件214的第1电极与第2电极之间。在功率元件214为IGBT的情况下，第1电极为集电极，第2电极为发射极。在功率元件214为FET的情况下，第1电极为漏极，第2电极为源极。
上臂电路219中包括的功率元件(未图示)的第2电极(发射极或源极)和下臂电路203的功率元件214的第1电极(集电极或漏极)共同与负载204连接。
上臂电路219中包括的功率元件(未图示)和下臂电路203的功率元件214串联连接在VDD与接地GND之间，由此构成半桥结构。
接着，说明实施方式1的栅极驱动器2的动作。
在可编程解码器202中，如果下臂控制信号L_C被断言为高电平，则计数器204A开始计数值CA的更新。计数器204A在时钟CLK_A的上升边缘使计数值CA递增。如果下臂控制信号L_C被断言为高电平，则计数器204B开始计数值CB的更新。计数器204B在时钟CLK_B的上升边缘使计数值CB递增。
地址解码器205A基于计数值CA输出地址ADD_A。地址解码器205B基于计数值CB输出地址ADD_B。
表格RWM206A将与表格A内的地址ADD_A相应的3比特数据A(xyz)b向锁存部207A输出。表格RWM206B将与表格B内的地址ADD_B相应的3比特数据B(xyz)b向锁存部207B输出。
锁存部207A对被输入的3比特数据A(xyz)b进行锁存，并输出栅极控制信号XA、YA、ZA，直到时钟CLK_A下一次上升为止。
锁存部207A在3比特数据A(xyz)b的最下位比特z为1时，将向PMOS晶体管208的栅极控制信号ZA设定为高电平，在最下位比特z为0时，将向PMOS晶体管208的栅极控制信号ZA设定为低电平。锁存部207A在从3比特数据A(xyz)b的最下位起第2个比特y为1时，将向PMOS晶体管209的栅极控制信号YA设定为高电平，在从最下位起第2个比特y为0时，将向PMOS晶体管209的栅极控制信号YA设定为低电平。锁存部207A在3比特数据A(xyz)b的最上位比特x为1时，将向PMOS晶体管210的栅极控制信号XA设定为高电平，在最上位比特x为0时，将向PMOS晶体管210的栅极控制信号XA设定为低电平。
PMOS晶体管208的栅极在被输入的栅极控制信号ZA为高电平时截止，在被输入的栅极控制信号ZA为低电平时导通。PMOS晶体管209的栅极在被输入的栅极控制信号YA为高电平时截止，在被输入的栅极控制信号YA为低电平时导通。PMOS晶体管210的栅极在被输入的栅极控制信号XA为高电平时截止，在被输入的栅极控制信号XA为低电平时导通。
PMOS晶体管208、209、210将栅极控制信号ZA、YA、XA转换为漏极电流ZDA、YDA、XDA。
锁存部207B对被输入的3比特数据B(xyz)b进行锁存，并输出栅极控制信号XB、YB、ZB，直到时钟CLK_B下一次上升为止。
锁存部207B在3比特数据B(xyz)b的最下位比特z为1时，将向NMOS晶体管211的栅极控制信号ZB设定为高电平，在最下位比特z为0时，将向NMOS晶体管211的栅极控制信号ZB设定为低电平。锁存部207B在从3比特数据B(xyz)b的最下位起第2个比特y为1时，将向NMOS晶体管212的栅极控制信号YB设定为高电平，在从最下位起第2个比特y为0时，将向NMOS晶体管212的栅极控制信号YB设定为低电平。锁存部207B在3比特数据B(xyz)b的最上位比特x为1时，将向NMOS晶体管213的栅极控制信号XB设定为高电平，在最上位比特x为0时，将向NMOS晶体管213的栅极控制信号XB设定为低电平。
NMOS晶体管211的栅极在被输入的栅极控制信号ZB为高电平时导通，在被输入的栅极控制信号ZB为低电平时截止。NMOS晶体管212的栅极在被输入的栅极控制信号YB为高电平时导通，在被输入的栅极控制信号YB为低电平时截止。NMOS晶体管213的栅极在被输入的栅极控制信号XB为高电平时导通，在被输入的栅极控制信号XB为低电平时截止。
NMOS晶体管211、212、213将栅极控制信号ZB、YB、XB转换为漏极电流ZDB、YDB、ZDB。
漏极电流ZDA、YDA、XDA、ZDB、YDB、XDB合流，作为栅极电流向功率元件214的栅极输送。
图2是表示计数值CA向地址ADD_A的转换的例子的图。如图2所示，根据计数值CA的增加，表格A的地址ADD_A增加。
图3是表示表格RWM206A内的表格A的例子的图。如图3所示，在表格A中，在地址ADD_A的值小时，对不同的地址ADD_A设定相同的3比特数据A(xyz)b。这是为了使功率元件214的驱动力逐渐增加。
因此，通过地址解码器205A和表格A，将计数值CA如以下那样向3比特的地址A(xyz)b转换。相对于计数值CA为000b、001b、010b、011b、100b、101b、110b、111b，3比特的地址A(xyz)b分别为111b、110b、110b、101b、101b、100b、011b、000b。
表格RWM206B内的表格B的3比特数据的各比特能够为将表格RWM206A内的表格A的3比特数据的各比特反转得到的比特。
图4是表示使用图2的计数值CA向地址ADD_A的转换以及图3的表格A的情况下的功率元件214的栅极电压的图。
如图4所示，栅极电压与计数值CA的增加一起增加，但在下臂控制信号L_C被断言后紧接着的计数值CA小时，相对于计数值CA的增加，栅极电压的增加小。即，从下臂控制信号L_C被断言起，功率元件214的驱动力逐渐增加。
如图4所示，在第1范围(0≤CA≤4)中，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)“2”相对于计数值CA的增加量“4”的比率为2/4。
在第2范围(4≤CA≤7)中，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)“5”相对于计数值CA的增加量“3”的比率为5/3。
设定于表格A的多个数据被确定为：与计数值CA大的第2范围(4≤CA≤7)相比，在计数值CA小的第1范围(0≤CA≤4)中，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)相对于计数值CA的增加量的比率小。
如上所述，根据本实施方式的栅极驱动器，能够一边抑制浪涌而抑制辐射噪声，一边减少整体的消耗电力。
实施方式2.
图5是表示实施方式2的功率模块300的结构的图。
功率模块300具备栅极驱动器3、上臂电路219以及下臂电路203。
图5的实施方式2的栅极驱动器3与图1的实施方式1的栅极驱动器2的不同点如下。
栅极驱动器3具备电流源322、高压二极管321以及VCE检测电路351。
电流源322的输入端子与电源VDD连接，电流源322的输出端子与节点ND3连接。
高压二极管321的阳极与节点ND3连接，高压二极管321的阴极与功率元件214的集电极连接。
电流从电流源322经由高压二极管321向功率元件214的集电极侧流动。如果功率元件214的集电极侧的电压VCE是低电压，则电流源322的输出端子的电压、即节点ND3的电压成为比VDD低的值。
VCE检测电路351例如由恒压源和比较器构成。
VCE检测电路351通过比较与电流源322的输出端子连接的节点ND3的电压和基准电压VREF(＝VDD/2)，来检测功率元件214的集电极-发射极间电压VCE的大小。
栅极驱动器3具备与实施方式1不同的可编程解码器317、301。
可编程解码器301具备与实施方式1不同的存储部361A和存储部361B。可编程解码器317也与可编程解码器301相同，因此不重复说明。
存储部361A具备表格RWM306A、表格RWM306B。表格RWM306A存储表格A1。表格RWM306B存储表格A2。
表格A1、A2确定与计数值CA相应的数据。更具体而言，表格A1、A2基于计数值CA确定与从地址解码器205A输出的地址ADD_A相应的数据A(xyz)b。
存储部361B具备表格RWM306C和表格RWM306D。表格RWM306C存储表格B1。表格RWM306D存储表格B2。
表格B1、B2确定与计数值CB相应的数据。更具体而言，表格B1、B2基于计数值CB确定与从地址解码器205B输出的地址ADD_B相应的数据B(xyz)b。
由于通过设定于表格A1、A2的数据来控制可变驱动器202内的PMOS晶体管的导通及截止，因此设定于表格A1、A2的数据具有可变驱动器202内的PMOS晶体管的个数的量的比特。在实施方式2中，可变驱动器202具备3个PMOS晶体管，因此设定于表格A1、A2的数据是3比特。
由于通过设定于表格B1、B2的数据来控制可变驱动器202内的NMOS晶体管的导通及截止，因此设定于表格B1、B2的数据具有可变驱动器202内的NMOS晶体管的个数的量的比特。在实施方式2中，由于可变驱动器202具备3个NMOS晶体管，因此设定于表格B1、B2的数据是3比特。
为了使功率元件214的栅极电流不会急速地增加，优选设定于表格A1、B1的数据从低的值向高的值缓慢地变化。具体而言，表格A1、B1内的多个数据被确定为：伴随计数值CA、CB的增加，可变驱动器202的驱动力逐渐增加。
另一方面，在需要使功率元件214的栅极电流急速地增加时，优选从低的值向高的值急速地变化。表格A2、B2内的多个数据被确定为：伴随计数值CA、CB的增加，可变驱动器202的驱动力急速地增加。
表格RWM306A、306B、306C、306D可以是易失性存储器，在电源接通时从非易失性存储器写入。或者，表格RWM306A、306B、306C、306D也可以是非易失性存储器。
根据功率元件214的特性或可变驱动器202内的晶体管的偏差，在初始出厂前的检查时变更设定于表格A1、A2、B1、B2的数据，由此也能够制造抑制了初始出厂时的偏差的功率模块。即，通过重写表格A1、A2、B1、B2，能够使从下臂控制信号L_C被断言为高电平起的时间的经过引起的栅极电流的过渡性的增加量变化。
图6是表示表格RWM306A内的表格A1的例子的图。图6的表格A1与图3的表格A相同。在图6的表格A1中，在地址ADD_A的值较小时，对不同的地址ADD_A设定相同的3比特数据A(xyz)b。这是为了使功率元件214的驱动力逐渐增加。
因此，通过地址解码器205A和表格A1，将计数值CA如以下那样向3比特的地址A(xyz)b转换。相对于计数值CA为000b、001b、010b、011b、100b、101b、110b、111b，3比特的地址A(xyz)b为111b、110b、110b、101b、101b、100b、011b、000b。
图7是表示使用图2的计数值CA向地址ADD_A的转换以及图6的表格A1的情况下的功率元件214的栅极电压的图。
如图7所示，栅极电压与计数值CA的增加一起增加，但在下臂控制信号L_C被断言之后紧接着的计数值CA小时，相对于计数值CA的增加，栅极电压的增加小。即，在下臂控制信号L_C被断言之后，功率元件214的驱动力逐渐增加。
如图7所示，在第1范围(0≤CA≤4)中，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)“2”相对于计数值CA的增加量“4”的比率为2/4。
在第2范围(4≤CA≤7)中，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)“5”相对于计数值CA的增加量“3”的比率为5/3。
设定于表格A1的多个数据被确定为：与计数值CA大的第2范围(4≤CA≤7)相比，在计数值CA小的第1范围(0≤CA≤4)中，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)相对于计数值CA的增加量的比率小。
图8是表示表格RWM306B内的表格A2的例子的图。如图8所示，在表格A2中，在地址ADD_A的值大时，对不同的地址ADD_A设定相同的3比特数据A(xyz)b。这是为了使功率元件214的驱动力急剧增加。
因此，通过地址解码器205A和表格A2，将计数值CA如以下那样向3比特的地址A(xyz)b转换。相对于计数值CA为000b、001b、010b、011b、100b、101b、110b、111b，3比特的地址A(xyz)b分别为111b、110b、101b、011b、000b、000b、000b、000b。
图9是表示使用图2的计数值CA向地址ADD_A的转换以及图8的表格A2的情况下的功率元件214的栅极电压的图。
如图9所示，栅极电压与计数值CA的增加一起增加。在下臂控制信号L_C被断言后紧接着的计数值CA小时，相对于计数值CA的增加，栅极电压的增加大。即，在下臂控制信号L_C被断言之后，功率元件214的驱动力在短时间内增加。
如图9所示，在第1范围(0≤CA≤4)中，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)“7”相对于计数值CA的增加量“4”的比率为7/4。
在第2范围(4≤CA≤7)中，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)“0”相对于计数值CA的增加量“3”的比率为0/3。
设定于表格A2的多个数据被确定为：与计数值CA大的第2范围(4≤CA≤7)相比，在计数值CA小的第1范围(0≤CA≤4)中，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)相对于计数值CA的增加量的比率大。
在下臂控制信号L_C被断言为高电平后紧接着，控制器320根据VCE检测电路351的检测结果选择表格A1和表格A2中的任一个。
在集电极-发射极间电压VCE小于基准电压VREF时，控制器320选择表格A2，并且从表格RWM306B输出与被选择的表格A2内的输入的地址ADD_A相应的数据。在集电极-发射极间电压VCE为基准电压VREF以上时，控制器320选择表格A1，从表格RWM306A输出与被选择的表格A1内的输入的地址ADD_A相应的数据。
在下臂控制信号L_C被断言为高电平后紧接着，控制器320根据VCE检测电路351的检测结果选择表格B1和表格B2中的任一个。
在集电极-发射极间电压VCE小于基准电压VREF时，控制器320选择表格B2，从表格RWM306D输出与被选择的表格B2内的输入的地址ADD_A相应的数据。在集电极-发射极间电压VCE为基准电压VREF以上时，控制器320选择表格B1，从表格RWM306C输出与被选择的表格B1内的输入的地址ADD_B相应的数据。
如上所述，根据本实施方式，通过使用集电极-发射极间电压VCE的检测结果，能够根据负载204的状态选择适当的表格，控制可变驱动器的驱动力。
实施方式3.
图10是表示实施方式3的功率模块400的结构的图。
功率模块400具备栅极驱动器4、上臂电路219以及下臂电路203。
图10的实施方式3的栅极驱动器4与图1的实施方式1的栅极驱动器2的不同点如下。
可编程解码器401与实施方式2同样，具备包括表格RWM306A、306B在内的存储部361A和包括表格RWM306C、306D在内的存储部361B。与实施方式2同样地，表格RWM306A存储表格A1。表格RWM306B存储表格A2。表格RWM306C存储表格B1。表格RWM306D存储表格B2。可编程解码器417也与可编程解码器401相同，因此不重复说明。
在功率元件214为IGBT的情况下，功率元件214具备主发射极ME和感测发射极SE，所述感测发射极SE供与在主发射极ME中流动的电流相应的电流流动。通过测定在功率元件214的感测发射极SE中流动的电流，能够测定在功率元件214的主发射极ME中流动的集电极-发射极间电流ICE。
栅极驱动器4具备ICE检测电路451。
在功率元件214为IGBT的情况下，ICE检测电路451检测从IGBT的感测发射极SE输出的感测发射极电流作为感测发射极电压，通过比较感测发射极电压与基准电压，检测在功率元件214的集电极与发射极之间流动的电流(集电极-发射极间电流)ICE的大小是否为基准电流IREF以上。
在下臂控制信号L_C被断言为高电平后紧接着，控制器420根据ICE检测电路451的检测结果选择表格A1和表格A2中的任一个。
在集电极-发射极间电流ICE小于基准电流IREF时，控制器420选择表格A2，从表格RWM306B输出与被选择的表格A2内的输入的地址ADD_A相应的数据。在集电极-发射极间电流ICE为基准电流IREF以上时，控制器420选择表格A1，从表格RWM306A输出与被选择的表格A1内的输入的地址ADD_A相应的数据。
在下臂控制信号L_C被断言为高电平后紧接着，控制器420根据ICE检测电路451的检测结果选择表格B1和表格B2中的任一个。
在集电极-发射极间电流ICE小于基准电流IREF时，控制器420选择表格B2，从表格RWM306D输出与被选择的表格B2内的输入的地址ADD_A相应的数据。在集电极-发射极电流ICE为基准电流IREF以上时，控制器420选择表格B1，从表格RWM306C输出与被选择的表格B1内的输入的地址ADD_B相应的数据。
如上所述，根据本实施方式，通过使用集电极-发射极间电流ICE的检测结果，能够根据负载204的状态选择适当的表格，控制可变驱动器的驱动力。
实施方式4.
图11是表示实施方式4的功率模块500的结构的图。
功率模块500具备栅极驱动器5、上臂电路219以及下臂电路203。
图11的实施方式4的栅极驱动器5与图5的实施方式2的栅极驱动器3的不同点如下。
本实施方式的栅极驱动器5具备VCE检测电路551来代替VCE检测电路351。VCE检测电路551具备ADC。VCE检测电路551通过将与电流源322的输出端子连接的节点ND3的电压转换为数字数据，从而输出功率元件214的集电极-发射极间电压VCE的数字值。
VCE检测电路551在集电极-发射极间电压VCE小于基准电压VREF1时，输出数据D1。VCE检测电路551在集电极-发射极间电压VCE为基准电压VREF1以上且小于基准电压VREF2时，输出数据D2。VCE检测电路551在集电极-发射极间电压VCE为基准电压VREF2以上且小于基准电压VREF3时，输出数据D3。VCE检测电路551在集电极-发射极间电压VCE为基准电压VREF3以上时，输出数据D4。
栅极驱动器5具备与实施方式1不同的可编程解码器517、501。
可编程解码器501具备与实施方式1不同的存储部561A和存储部561B。可编程解码器517也与可编程解码器501同样，因此不重复说明。
存储部561A具备表格RWM506A、506B、506C、506D。表格RWM506A存储表格A1。表格RWM506B存储表格A2。表格RWM506C存储表格A3。表格RWM506D存储表格A4。
表格A1、A2、A3、A4的多个数据伴随计数值CA的增加，使可变驱动器202的驱动力的增加速度不同。
在设定于表格A1的多个数据中，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)相对于计数值CA小的第1范围(0≤CA≤4)中的计数值CA的增加量的比率为Ra1(1)，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)相对于计数值CA大的第2范围(4≤CA≤7)中的计数值CA的增加量的比率为Ra1(2)。
在设定于表格A2的多个数据中，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)相对于计数值CA小的第1范围(0≤CA≤4)中的计数值CA的增加量的比率为Ra2(1)，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)相对于计数值CA大的第2范围(4≤CA≤7)中的计数值CA的增加量的比率为Ra2(2)。
在设定于表格A3的多个数据中，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)相对于计数值CA小的第1范围(0≤CA≤4)中的计数值CA的增加量的比率为Ra3(1)，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)相对于计数值CA大的第2范围(4≤CA≤7)中的计数值CA的增加量的比率为Ra3(2)。
在设定于表格A4的多个数据中，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)相对于计数值CA小的第1范围(0≤CA≤4)中的计数值CA的增加量的比率为Ra4(1)，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)相对于计数值CA大的第2范围(4≤CA≤7)中的计数值CA的增加量的比率为Ra4(2)。
在此，Ra1(1)＜Ra2(1)＜Ra3(1)＜Ra4(1)，Ra1(2)＞Ra2(2)＞Ra3(2)＞Ra4(2)。
存储部561B具备表格RWM506E、506F、506G、506H。表格RWM506E存储表格B1。表格RWM506F存储表格B2。表格RWM506G存储表格B3。表格RWM506H存储表格B4。
表格B1、B2、B3、B4的多个数据伴随计数值CB的增加，使可变驱动器202的驱动力的增加速度不同。
在设定于表格B1的多个数据中，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)相对于计数值CB小的第1范围(0≤CB≤4)中的计数值CB的增加量的比率为Rb1(1)，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)相对于计数值CB大的第2范围(4≤CA≤7)中的计数值CB的增加量的比率为Rb1(2)。
在设定于表格B2的多个数据中，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)相对于计数值CB小的第1范围(0≤CB≤4)中的计数值CB的增加量的比率为Rb2(1)，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)相对于计数值CB大的第2范围(4≤CA≤7)中的计数值CB的增加量的比率为Rb2(2)。
在设定于表格B3的多个数据中，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)相对于计数值CB小的第1范围(0≤CB≤4)中的计数值CB的增加量的比率为Rb3(1)，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)相对于计数值CB大的第2范围(4≤CA≤7)中的计数值CB的增加量的比率为Rb3(2)。
在设定于表格B4的多个数据中，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)相对于计数值CB小的第1范围(0≤CB≤4)中的计数值CB的增加量的比率为Rb4(1)，可变驱动器202的驱动力的增加量(即，栅极电压的增加量)相对于计数值CB大的第2范围(4≤CA≤7)中的计数值CB的增加量的比率为Rb4(2)。
在此，Rb1(1)＜Rb2(1)＜Rb3(1)＜Rb4(1)，Rb1(2)＞Rb2(2)＞Rb3(2)＞Rb4(2)。
在下臂控制信号L_C被断言为高电平后紧接着，控制器520根据VCE检测电路551的检测结果，选择表格A1、A2、A3、A4中的任一个。
在集电极-发射极间电压VCE小于基准电压VREF1时，控制器520选择表格A4，从表格RWM506D输出与被选择的表格A4内的输入的地址ADD_A相应的数据。在集电极-发射极间电压VCE为基准电压VREF1以上且小于基准电压VREF2时，控制器520选择表格A3，从表格RWM506C输出与被选择的表格A3内的输入的地址ADD_A相应的数据。在集电极-发射极间电压VCE为基准电压VREF2以上且小于基准电压VREF3时，控制器520选择表格A2，从表格RWM506B输出与被选择的表格A2内的输入的地址ADD_A相应的数据。在集电极-发射极间电压VCE为基准电压VREF3以上时，控制器520选择表格A1，从表格RWM506A输出与被选择的表格A1内的输入的地址ADD_A相应的数据。
在下臂控制信号L_C被断言为高电平后紧接着，控制器520根据VCE检测电路551的检测结果选择表格B1、B2、B3、B4中的任一个。
在集电极-发射极间电压VCE小于基准电压VREF1时，控制器520选择表格B4，从表格RWM506H输出与被选择的表格B4内的输入的地址ADD_A相应的数据。在集电极-发射极间电压VCE为基准电压VREF1以上且小于基准电压VREF2时，控制器520选择表格B3，从表格RWM506G输出与被选择的表格B3内的输入的地址ADD_A相应的数据。在集电极-发射极间电压VCE为基准电压VREF2以上且小于基准电压VREF3时，控制器520选择表格B2，从表格RWM506F输出与被选择的表格B2内的输入的地址ADD_A相应的数据。在集电极-发射极间电压VCE为基准电压VREF3以上时，控制器520选择表格B1，从表格RWM506E输出与被选择的表格B1内的被输入的地址ADD_A相应的数据。
如上所述，根据本实施方式，根据集电极-发射极间电压VCE，从4个表格中选择适当的表格，因此能够根据负载204的状况灵活地应对浪涌的抑制。
另外，根据本实施方式，低电压区域的IGBT的栅极电容与高电压区域的IGBT的栅极电容的合计的栅极电流能够根据过渡时间而变化，因此能够一边抑制浪涌而抑制辐射噪声，一边抑制整体的消耗电力。
另外，在本实施方式中，根据集电极-发射极间电压VCE，从4个表格中选择适当的表格，但并不限定于此。也可以根据集电极-发射极间电流ICE，从4个表格中选择适当的表格。
另外，在本实施方式中，从4个表格中选择了一个表格，但并不限定于此，也可以从N个(N为2以上的自然数)表格中选择一个表格。
实施方式5.
图12是表示实施方式5的功率模块600的结构的图。
功率模块600具备栅极驱动器6、上臂电路219以及下臂电路203。
图12的实施方式2的栅极驱动器6与图1的实施方式1的栅极驱动器2的不同点在于可编程解码器601、617。
可编程解码器601具备与实施方式1不同的存储部661A、存储部661B、计数器604A以及计数器604B。可编程解码器617也与可编程解码器601相同，因此不重复说明。
在第1下臂控制信号L_C1被断言为高电平的期间，计数器604A按每个时钟CLK使计数值CA增加。在第2下臂控制信号L_C2被断言为高电平的期间，计数器604A按每个时钟CLK使计数值CA减少。
在第1下臂控制信号L_C1被断言为高电平的期间，计数器604B按每个时钟CLK使计数值CB增加。在第2下臂控制信号L_C2被断言为高电平的期间，计数器604B按每个时钟CLK使计数值CB减少。
存储部661A具备表格RWM606A和表格RWM606B。表格RWM606A存储表格A1。表格RWM606B存储表格A2。表格RWM606A、606B、606C、606D可以是易失性存储器，在电源接通时从非易失性存储器写入。或者，表格RWM606A、606B、606C、606D也可以是非易失性存储器。
表格A1、A2确定与计数值CA相应的数据。更具体而言，表格A1基于计数值CA确定与从地址解码器205A输出的地址ADD_A相应的数据A(xyz)b。表格A2基于计数值CA确定与从地址解码器205A输出的地址ADD_A相应的数据B(xyz)b。
在第1下臂控制信号L_C1被断言为高电平的期间，表格RWM606A输出与地址ADD_A相应的表格A1的数据A(xyz)。
在第2下臂控制信号L_C2被断言为高电平的期间，表格RWM606B输出与地址ADD_A相应的表格A2的数据B(xyz)。
由于通过设定于表格A1、A2的数据来控制可变驱动器202内的PMOS晶体管的导通及截止，因此设定于表格A1、A2的数据具有可变驱动器202内的PMOS晶体管的个数的量的比特。在实施方式5中，可变驱动器202具备3个PMOS晶体管，因此设定于表格A1、A2的数据是3比特。
存储部661B具备表格RWM606C和表格RWM606D。表格RWM606C存储表格B1。表格RWM606D存储表格B2。
表格B1、B2确定与计数值CB相应的数据。更具体而言，表格B1基于计数值CB确定与从地址解码器205B输出的地址ADD_B相应的数据C(xyz)b。表格B2基于计数值CB确定与从地址解码器205B输出的地址ADD_B相应的数据D(xyz)b。
在第1下臂控制信号L_C1被断言为高电平的期间，表格RWM606C输出与地址ADD_B相应的表格B1的数据C(xyz)。
在第2下臂控制信号L_C2被断言为高电平的期间，表格RWM606D输出与地址ADD_B相应的表格B2的数据D(xyz)。
由于通过设定于表格B1、B2的数据来控制可变驱动器202内的NMOS晶体管的导通及截止，因此设定于表格B1、B2的数据具有可变驱动器202内的NMOS晶体管的个数的量的比特。在实施方式5中，由于可变驱动器202具备3个NMOS晶体管，因此设定于表格B1、B2的数据是3比特。
为了使功率元件214的栅极电流不会急速地增加，优选设定于表格A1、B1的数据从低的值向高的值缓慢地变化。具体而言，表格A1、B1内的多个数据被确定为：伴随计数值CA、CB的增加，可变驱动器202的驱动力逐渐增加。
图13是表示表格RWM606A内的表格A1的例子的图。图13的表格A1与图3的表格A相同。在图13的表格A1中，在地址ADD_A的值小时，对不同的地址ADD_A设定相同的3比特数据A(xyz)b。这是为了使功率元件214的驱动力逐渐增加。
通过地址解码器205A和表格A1，计数值CA如以下那样向3比特的数据A(xyz)b转换。当计数值CA增加为000b、001b、010b、011b、100b、101b、110b、111b时，3比特的数据A(xyz)b变化为111b、110b、110b、101b、101b、100b、011b、000b。
图14是表示表格RWM606C内的表格B1的例子的图。在图14的表格B1中，在地址ADD_B的值小时，对不同的地址ADD_B设定相同的3比特数据B(xyz)b。这是为了使功率元件214的驱动力逐渐增加。
通过地址解码器205B和表格B1，计数值CB如以下那样向3比特的数据C(xyz)b转换。当计数值CB增加为000b、001b、010b、011b、100b、101b、110b、111b时，3比特的数据C(xyz)b变化为000b、001b、001b、010b、010b、011b、100b、111b。
表格B2内的多个数据被确定为：伴随计数值CB的减少，可变驱动器202的驱动力减少。
表格A2内的多个数据被确定为：除了计数值CA从第1值向第2值的减少以外，伴随计数值CA的减少，使可变驱动器202的驱动力减少，伴随计数值CA从第1值向第2值的减少，使可变驱动器202的驱动力增加。
图15是表示表格RWM606B内的表格A2的例子的图。通过地址解码器205A和表格A2，计数值CA如以下那样向3比特的数据C(xyz)b转换。当计数值CA减少为111b、110b、101b、100b、011b、010b、001b、000b时，3比特的数据B(xyz)b变化为000b、011b、100b、100b、100b、110b、100b、111b。伴随计数值CA从010b向001b的减少，数据C(xyz)b从110b向100b变化，由此，可变驱动器202的驱动力增加。
图16是表示表格RWM606D内的表格B2的例子的图。通过地址解码器205B和表格B2，计数值CB如以下那样向3比特的数据D(xyz)b转换。当计数值CB减少为111b、110b、101b、100b、011b、010b、001b，000b时，3比特的数据D(xyz)b变化为111b、111b、111b、111b、100b、100b、010b、000b。
在图15中，当计数值CA为111b～010b时，随着计数值CA的减少，数据B(xyz)b的值增加，由此，可变驱动器202的驱动力减少。当计数值CA减少到001b时，数据B(xyz)b的值暂时减少。由此，可变驱动器202的驱动力暂时增加。这样做是为了降低集电极电压的浪涌。
图17是表示使计数值CA及计数值CB减少时的模拟结果的图。
在图17中，右侧的集电极电压表示使用了图15的表格A2时的功率元件214的集电极侧的电压VCE。
在图15的表格中，代替ADD_A为“0001b+OFFSET”时的B(xyz)b为“100b”，左侧的集电极电压表示“0001b+OFFSET”时的B(xyz)b为“110b”时的功率元件214的集电极侧的电压VCE。在左侧，观测集电极电压的浪涌。
右侧的集电极电压表示使用了图15的表格A2以及图16的表格B2时的功率元件214的集电极侧的电压VCE。
在ADD_A及ADD_B为“0001b+OFFSET”，表格A2输出了100b，表格B2输出了010b的定时，栅极电压仅稍微增加。其结果是，在右侧，集电极电压的浪涌降低。
(变形例)
本发明并不限定于上述的实施方式。例如，本发明还包括以下的变形例。
(1)可变驱动器的MOS晶体管的数量
可变驱动器具备第1个～第N个的N个PMOS晶体管以及第1个～第N个的N个NMOS晶体管。
第i个(i≥2)PMOS晶体管的栅极宽度大于第(i-1)个PMOS晶体管的栅极宽度。第i个(i≥2)NMOS晶体管的栅极宽度大于第(i-1)个NMOS晶体管的栅极宽度。
优选的是，第i个(i≥2)PMOS晶体管的栅极宽度为第1个PMOS晶体管的栅极宽度的2(i-1)倍，第i个(i≥2)NMOS晶体管的栅极宽度为第1个NMOS晶体管的栅极宽度的2(i-1)倍。
或者，也可以是，第i个(i≥2)PMOS晶体管的栅极宽度为第1个PMOS晶体管的栅极宽度的K×(i-1)倍，第i个(i≥2)NMOS晶体管的栅极宽度为第1个NMOS晶体管的栅极宽度的K×(i-1)倍。在此，K为大于1的数。
表格WRM206A输出在表格A中确定的N比特的数据。锁存部根据从表格WRM206A输出的N比特的数据的第i比特的值，输出对第i个PMOS晶体管的导通及截止进行控制的第i个PMOS用的栅极控制信号。
表格WRM206B输出在表格B中确定的N比特的数据。锁存部根据从表格WRM206B输出的N比特的数据的第i比特的值，输出对第i个NMOS晶体管的导通及截止进行控制的第i个NMOS用的栅极控制信号。
(2)可变驱动器的控制
在本发明中，按照计数值对可变驱动器内的3个PMOS晶体管以及3个NMOS晶体管进行控制，但并不限定于此。
可变驱动器内的3个PMOS晶体管可以设定为如果下臂控制信号被激活则立即导通，可变驱动器内的3个NMOS晶体管可以按照计数值被控制。或者，可变驱动器内的3个NMOS晶体管也可以设定为如果下臂控制信号被激活则立即导通，可变驱动器内的3个PMOS晶体管可以按照计数值被控制。
(3)MOS晶体管的控制
可变驱动器具备多个PMOS晶体管和多个NMOS晶体管。表格A可以设定为：根据计数值CA的增加，多个PMOS晶体管中成为导通的PMOS晶体管的个数增加。表格B可以设定为：根据计数值CB的增加，多个NMOS晶体管中成为导通的NMOS晶体管的个数增加。
例如，在PMOS晶体管208、209、210的栅极宽度相同，表格A的输出为“0”、“1”、“2”、“3”的情况下，可以为：PMOS晶体管208、209、210截止；仅PMOS晶体管208导通；仅PMOS晶体管208、209导通；或者PMOS晶体管208、209、210导通。
在NMOS晶体管211、212、213的栅极宽度相同，表格B的输出为“0”、“1”、“2”、“3”的情况下，可以为：NMOS晶体管211、212、213截止；仅NMOS晶体管211导通；仅NMOS晶体管211、212导通；或者NMOS晶体管211、212、213导通。
(4)集电极-发射极间电压VCE以及集电极-发射极间电流ICE的监视
组合实施方式2和实施方式3，通过监视集电极-发射极间电压VCE以及集电极-发射极间电流ICE并变更表格，能够根据负载204的状况灵活地抑制浪涌。即，根据使电动机等负载204旋转时或者车辆进行制动动作时，IGBT的集电极-发射极间电流ICE以及集电极-发射极间电压VCE变化。通过根据IGBT的集电极-发射极间电流ICE以及集电极-发射极间电压VCE来变更表格，能够使IGBT的栅极驱动器的驱动力变化。
(5)实施方式5的表格A2、B2
在上述的实施方式中，表格B2内的多个数据被确定为：伴随计数值CB的减少，可变驱动器202的驱动力减少，表格A2内的多个数据被确定为：除了计数值CA从第1值向第2值的减少以外，伴随计数值CA的减少，使可变驱动器202的驱动力减少，伴随计数值CA从第1值向第2值的减少，使可变驱动器202的驱动力增加，但并不限定于此。
表格A2内的多个数据被确定为：伴随计数值CA的减少，可变驱动器202的驱动力减少，表格B2内的多个数据被确定为：除了计数值CB从第1值向第2值的减少以外，伴随计数值CB的减少，使可变驱动器202的驱动力减少，伴随计数值CB从第1值向第2值的减少，使可变驱动器202的驱动力增加。
或者，也可以使用以下那样的表格A2、B2。
表格A2内的多个数据被确定为：除了计数值CA从第1值向第2值的减少以外，伴随计数值CA的减少，使可变驱动器202的驱动力减少，伴随计数值CA从第1值向第2值的减少，使可变驱动器202的驱动力增加。表格B2内的多个数据被确定为：除了计数值CB从第1值向第2值的减少以外，伴随计数值CB的减少，使可变驱动器202的驱动力减少，伴随计数值CB从第1值向第2值的减少，使可变驱动器202的驱动力增加。
本次公开的实施方式在所有方面都是例示而不应被认为是限制性的。本发明的范围不是由上述的说明来表示，而是由权利要求书来表示，意在包括与权利要求书等同的意思以及范围内的所有变更。
附图标记说明
2、3、4、5栅极驱动器；200、300、400、500、600功率模块；201、217、301、317、401、417、501、517、601、617可编程解码器；202、218可变驱动器；203下臂电路；204A、204B、604A、604B计数器；205A、205B地址解码器；206A、206B、306A、306B、306C、306D、506A、506B、506C、506D、506E、506F、506G、506H、606A、606B、606C、606D表格RWM；207A、207B锁存部；208、209、210PMOS晶体管；211、212、213、263NMOS晶体管；214功率元件；215回流二极管；216栅极电阻；219上臂电路；220、320、420、520控制器；251A、251B、361A、361B、561A、561B存储部；261二极管；262电阻；321高压二极管；322电流源；351VCE检测电路；451、551ICE检测电路。

Claims (20)

1.一种栅极驱动器，驱动包括功率元件在内的臂电路，其中，具备：
可编程解码器；以及
驱动所述臂电路的可变驱动器，
所述可编程解码器包括：
计数器，所述计数器按每个时钟使计数值增加；
地址解码器，所述地址解码器将所述计数值转换为地址；
存储部，所述存储部存储至少一个确定了与转换后的所述地址相应的数据的表格；以及
锁存部，所述锁存部对从所述存储部输出的与所述表格内的所述地址相应的数据进行锁存，
所述可变驱动器包括多个MOS晶体管，
所述锁存部的输出与所述多个MOS晶体管的控制电极连接，所述多个MOS晶体管的第1电极与所述功率元件的控制电极共同连接，所述多个MOS晶体管的第2电极共同与电源连接，
所述表格内的多个数据被确定为：伴随所述计数值的增加，所述可变驱动器的驱动力增加，
在臂控制信号被激活的期间，所述计数器更新所述计数值。
2.根据权利要求1所述的栅极驱动器，其中，设定于所述表格的多个数据被确定为：与所述计数值大的第2范围相比，在所述计数值小的第1范围中，所述可变驱动器的驱动力的增加量相对于所述计数值的增加量的比率小。
3.根据权利要求1所述的栅极驱动器，其中，设定于所述表格的多个数据被确定为：与所述计数值大的第2范围相比，在所述计数值小的第1范围中，所述可变驱动器的驱动力的增加量相对于所述计数值的增加量的比率大。
4.根据权利要求1所述的栅极驱动器，其中，
所述可变驱动器具备第1个～第N个的N个MOS晶体管，
第i个MOS晶体管的栅极宽度大于第(i-1)个MOS晶体管的栅极宽度，其中，i≥2，
所述存储部输出在所述表格中确定的N比特的数据，
所述锁存部根据从所述存储部输出的N比特的数据的第i比特的值，输出对所述第i个MOS晶体管的导通及截止进行控制的第i个栅极控制信号。
5.根据权利要求4所述的栅极驱动器，其中，所述第i个MOS晶体管的栅极宽度是所述第1个MOS晶体管的栅极宽度的2(i-1)倍，其中，i≥2。
6.根据权利要求4所述的栅极驱动器，其中，所述第i个MOS晶体管的栅极宽度是所述第1个MOS晶体管的栅极宽度的K×(i-1)倍，其中，K是大于1的数，i≥2。
7.根据权利要求1所述的栅极驱动器，其中，所述表格被确定为：根据所述计数值的增加，使所述多个MOS晶体管中成为导通的MOS晶体管的个数增加。
8.根据权利要求1所述的栅极驱动器，其中，
所述存储部存储多个所述表格，
所述功率元件具备所述控制电极、第1电极和第2电极，
所述栅极驱动器还具备：电压检测电路，所述电压检测电路检测所述功率元件的所述第1电极与所述第2电极之间的电压；以及
控制器，所述控制器根据检测出的所述电压的大小，从多个所述表格中选择一个表格，
所述存储部输出与选择出的所述表格内的来自所述地址解码器的地址相应的数据。
9.根据权利要求8所述的栅极驱动器，其中，
多个所述表格包括第1表格和第2表格，
所述控制器根据检测出的所述电压的大小，选择所述第1表格和所述第2表格中的任一个。
10.根据权利要求9所述的栅极驱动器，其中，
设定于所述第1表格的多个数据被确定为：与所述计数值大的第2范围相比，在所述计数值小的第1范围中，所述可变驱动器的驱动力的增加量相对于所述计数值的增加量的比率小，
设定于所述第2表格的多个数据被确定为：与所述第2范围相比，在所述第1范围中，所述可变驱动器的驱动力的增加量相对于所述计数值的增加量的比率大，
所述控制器在检测出的所述电压为基准电压以上时，选择所述第1表格，在检测出的所述电压小于所述基准电压时，选择所述第2表格。
11.根据权利要求8所述的栅极驱动器，其中，还具备：
恒流源；以及
二极管，所述二极管具有与所述功率元件的所述第1电极连接的阴极，
所述恒流源的输出和所述二极管的阳极端子与节点连接，
所述电压检测电路通过检测所述节点的电压来检测所述功率元件的所述第1电极与所述第2电极之间的电压。
12.根据权利要求1所述的栅极驱动器，其中，
所述存储部存储多个所述表格，
所述功率元件具备所述控制电极、第1电极和第2电极，
所述栅极驱动器具备：电流检测电路，所述电流检测电路检测在所述功率元件的所述第1电极与所述第2电极之间流动的电流；以及
控制器，所述控制器根据检测出的所述电流的大小，从多个所述表格中选择一个表格，
所述存储部输出与选择出的所述表格内的来自所述地址解码器的地址相应的数据。
13.根据权利要求12所述的栅极驱动器，其中，
多个所述表格包括第1表格和第2表格，
所述控制器根据检测出的所述电流的大小，选择所述第1表格和所述第2表格中的任一个。
14.根据权利要求13所述的栅极驱动器，其中，
设定于所述第1表格的多个数据被确定为：与所述计数值大的第2范围相比，在所述计数值小的第1范围中，所述可变驱动器的驱动力的增加量相对于所述计数值的增加量的比率小，
设定于所述第2表格的多个数据被确定为：与所述第2范围相比，在所述第1范围中，所述可变驱动器的驱动力的增加量相对于所述计数值的增加量的比率大，
所述控制器在检测出的所述电流为基准电流以上时，选择所述第1表格，在检测出的所述电流小于所述基准电流时，选择所述第2表格。
15.根据权利要求12所述的栅极驱动器，其中，
所述功率元件是具有感测发射极的IGBT，
所述电流检测电路通过检测在所述感测发射极流动的电流来检测在所述功率元件的所述第1电极与所述第2电极之间流动的电流。
16.一种栅极驱动器，驱动包括功率元件在内的臂电路，其中，具备：
可编程解码器；以及
驱动所述臂电路的可变驱动器，
所述可编程解码器包括：
第1计数器，所述第1计数器按每个第1时钟使第1计数值增加；
第1存储部，所述第1存储部存储确定了与所述第1计数值相应的数据的第1表格；
第1锁存部，所述第1锁存部对从所述第1存储部输出的与所述第1表格内的所述第1计数值相应的数据进行锁存；
第2计数器，所述第2计数器按每个第2时钟使第2计数值增加；
第2存储部，所述第2存储部存储确定了与所述第2计数值相应的数据的第2表格；以及
第2锁存部，所述第2锁存部对从所述第2存储部输出的与所述第2表格内的所述第2计数值相应的数据进行锁存，
所述可变驱动器包括多个PMOS晶体管以及多个NMOS晶体管，
所述第1锁存部的输出与所述多个PMOS晶体管的控制电极连接，所述多个PMOS晶体管的第1电极与所述功率元件的控制电极共同连接，所述多个PMOS晶体管的第2电极共同与第1电源连接，
所述第2锁存部的输出与所述多个NMOS晶体管的控制电极连接，所述多个NMOS晶体管的第1电极与所述功率元件的控制电极共同连接，所述多个NMOS晶体管的第2电极共同与第2电源连接，
所述第1表格内的多个数据被确定为：伴随所述第1计数值的增加，使所述可变驱动器的驱动力增加，所述第2表格内的多个数据被确定为：伴随所述第2计数值的增加，使所述可变驱动器的驱动力增加，
所述第1计数器在臂控制信号被激活的期间更新所述第1计数值，所述第2计数器在臂控制信号被激活的期间更新所述第2计数值。
17.一种栅极驱动器，驱动包括功率元件在内的臂电路，其中，具备：
可编程解码器；以及
驱动所述臂电路的可变驱动器，
所述可编程解码器包括：
计数器，所述计数器在第1臂控制信号激活的期间，按每个时钟使计数值增加，在第2臂控制信号激活的期间，按每个所述时钟使计数值减少；
地址解码器，所述地址解码器将所述计数值转换为地址；
存储部，所述存储部存储确定了与转换后的所述地址相应的数据的第1表格及第2表格，所述存储部在所述第1臂控制信号激活的期间，输出与所述第1表格内的所述地址相应的数据，在所述第2臂控制信号激活的期间，输出与所述第2表格内的所述地址相应的数据：以及
锁存部，所述锁存部对从所述存储部输出的数据进行锁存，
所述可变驱动器包括多个MOS晶体管，
所述锁存部的输出与所述多个MOS晶体管的控制电极连接，所述多个MOS晶体管的第1电极共同连接并与所述功率元件的控制电极连接，所述多个MOS晶体管的第2电极共同与电源连接，
所述第1表格内的多个数据伴随所述计数值的增加，使所述可变驱动器的驱动力变化，所述第2表格内的多个数据伴随所述计数值的减少，使所述可变驱动器的驱动力变化。
18.根据权利要求17所述的栅极驱动器，其中，
所述第1表格内的多个数据伴随所述计数值的增加，使所述可变驱动器的驱动力增加，
所述第2表格内的多个数据除了所述计数值从第1值向第2值的减少以外，伴随所述计数值的减少，使所述可变驱动器的驱动力减少，伴随所述计数值从第1值向第2值的减少，使所述可变驱动器的驱动力增加。
19.一种栅极驱动器，驱动包括功率元件在内的臂电路，其中，具备：
可编程解码器；以及
驱动所述臂电路的可变驱动器，
所述可编程解码器包括：
计数器，所述计数器按每个时钟使输出的计数值增加；
存储部，所述存储部存储至少一个确定了根据所述计数值变化的数据的表格，并输出所述表格内的与所述计数值的输出相应的数据；以及
锁存部，所述锁存部对从所述存储部输出的数据进行锁存，
所述可变驱动器包括多个PMOS晶体管和多个NMOS晶体管，所述多个PMOS晶体管的第1电极以及所述多个NMOS晶体管的第1电极与所述功率元件的控制电极共同连接，所述多个PMOS晶体管的第2电极共同与第1电源连接，所述多个NMOS晶体管的第2电极共同与第2电源连接，
所述多个PMOS晶体管和所述多个NMOS晶体管中的一方被设定为当臂控制信号被激活时导通，
所述多个PMOS晶体管和所述多个NMOS晶体管中的另一方由所述锁存部的输出控制，
所述表格内的多个数据被确定为：伴随所述计数值的增加，使所述可变驱动器的驱动力增加，
所述计数器在所述臂控制信号被激活的期间更新所述计数值。
20.一种功率模块，其中，具备：
上臂电路，所述上臂电路包括第1功率元件；
下臂电路，所述下臂电路包括第2功率元件；
第1栅极驱动器，所述第1栅极驱动器用于驱动所述上臂电路；以及
第2栅极驱动器，所述第2栅极驱动器用于驱动所述下臂电路，
所述第1栅极驱动器以及所述第2栅极驱动器为权利要求1～19中任一项所述的栅极驱动器，
所述上臂电路的所述第1功率元件和所述下臂电路的所述第2功率元件在第1电源与第2电源之间串联连接。
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