JP2024510498A - スイッチングレギュレータのための電磁干渉緩和 - Google Patents

Abstract

スイッチングレギュレータドライバ（４００）において、感知回路（４０２）が、トランジスタ電流入力と感知回路出力とを有する。論理回路（４０４）が、論理回路入力と、第１及び第２の出力とを有する。論理回路入力は、感知回路出力に結合される。カウンタ（４０６）が、カウンタクロック入力と、カウンタ制御入力と、カウンタ出力とを有する。カウンタクロック入力は、第１の出力に結合される。カウンタ制御入力は、第２の出力に結合される。カウンタ（４０６）は、カウンタ出力においてカウント値を提供するように構成される。プログラム可能駆動強度回路（４０８）が、駆動強度回路入力及びトランジスタ制御出力を有する。駆動強度回路入力は、カウンタ出力に結合される。プログラム可能駆動強度回路（４０８）は、カウント値に基づいて、トランジスタ制御出力における駆動電流を調整するように構成される。

Description

スイッチングレギュレータは、入力直流（ＤＣ）電圧を、入力ＤＣ電圧よりも高いか又は低い大きさのＤＣ出力電圧に変換する電子回路である。種々のタイプのスイッチングレギュレータが利用可能である。例えば、降圧コンバータ、昇圧コンバータ、昇降圧コンバータなどがある。

バックコンバータは、例えば、スイッチノードにおいてローサイドトランジスタ（スイッチとしても動作する）に結合されるハイサイドトランジスタ（スイッチとして動作する）を含む。コントローラが、制御信号をアサートして、ハイサイドトランジスタ及びローサイドトランジスタを相互に開閉させ、それによって、（Ａ）入力電圧からハイサイドトランジスタを介しスイッチノードを介するインダクタ及びキャパシタへの電流経路と、（ｂ）接地からローサイドトランジスタを介しスイッチノードを介するインダクタ及びキャパシタへの電流経路とを交互に開く。ハイトランジスタ及びローサイドトランジスタを相互に開閉することによって、方形波の電圧（ほぼ入力電圧と接地との間でトグルする）がスイッチノード上に生成される。方形波は、印加される入力電圧及び目標出力電圧の関数であるデューティサイクルを有し、ハイローサイドトランジスタのためのコントローラによって実装される。方形波は次いで、インダクタ及びコンデンサによってフィルタリングされて、ＤＣ出力電圧を生成し、ＤＣ出力電圧は、電気的負荷に電力を供給するために用いられ得る。

スイッチングレギュレータドライバにおいて、感知回路が、トランジスタ電流入力と感知回路出力とを有する。論理回路が、論理回路入力と、第１及び第２の出力とを有する。論理回路入力は、感知回路出力に結合される。カウンタが、カウンタクロック入力と、カウンタ制御入力と、カウンタ出力とを有する。カウンタクロック入力は、第１の出力に結合される。カウンタ制御入力は、第２の出力に結合される。カウンタは、カウンタ出力においてカウント値を提供するように構成される。プログラム可能駆動強度回路が、駆動強度回路入力とトランジスタ制御出力とを有する。駆動強度回路入力は、カウンタ出力に結合される。プログラム可能駆動強度回路は、カウント値に基づいて、トランジスタ制御出力における駆動電流を調整するように構成される。

一例に従ったバックコンバータの一部を図示する。

一例に従った、バックコンバータのスイッチノード電圧リンギングを図示するタイミング図である。

一例に従った、スイッチノード電圧リンギングを低減するためのドライバの動作を図示するタイミング図である。

一例に従った、スイッチノード電圧リンギングを低減するためのトランジスタドライバを図示する概略図である。

上述のように、スイッチングレギュレータは、入力電圧を、入力電圧とは異なる大きさ（より高い又はより低い）の出力電圧に変換する。スイッチングレギュレータにおいて、１つ又は複数のトランジスタが開閉されて、特定のデューティサイクルを有する波形がスイッチノード上に生成される。図１は、ハイサイド（ＨＳ）トランジスタがスイッチノード１１０においてローサイド（ＬＳ）トランジスタに結合されるバックコンバータの一部を図示する。この例において、ＨＳ及びＬＳスイッチはいずれもｎチャネル電界効果トランジスタ（ＮＦＥＴ）であるが、他の例において、他のタイプのトランジスタとして実装し得る。ＨＳトランジスタのドレインが入力電圧（Ｖｉｎ）に結合され、ＬＳトランジスタのソースが接地に結合される。スイッチノード１１０上の電圧はＶｓｗと示されている。インダクタＬ１が、スイッチ及びコンデンサＣｏｕｔに結合される。インダクタＬ１とコンデンサＣｏｕｔとの間の接続は、レギュレータの出力（Ｖｏｕｔ）である。ドライバ１０２が、コントローラ１０１からデジタル入力信号ＨＳ＿ＥＮを受信する入力を有する。ドライバ１０２は、ＨＳトランジスタのゲートに結合される出力を有する。コントローラ１０１によってＨＳ＿ＥＮがアサートされると（例えば、論理ハイ）、ドライバ１０２は、その出力に電圧を生成してＨＳトランジスタをオンにすることによって応答し、電流Ｉ＿ｈｓは、Ｖｉｎから、ＨＳトランジスタを介して、スイッチノード１１０を介して、インダクタＬ１に流れる。同様に、ドライバ１０４は、コントローラからデジタル入力信号ＬＳ＿ＥＮを受信する入力を有し、ＬＳトランジスタのゲートに結合される出力も有する。ＬＳ＿ＥＮがアサートされると（例えば、論理ハイ）、ドライバ１０４は、ＬＳトランジスタをオンにするためにその出力に電圧を生成することによって応答する。ＬＳトランジスタがオンであるとき、電流Ｉ＿ｌｓは、接地からＬＳトランジスタを介し、スイッチノード１１０を介してインダクタＬ１に流れる。

図１は、入力電圧ＶｉｎとＨＳトランジスタのドレインとの間の寄生インダクタンスＬｐ＿ｈｓも示す。ＬＳトランジスタのソースと接地との間に別の寄生インダクタンスＬｐ－ｌｓも存在する。これらの寄生インダクタンスは、例えば、スイッチングレギュレータが搭載される回路基板への接続、及び回路基板内のトレースから生じる。

シュートスルー電流を回避するために、コントローラ１０１は、ドライバ１０２及び１０４に、ＨＳトランジスタとＬＳトランジスタの両方を同時にオンにするように命令しない。代わりに、コントローラ１０１は、ＨＳトランジスタ及びＬＳトランジスタのオン／オフ状態を切り替える間の「デッドタイム」を実装する。例えば、ＨＳトランジスタがオン（及びＬＳトランジスタがオフ）である場合、コントローラ１０１は、ＨＳトランジスタをオフにするために、ＨＳ＿ＥＮ（例えば、論理ロー）をまずデアサートする。ＨＳトランジスタがオフであることを保証するための短い時間期間（デッドタイム）の後、コントローラは、ＬＳ＿ＥＮをアサートして、ドライバ１０４にＬＳトランジスタをオンにさせる。ＬＳトランジスタをオフにした後、ＨＳトランジスタをオンにする前にもデッドタイムが課される。

スイッチングレギュレータが、ＨＳ及びＬＳトランジスタのオン／オフ状態を特定用途向けの周波数で切り替える。一例において、スイッチング周波数は１００ＫＨｚ～１ＭＨｚの範囲内である。各スイッチングサイクルの間、ＨＳトランジスタとＬＳトランジスタの両方が（同時にではないが）オンにされる。図２は、このようなスイッチングサイクルの一部を図示するタイミング図である。２０１において、ＬＳトランジスタはオンであり、ＨＳトランジスタはオフである。ＬＳ＿ＥＮ信号はデアサートされ（立ち下がりエッジ２０２）、デッドタイム２０３がどちらのトランジスタもオンでないことを保証する。コントローラ１０１は、ＨＳ＿ＥＮをハイにアサートする（立ち上がりエッジ２０４）。

波形２１１は、ＬＳトランジスタを介する電流（Ｉ＿ｌｓ）である。波形２１３は、ＨＳトランジスタを介する電流（Ｉ＿ｈｓ）である。ＬＳトランジスタが、完全にオフになり、ＬＳ＿ＥＮの後続のエッジ２０２に続く電流の導通を停止し、ＨＳが、ＨＳ＿ＥＮの立ち上がりエッジ２０４に続いて完全にオンになるのに、有限の時間を要する。電流Ｉ＿ｌｓは２０５に示されるように急速に低下し、電流Ｉ＿ｈｓは２０６に示されるように急速に増加する。波形２１１及び２１４は、リンギングがそれぞれのトランジスタ遷移状態（ＨＳトランジスタがオンになり、ＬＳトランジスタがオフになる）として電流Ｉ＿ｈｓ及びＩ＿ｌｓ上で生じ得ることを図示する。リンギングは、Ｌｐ＿ｈｓと、ＨＳトランジスタのチャネル抵抗と、スイッチノード１１０の寄生容量とを含む共振回路が形成されることにより生じる。波形２１４は、スイッチノード電圧Ｖｓｗを図示する。ＬＳトランジスタがオンであるとき、Ｖｓｗは、最初はローであり、次いで、インダクタ電流の連続的な流れを維持するためにＬＳトランジスタのボディダイオードが強制的に順方向バイアスされ、２２１に示されるように、デッドタイム２０３の間、わずかに負に立ち下がり、次いでＨＳトランジスタがオンになるにつれて立ち上がりリンギングする。

スイッチノード１１０上のリンギングは、導電性及び放射性の高周波数電磁干渉（ＥＭＩ）を生成する可能性があり、これは、残念ながら、例えば、Ｖｉｎの同じ電圧ドメインを共有するシステム内の他の構成要素によって受信される可能性がある。例えば、Ｖｉｎがバッテリの電圧である自動車では、自動車内の他の回路が電圧レギュレータからＥＭＩ信号を受信し得る。スイッチングレギュレータにおけるリンギングを低減するための本明細書に記載され手法は、ＨＳトランジスタをオンにするためのプロセスの部分の間に、ＨＳトランジスタのゲートへの駆動電流を低減することであり、さもなければ、その間、より上位レベルのリンギングが生じ得る。

種々の例に従って、本明細書において、ＨＳトランジスタのゲートへの駆動電流を３つのフェーズに区分するアダプティブハイサイドゲートドライバについて説明する。第１のフェーズにおいて、比較的大きい大きさであるが、短い持続時間の駆動電流がＨＳトランジスタのゲートに供給される。この高電流パルスは、ゲート－ソース間電圧（Ｖｇｓ）をトランジスタの閾値電圧に迅速に到達させる。ＨＳトランジスタのＶｇｓが閾値電圧に向かって増加するにつれて、ＨＳトランジスタは依然としてオフであり、いかなるドレイン電流も導通し得ず、そのため、スイッチノードリンギングは、この時間期間の間、発生し得ない。次に続く第２のフェーズにおいて、駆動電流がスイッチノードリンギングを減衰させるために、より低いレベルに低減される。スイッチノード電圧が上昇し始めると、アダプティブハイサイドゲートドライバは、ＨＳトランジスタのゲートへの駆動電流の大きさを増大させて、トランジスタのターンオンプロセスを完了する。第２のフェーズの間の駆動電流の大きさは、本明細書に記載されようにプログラム可能であり、スイッチノード上に過剰なリンギングを引き起こすことなく、駆動電流をできるだけ大きくしてトランジスタを迅速にオンにする。

本明細書に記載の実施例は、ＨＳトランジスタのためのアダプティブドライバに関する。ＬＳトランジスタのボディダイオードは、ＬＳトランジスタが「オン」になる前に導通し、それによって、ＬＳトランジスタを介する電流の変化率に起因するＬｐ＿ｌｓ寄生インダクタンスへの影響は、すでに緩和されているので、ＬＳトランジスタのための同様のアダプティブドライバは含まれないことがある。

図３は、本明細書に記載のアダプティブハイサイドゲートドライバを含むスイッチングレギュレータと、従来のハイサイドゲートドライバを含むスイッチングレギュレータとの比較を図示するタイミング図である。従来のハイサイドゲートドライバは、ＨＳトランジスタのゲートに大きな駆動電流を流してトランジスタをオンさせる。破線の波形は、従来のハイサイドゲートドライバ用であり、実線の曲線は、アダプティブハイサイドゲートドライバ用である。時間ｔ０において、コントローラは、ＨＳ＿ＥＮ信号（図３には図示せず）をアサートして、ゲートドライバがＨＳトランジスタをターンオンし始める。

従来のハイサイドゲートドライバの場合、ドライバは、ＨＳトランジスタのゲートへの駆動電流を急速に増加させ（３０１に図示するように）、ＨＳトランジスタが完全にオンになるまで（３０２に図示するように）そのハイレベルの駆動電流を維持する。ＨＳトランジスタのチャネルが導通し始めると、ドレイン電流（Ｉｄ（ｈｓ））は、３０３に図示するように非常に急速に増加し、その後、定常状態電流（３０４）に整定する。３０５において示すように、スイッチノード上で高度のリンギング結果が得られる。

本明細書に記載されるアダプティブハイサイドゲートドライバの場合、ゲートへの駆動電流はまた、初期フェーズ３１１の間ハイであり、トランジスタのＶｇｓを閾値電圧に到達させる。しかしながら、（従来のハイサイドゲートドライバの場合のように）駆動電流をハイレベルに維持するのではなく、アダプティブハイサイドゲートドライバは、３０６において示すように駆動電流を減少させる。一実施例において、初期フェーズ３１１は、一定の時間期間（例えば、２ｎｓ）にわたって生じる。第２のフェーズ３１２の間のゲート電流は、本明細書で説明するようにアダプティブに構成されて、ＨＳトランジスタのターンオンプロセスを完了するようにハイであるが、一方で、（従来のハイサイドゲートドライバの場合の３０３におけるより高い変化率と比較して）３０７において示すようにドレイン電流の変化率を低減する。ドレイン電流をより低い率で増加させることによって、３０８において示すようにスイッチノード上のリンギングの結果がはるかに少なくなる。第３のフェーズ３１３は、アダプティブハイサイドゲートドライバが、（３０９において示すように）スイッチノード電圧Ｖｓｗが上昇し始めたことを検出することに応答して開始する。Ｖｓｗが上昇していると判定されると、スイッチノードリンギングをさらに悪化させることなく、ＨＳトランジスタへの駆動電流を再び増加させることができる（３１０）。

図１を再度参照すると、ＨＳトランジスタを介するドレイン電流Ｉ＿ｈｓの急激な増大が、寄生インダクタンスＬｐ＿ｈｓ両端間の電圧降下をもたらす。寄生インダクタンスＬｐ＿ｈｓ両端間の電圧降下の大きさは、Ｉ＿ｈｓの変化率とＬｐ＿ｈｓのインダクタンスとの積である。従って、Ｉ＿ｈｓの変化率が大きくなるにつれて、寄生インダクタンスＬｐ＿ｈｓ両端間の電圧降下が大きくなる。Ｌｐ＿ｈｓの上側端子は、固定電圧であるＶｉｎに結合される。そのため、寄生インダクタンスＬｐ＿ｈｓ両端間の電圧降下は、インダクタンスの下側端子上の電圧の降下を必要とする。寄生インダクタンスＬｐ＿ｈｓの下側端子は、ＨＳトランジスタのドレイン上の電圧である。以下に説明するように、ＨＳトランジスタのドレイン上の電圧を監視することによって、ＨＳトランジスタがオンになるにつれてＩ＿ｈｓがどれくらい急速に増加しているかを判定し得る。アダプティブハイサイドゲートドライバは、ＨＳトランジスタのドレイン上の電圧を閾値と比較する。ＨＳトランジスタのドレイン電圧が、過剰なリンギングがＩ＿ｈｓ及びスイッチノード１１０上で発生する可能性が高いことを示すしきい値を超える場合、次のスイッチングサイクルにおいて、アダプティブハイサイドゲートドライバは、第２のフェーズ３１２の間、ＨＳトランジスタのゲートへの駆動電流を低減する（図３）。アダプティブハイサイドゲートドライバは、ＨＳトランジスタのドレイン上の電圧がもはや閾値を超えなくなるまで、各後続のスイッチングサイクルにおいてＨＳトランジスタのゲートへの駆動電流を減少させ続ける。

図４は、図１のゲートドライバ１０２を実装するために用いられ得るアダプティブハイサイドゲートドライバの実施例を示す概略図である。概略図の右側は、スイッチノード１１０においてＬＳトランジスタに結合されたＨＳトランジスタを示す。アダプティブハイサイドゲートドライバ４００は、感知回路４０２と、論理回路４０４と、カウンタ４０６と、プログラム可能駆動強度回路４０８と、スイッチノード遷移検出回路４１０と、ＯＲゲート４１２と、ＮＡＮＤゲート４４１～４４４と、ワンショット４３０と、デコーダ４３２とを含む。以下、ドライバ４００の説明を、ＨＳトランジスタのターンオンプロセスの３フェーズについて説明する。

上述のように、初期フェーズは、比較的高いレベルの駆動電流がＨＳトランジスタのゲートに供給される、固定（しかし短い）期間である。ＨＳ＿ＥＮ信号は、ワンショット４３０の入力に結合される。ワンショット４３０は、ＯＲゲート４１２の入力に結合される出力を有する。ＯＲゲート４１２の出力（及びＯＲゲートの出力上の信号４１５）は、デコーダ４３２「全選択」入力に結合される。デコーダ４３２は複数の出力を有し、その各々は、それぞれのＮＡＮＤゲート４４１～４４４の入力に結合される。ＮＡＮＤゲート４４１～４４４の他の入力は、ＨＳ＿ＥＮ信号を受け取る。プログラム可能駆動強度回路４０８は、複数のＰＦＥＴ４５１～４５４を含む。ＮＡＮＤゲート４４１～４４４の出力は、それぞれのＰＦＥＴ４５１～４５４のゲートに結合される。ＮＡＮＤゲート４４１～４４４からの出力信号は、論理ハイであるゲートの両方の入力に応答して論理ローになる。従って、ＨＳ＿ＥＮが論理ハイである（アダプティブハイサイドゲートドライバ４００がＨＳトランジスタをオンにし始めるようにする）場合、ＮＡＮＤゲート４４１～４４４の出力は、それぞれのデコーダの出力がハイにアサートされることに応答して論理ローになり、それによってその特定のＰＦＥＴ４５１～４５４をオンにする。所与のＰＦＥＴ４５１～４５４がオンである場合、駆動電流は、ＰＦＥＴを介してＨＳトランジスタのゲートに流れる。そのため、デコーダ４３２は、ＰＦＥＴ４５１～４５４のうちの１つ又は複数をオンにさせ、それによって、ＨＳトランジスタのゲートへの駆動電流の量を制御する。

（ＨＳトランジスタのターンオンプロセスを開始する）ＨＳ＿ＥＮ上の立ち上がりエッジに応答して、ワンショット４３０は、ワンショットによって実装される持続時間の間、出力パルス（論理ハイ）を生成する。一例においてワンショットの出力パルスの幅は２ｎｓであるが、必要に応じて２ｎｓ以外であってもよい。ワンショットの出力パルスの幅は、ＨＳトランジスタのＶｇｓを０Ｖからその閾値電圧まで増加させるのに要する時間を近似する時間量である。ワンショット４３０からの短い持続時間の正の出力パルスは、ＯＲゲート４１２の出力上の信号４１５に対して同様の出力パルスをもたらす（ＯＲゲート４１２の他方の入力は、このサイクルのこの時点で論理ローである）。信号４１５上の短い持続時間のパルスは、その「全選択」入力上でデコーダ４３２によって受信され、それに応答して、ＮＡＮＤゲート４４１～４４４へのデコーダの出力信号のすべてがハイにアサートされる。この時点で、すべてのＮＡＮＤゲート４４１～４４４の両方の入力が論理ハイであり、これにより、ＮＡＮＤゲート４４１～４４４からプログラム可能ドライバ強度回路４０８内のすべてのＰＦＥＴ４５１～４５４のゲートへの出力信号が論理ローになり、それにより、ＰＦＥＴ４５１～４５４のすべてをオンにして、ＨＳトランジスタのゲートに大きな駆動電流（プログラム可能駆動強度回路４０８が生成し得る最大電流）を提供する。

この初期フェーズの間、プログラム可能ドライバ強度回路４０８によってＨＳトランジスタのゲートに供給されるハイレベルの駆動電流は、ＨＳトランジスタのＶｇｓをＨＳトランジスタの閾値電圧に向かって急速に上昇させる。ワンショットの出力パルスは次いで、再びローに遷移し、これにより、ＯＲゲート４１４からの出力信号４１５が論理ローになる。論理ローになる信号４１５は、第１のフェーズ３１１の終わり及び第２のフェーズ３１２の始まりと一致する。

第２のフェーズ３１２は、デコーダ４３２がカウンタ４０６からのカウント値ＣＮＴ１に従って、ＰＦＥＴ４５１～４５４のすべてをオンにすることから、ＰＦＥＴのサブセットのみをオンにすることに切り替わることで開始する。ＰＦＥＴ４５１～４５４の全てではないが一部をターンオンすることによって、ＨＳトランジスタのゲートへの駆動電流の大きさが減少する（図３に３０６で示す）。第２のフェーズ３１２の間、ＨＳトランジスタのＶｇｓが閾値電圧に達し、ドレイン電流がＨＳトランジスタを介して流れ始める。感知回路４０２は、コンデンサＣ１と、抵抗Ｒ１，Ｒ２とを含む。Ｃ１は、ＶＩＮと、従って、ＨＳトランジスタのドレイン４２７と、Ｒ１との間に結合される。ノードＡは、Ｃ１とＲ１の間の接続点である。Ｃ１とＲ１の組み合わせは、ＨＳトランジスタのドレイン上の電圧をハイパスフィルタリングするためのハイパスフィルタを形成する。上述のように、ＨＳトランジスタのゲートへのドレイン電流の突然の突入が、寄生インダクタンスＬｐ_ＨＳ（図１）に起因して、ＨＳトランジスタのドレイン上の電圧降下（その大きさはＨＳトランジスタを介する電流の変化率に比例する）を引き起こす。

論理回路４０４は、コンパレータ４２１及び４２２と、デュアルラッチ４２４と、排他的ＮＯＲゲート４２６と、フリップフロップ４２８とを含む。この例においてコンパレータ４２１及び４２２は、電流コンパレータであるが、他の実施例において電圧コンパレータとして実装し得る。この例において、コンパレータ４２１及び４２２の正の入力（＋）は、共に及び抵抗器Ｒ２に結合される。正の入力コンパレータの電圧はほぼ一定である。従って、Ｒ２、Ｉ＿Ｒ２を介する電流はノードＡ上の電圧の関数であり、ノードＡ上の電圧は、Ｃ１及びＲ１を含むハイパスフィルタのフィルタリングされた出力である。ＨＳのドレイン上の電圧が急激に減少するにつれて、ノードＡ上の電圧も急激に減少する。ノードＡ上の電圧の降下の結果として、電流Ｉ＿Ｒ２は増加する。

コンパレータ４２１は、電流Ｉ＿Ｒ２を基準電流ＩＲＥＦ１と比較する。コンパレータ４２２は、電流Ｉ＿Ｒ２を基準電流ＩＲＥＦ２と比較する。一実施例において、ＩＲＥＦ２はＩＲＥＦ１より大きい電流である。ＣＯＭＰ１はコンパレータ４２１からの出力信号であり、ＣＯＭＰ２はコンパレータ４２２からの出力信号である。Ｉ＿Ｒ２がＩＲＥＦ２より大きいことに応答して、コンパレータ４２２は、ＣＯＭＰ２を論理ハイ状態にアサートする。Ｉ＿Ｒ２がＩＲＥＦ２よりも小さいことに応答して、コンパレータ４２２は、ＣＯＭＰ２を論理ロー状態に強制する。同様に、Ｉ＿Ｒ２がＩＲＥＦ１よりも大きいことに応答して、コンパレータ４２１は、ＣＯＭＰ１を論理ハイ状態にアサートする。Ｉ＿Ｒ２がＩＲＥＦ１よりも小さいことに応答して、コンパレータ４２１は、ＣＯＭＰ１を論理ロー状態に強制する。従って、ＣＯＭＰ１及びＣＯＭＰ２は、Ｉ＿Ｒ２が、両方の基準電流を上回るか、両方の基準電流を下回るか、又は基準電流間にあるかを示す。

Ｉ＿Ｒ２が両方の基準電流よりも大きいことは、ＨＳトランジスタを介するドレイン電流が、スイッチノード１１０上の過剰なリンギングが起こりやすいほど充分に高い率で増加していることを示し、そのため、ＨＳトランジスタのゲートへの駆動電流が減少されるべきである。ｉ＿Ｒ２がＩＲＥＦ２よりも小さく、ＩＲＥＦ１よりも大きい（すなわち、ｉ＿Ｒ２が基準電流間の範囲にある）ことは、ＨＳトランジスタのドレイン電流（ｉ＿ｈｓ）の変化率が有害なスイッチノード電圧リンギングを生成するほど大きくないことを示し、駆動電流は変更されるべきでない。両方の基準電流を下回るＩ＿Ｒ２は有害なスイッチノード電圧リンギングが起こりそうにないが、過剰なスイッチノード電圧リンギングも生成することなく、ＨＳトランジスタのゲートへの駆動電流の大きさを増加させてＨＳトランジスタのターンオンプロセスを加速し得ることを示す。

ＣＯＭＰ１及びＣＯＭＰ２は、デュアルラッチ４２４によってラッチされる。デュアルラッチ４２４のクロック入力への信号はＬ２Ｈであり、これは、スイッチノード遷移検出回路４１０（後述する）内のコンパレータ４６１からの出力信号である。コンパレータ４６１は、スイッチノード電圧Ｖｓｗを基準電圧（約０Ｖ）と比較して、Ｖｓｗが立ち上がっているときを検出する。信号Ｌ２Ｈはコンパレータ４６１からの出力信号であり、従って、増大し始めるＶｓｗに応答してハイにアサートされる（図３の点３０９）。

ラッチされたＣＯＭＰ２信号は、カウンタ４０６のアップ／ダウン制御入力に結合される。アップ／ダウン制御入力へのラッチされたＣＯＭＰ２信号の論理ローが、カウンタ４０６をカウントアップさせる（すなわち、その出力カウント値ＣＮＴ１を増分させる）。あるいは、アップ／ダウン制御入力へのラッチされたＣＯＭＰ２信号の論理ハイが、カウンタ４０６をカウントダウンさせる（ＣＮＴ１を減分させる）。カウンタ４０６はカウンタのクロック入力の立ち上がりエッジに応答してクロックされ、カウンタへのクロック信号はフリップフロップ４２８のＱ出力によって供給される。フリップフロップ４２８のデータ（Ｄ）入力は、排他的ＮＯＲゲート４２６の出力に結合される。ラッチされたＣＯＭＰ１及びＣＯＭＰ２信号は、排他的ＮＯＲゲート４２６の入力に結合される。排他的ＮＯＲゲート４２６からの出力信号ＵＰＤＡＴＥは、その入力が反対の極性を有するとき（一方の入力が０であり、他方の入力が１である）、論理０である。それ以外の場合（両方の入力が０、又は両方の入力が１の場合）、ＵＰＤＡＴＥは論理１になる。論理１であるＵＰＤＡＴＥは、（ａ）Ｉ_Ｒ２が大きすぎて、ＨＳトランジスタのためのターンオンプロセスの後続のサイクルの第２のフェーズの間、ＨＳトランジスタへの駆動電流が低減されるべきであることを意味するか、又は（ｂ）Ｉ_Ｒ２が非常に小さいので、ＨＳトランジスタのゲートへの駆動電流が増大されるべきであることを示す。論理０であるＵＰＤＡＴＥは、ＨＳトランジスタのゲートへの駆動電流が変更されるべきでないことを示す。

フリップフロップ４２８は、ＨＳ＿ＯＮと標された信号によってクロックされる。ＨＳ＿ＯＮが、例えば、そのゲート－ソース間電圧がその最大値に達したとき、ＨＳトランジスタが完全にオンになることに応答してハイにアサートされ、それによって、スイッチノード電圧Ｖｓｗが入力電圧Ｖｉｎ付近の値に達し、その値に落ち着いたことを示す。ＨＳ＿ＥＮはアクティブローＣＬＲ入力に接続され、これは、ローにアサートされると、Ｑ出力（カウンタ４０６のクロック入力に提供される）をリセットさせる。いくつかの実施例において、フリップフロップ４２８が、その入力上にＵＰＤＡＴＥ及びＨＳ＿ＯＮを有するＡＮＤゲートで置き換えられる。Ｉ＿Ｒ２が両方の基準電流ＩＲＥＦ１及びＩＲＥＦ２よりも大きいとき、又はＩ＿Ｒ２が両方の基準電流よりも小さいとき、ＵＰＤＡＴＥは、論理１であり、フリップフロップ４２８を介してクロックされてカウンタ４０６をクロックし、それによってカウンタの出力カウント値ＣＮＴ１を増分又は減分する。一例において、カウンタ４０６は３ビットカウンタであり、従って、ＣＮＴ１は３ビット２進値である。しかしながら、カウンタ４０６は、他の実施例において、２ビット又は３ビットを超えるカウンタであってもよい。

カウンタ４０６のカウントする方向は、カウンタのアップ／ダウン制御入力上のラッチされたＣＯＭＰ２信号によって制御される。ＣＯＭＰ２は、Ｉ＿Ｒ２がＩＲＥＦ２よりも大きいことに応答してハイである。ＩＲＥＦ２はＩＲＥＦ１よりも大きく、従って、ＣＯＭＰ２が論理ハイであることは、Ｉ＿Ｒ２が両方の基準電流よりも大きいことを示す。ＣＯＭＰ２が論理ハイであることに応答して、カウンタ４０６は、カウントダウンするように構成され、それによって、次にカウンタがクロックされるときにＣＮＴ１を減分する。ＣＯＭＰ２が論理ローであることに応答して、カウンタ４０６はカウントアップするように構成され、それによって、カウンタが次にクロックされるときにＣＮＴ１を増分する。

図４の例において、デコーダ４３２は、その選択入力上の２進ＣＮＴ１カウント値をサーモメトリックコードに変換し、サーモメトリックコードをＮＡＮＤゲート４４１～４４４に提供する。一例において、プログラム可能駆動強度回路４０８は、８つのＰＦＥＴを含み、８つのＰＦＥＴの各々にＮＡＮＤゲート４４１～４４４がある。３ビットのＣＮＴ１値は、この例において、デコーダ４３２によって８ビットのサーモメトリックコード（最小１）から８つのＮＡＮＤゲートに変換され、それによって８つのＰＦＥＴを個別にオン又はオフにする。例えば、ＣＮＴ１が１０進数６（２進数で１１０）である場合、８つのＰＦＥＴのうちの７つ（６＋最小１）へのゲート信号はロー（残りのゲート信号は論理ハイ）にプルされて、７つのＰＦＥＴをオンにする。ＣＮＴ１が１０進２（２進で０１０）である場合、８つのＰＦＥＴのうちの３つ（２＋最小１）へのゲート信号は、ロー（残りの５つのゲート信号は論理ハイ）にプルされて、８つのＰＦＥＴのうちの３つのみをオンにする。

ＨＳトランジスタが完全にオンになると、コンパレータ４６１からのＬ２Ｈのハイアサートの際に、ＣＯＭＰ１及びＣＯＭＰ２がデュアルラッチ４２４を介してラッチされる。次いで、ラッチされたＣＯＭＰ１及びＣＯＭＰ２信号は、カウンタ４０６を制御するために用いられて、ＣＮＴ１の変化を引き起こし（Ｉ＿Ｒ２が両方の基準電流よりも大きいか又は両方の基準電流よりも小さい場合）、それによって、（Ｉ＿Ｒ２が両方の基準電流よりも小さい場合）ＨＳトランジスタの駆動電流を増加させ、又は、（Ｉ＿Ｒ２が両方の基準電流よりも大きい場合）駆動電流を減少させる。Ｉ＿Ｒ２がＩＲＥＦ１基準電流とＩＲＥＦ２基準電流との間にある場合、排他的ＮＯＲゲートからのＵＰＤＡＴＥは論理０であり、フリップフロップ４２８の出力は論理０であり、カウンタ４０６はクロックされず、カウンタ４０６がクロックされない場合、ＣＮＴ１への更新はなく、駆動電流強度は不変のままである。

ＨＳトランジスタのターンオンプロセスの第２のフェーズ３１２の間、プログラム可能駆動強度回路４０８は、カウンタ４０６からのカウント値ＣＮＴ１に基づいて、ＨＳトランジスタのゲートへの駆動電流の大きさを調整するように構成される。図４の例は、二進カウント値ＣＮＴ１を、ＰＦＥＴ４５１～４５４をオンオフするためのサーモメトリックコードに変換するデコーダ４３２を含む。ＰＦＥＴはほぼ等しいサイズであり、従って、各ＰＦＥＴ（「オン」のとき）を介してＨＳトランジスタのゲートにほぼ同じ量の電流が流れる。別の実施例において、ＰＦＥＴ４５１～４５４は２進重み付けされ得、従って、１つのＰＦＥＴを介する駆動電流はｌ×であり、別のＰＦＥＴを介する駆動電流は２×であり、別のＰＦＥＴを介する駆動電流は４×である、等となる。ＰＦＥＴＳ４５１～４５４が２進重み付けされる実施例において、デコーダが省かれてもよく、２進カウント値ＣＮＴ１がＮＡＮＤゲート４４１～４４４に提供されてもよい。

スイッチノード遷移検出回路４１０がスイッチノード電圧Ｖｓｗの上昇を検出することに応答して、第２のフェーズ３１２が終了し、第３のフェーズ３１３が開始する。スイッチノード遷移検出回路４１０は、ＯＲゲート４１２の入力への出力信号４６７を生成する。ハイにアサートされると、出力信号４６７は（ＯＲゲート４１２及びＮＡＮＤゲート４１４を介して）信号４１５を再び論理ハイにする（信号４１５は、第１のフェーズ３１１の間、論理ハイであり、次いで、第２のフェーズ３１２の間、ローであった）。信号４１５が論理ハイである場合、デコーダ４３２は、プログラム可能駆動強度回路４０８内のＰＦＥＴ４５１～４５４のすべてをオンにし、それによって、より大きな駆動電流（図３の３１０）をＨＳトランジスタのゲートに流すことによって、（第１のフェーズ３１１の間に行ったように）応答する。

スイッチノード遷移検出回路４１０は、コンパレータ４６１と、ドライバ遅延補償回路４６２と、フリップフロップ４６３と、カウンタ４６４と、遅延ライン４６５と、マルチプレクサ４６６とを含む。上述のように、コンパレータ４６１は、Ｌ２Ｈ信号を論理ハイ状態にアサートし、それによって、Ｖｓｗが増加していることを示す。コンパレータ４６１からのＬ２Ｈ信号は、フリップフロップ４６３のＤ入力に結合される。ドライバ遅延補償回路４６２は、フリップフロップ４６３のクロック入力を駆動する遅延要素（例えば、１つ又はそれ以上の直列接続されたバッファ、インバータなど）である。フリップフロップ４６３は、カウンタ４６４のカウント方向（アップ又はダウン）を判定する。カウンタ４６４は、ＨＳ＿ＯＮによってスイッチングサイクル毎にクロックされ、その出力ＣＮＴ２は、マルチプレクサ４６６を介する遅延ライン４６５の長さを判定する。マルチプレクサ４６６の出力４６７は、遅延ライン４６５によってＨＳ＿ＥＮ遅延され、ＯＲゲート４１２の入力（スイッチノード遷移検出回路４１０の外部）及びドライバ遅延補償回路４６２の入力に結合される。マルチプレクサ４６６の出力４６７は、フェーズ３１３を開始するために論理ハイにアサートされる。全体として、スイッチノード遷移検出回路４１０の要素は、時間ループを実装する。

スイッチノード遷移検出回路４１０によってつくられる時間ループの目的は、プログラム可能駆動強度回路４０８内のＰＦＥＴ４５１～４５４のすべての係合をスイッチノード１１０の立ち上がり電圧に整合させることであり、比較が成される。しかしながら、マルチプレクサ４６６の出力４６７をコンパレータ４６１の出力（Ｌ２Ｈ）と単に比較することは、概して、出力４６７がＬ２Ｈをアサートさせ、従って常にＬ２Ｈをアサートさせるよう導くので、充分ではない。従って、ドライバ遅延補償回路４６２によって時間補正が実装される。ドライバ遅延補償回路４６２によって信号４６７に加えられる遅延量は、ＯＲゲート４１２、デコーダ４３２、ＮＡＮＤゲート４４１～４４４、ＨＳ ＦＥＴへのゲート信号へのプログラム可能駆動強度回路４０８、及びコンパレータ４６１の遅延を介する信号４６７の総伝搬遅延を考慮する。ドライバ遅延補償回路４６２は、直列接続された論理ゲートのチェーンを用いて、上述の要素の遅延に一致するように実装され得る。信号４６７の上述の総伝搬遅延の最小の変動性が与えられると、ドライバ遅延補償回路４６２はフリップフロップ４６３へのクロック入力上に、第３のフェーズ３１３が開始すべきときに生じる対応する立ち上がりエッジを生成する。

フリップフロップ４６３は、出力Ｑ及びＱｂａｒ出力を有する。この例では、フリップフロップ４６３のＱｂａｒ出力が用いられる。ドライバ遅延補償回路４６２からの出力信号がフリップフロップ４６３をクロックするとき、フリップフロップからのＱｂａｒ出力は、０又は１のいずれかである。フリップフロップ４６３がクロックするときにＶｓｗが立ち上がり始めた（Ｌ２Ｈが１である）場合、Ｑｂａｒ出力は０となる。そうでない場合、フリップフロップクロックのときにＶｓｗがまだ立ち上がり始めていない（Ｌ２Ｈが０である）場合、Ｑｂａｒ出力は１になる。従って、フリップフロップ４６３は時間コンパレータとして働き、Ｑｂａｒ出力の論理状態は、第３のフェーズ３１３が開始すると予想されるときにＶｓｗが立ち上がり始めたかどうかを示す。

フリップフロップ４６３のＱｂａｒ出力は、カウンタ４６４のアップ／ダウン制御入力に結合される。カウンタ４６４は、アップ／ダウン制御入力の論理状態が１であることに応答して、その出力カウント値ＣＮＴ２を増分し、アップ／ダウン制御入力の論理状態が０であることに応答して、ＣＮＴ２を減分するアップ／ダウンカウンタである。

遅延ライン４６５は、複数の直列接続された遅延要素４６５ａ～４６５ｄを含む。任意の数の遅延要素が存在し得る。一例において、各遅延要素４６５ａ～４６５ｄが２５０ピコ秒（ｐｓ）の遅延を実装する。遅延ライン４６５への入力はＨＳ＿ＥＮである。遅延要素４６５ａからの出力信号は、２５０ｐｓだけ遅延されたＨＳ＿ＥＮである。遅延要素４６５ｂは追加の２５０ｐｓ遅延を加え、従って、遅延要素４６５ｂからの出力信号は５００ｐｓだけ遅延されたＨＳ＿ＥＮなどとなる。

遅延ライン４６５内の隣接する遅延要素間の接続点は、タップされ、マルチプレクサ４６６の入力に提供される。カウンタの出力カウント値ＣＮＴ２は、マルチプレクサ３６６の選択信号である。ＣＮＴ２が増分すると、後続の遅延（より大きい遅延）要素４６５ａ～４６５ｄからの出力信号が、マルチプレクサの出力信号として選択される。ＣＮＴ２が減分すると、前の遅延（より小さい遅延）要素４６５ａ～４６５ｄからの出力信号が、マルチプレクサの出力信号として選択される。

カウンタ４６４に入力されるクロックは、ＨＳ＿ＯＮ（上述）である。ＨＳトランジスタが完全にオンにされると、ＨＳ＿ＯＮがハイにアサートされ、カウンタ４６４をクロックしてＣＮＴ２を増分又は減分する。フリップフロップ４６３がクロックされるときにＶｓｗが立ち上がり始めていない（Ｌ２Ｈが０である）場合、カウンタ４６４のアップ／ダウン制御入力は１になり、これは、カウンタ４６４をカウントアップさせる。フリップフロップ４６３がクロックされるときにＶｓｗが立ち上がり始めると（Ｌ２Ｈが１である）、カウンタ４６４のアップ／ダウン制御入力は０となり、これは、カウンタ４６４をカウントダウンさせる。ＨＳ＿ＥＮの立ち上がりエッジとマルチプレクサの出力信号４６７の立ち上がりエッジとの間の時間遅延の量は、その時間遅延が第２のフェーズ３１２の持続時間に等しくなるまで、増分するように調整される。そうなると、マルチプレクサ４６６からの信号４６７の正のアサートにより、デコーダ４３２は、第３のフェーズ３１３の間、プログラム可能駆動強度回路内のＰＦＥＴ４５１～４５４のすべてをオンにする。

カウンタ４６４がカウントアップして時間遅延を増加させると、最終的にフリップフロップは、Ｖｓｗがすでに立ち上がり始めた時点でクロックし、これは、フリップフロップのＤ入力が１になり、Ｑｂａｒ出力が０になり、カウンタのｓアップ／ダウン制御入力が０になることを意味する。アップ／ダウン制御入力が０の場合、カウンタはその時点でカウントダウンするように構成される。カウンタ４６４は、各後続のスイッチングサイクルとともに、アップカウンタとして構成されることとダウンカウンタとして構成されることとの間でトグルし得る。しかしながら、遅延要素４６５ａ～４６５ｄの時間遅延量（例えば、２５０ｐｓ）は、第３のフェーズ３１３の開始点を繰り返し変更することが、スイッチノード１１０上のリンギングを実質的に増加させるのに充分ではない程度に充分に小さい。

本記載において、「結合する」という用語は、本記載と一貫する機能的関係を可能にする接続、通信、又は信号経路を包含し得る。例えば、デバイスＡがデバイスＢを制御して或る行為を実施するための信号を生成する場合、（Ａ）第１の例において、デバイスＡは直接接続によってデバイスＢに結合されるか、又は（ｂ）第２の例において、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能的関係を変更しない場合、デバイスＡは介在構成要素Ｃを介してデバイスＢに結合され、そのため、デバイスＢはデバイスＡによって生成された制御信号を介してデバイスＡによって制御される。

或るタスク又は機能を実施する「ように構成される」デバイスは、その機能を実施するために、製造業者によって製造時に構成され（例えば、プログラムされ、及び／又は配線接続され）、及び／又は、その機能及び／又は他の付加的な又は代替の機能を実施するために、製造後にユーザによって構成可能（又は再構成可能）であり得る。こういった構成は、デバイスのファームウェア及び／又はソフトウェアプログラミングを介してもよく、ハードウェア構成要素の構築及び／又はレイアウトを介してもよく、デバイスの相互接続を介してもよく、又はそれらの組み合わせを介してもよい。

本明細書で用いるとき、用語「端子」、「ノード」、「相互接続」、「ピン」、及び「リード」は、互換的に用いられる。特に断りのない限り、これらの用語は、概して、デバイス要素、回路要素、集積回路、デバイス、又は他の電子機器もしくは半導体構成要素の間の相互接続、又はそれらの終端を意味するために用いられる。

特定の構成要素を含むものとして本明細書に記載される回路又はデバイスは代わりに、それらの構成要素に結合されて、記載される回路又はデバイスを形成するように適合されてもよい。例えば、１つ又は複数の半導体素子（トランジスタなど）、１つ又は複数の受動素子（抵抗器、コンデンサ、及び／又はインダクタなど）、及び／又は１つ又は複数のソース（電圧及び／又は電流源など）を含むものとして説明される構造は代わりに、単一の物理デバイス（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）内の半導体素子のみを含み得、製造時又は製造時の後に、例えば、エンドユーザー及び／又は第三者によって、説明される構造を形成するために、受動素子及び／又はソースの少なくともいくつかに結合されるように適合されてもよい。

本明細書において特定のトランジスタの使用について説明しているが、他のトランジスタ（又は同等のデバイス）を代わりに用いてもよい。例えば、ｐチャネル電界効果トランジスタ（「ＰＦＥＴ」）は、回路にほとんど又は全く変化がないＮＦＥＴで置き換えられてもよい。また、他のタイプのトランジスタ（バイポーラ接合トランジスタ（ＢＪＴ）など）が用いられてもよい。

本明細書において、電界効果トランジスタ（ＦＥＴ）が「オン」であるとの言及は、ＦＥＴの導通チャネルが存在し、ドレイン電流がＦＥＴを介して流れていることを意味する。本明細書において、ＦＥＴが「オフ」であるとの言及は、導通チャネルが存在せず、ドレイン電流がＦＥＴを介して流れていないことを意味する。しなしながら、「オフ」ＦＥＴはトランジスタのボディダイオードを流れる電流を有し得る。

本明細書で説明する回路は、構成要素交換前に利用可能な機能と少なくとも部分的に同様の機能を提供するように、付加的な又は異なる構成要素を含むように再構成可能である。抵抗器として示される構成要素は、特に明記しない限り、概して、示される抵抗器によって表されるインピーダンスの量を提供するために、直列及び／又は並列に結合される任意の１つ又は複数の要素を表す。例えば、単一の構成要素として本明細書に示され、記載される抵抗器又はコンデンサは代わりに、それぞれ、同じノード間で並列に結合される複数の抵抗器又はコンデンサであり得る。例えば、単一の構成要素として本明細書に示され、説明される抵抗器又はコンデンサは代わりに、それぞれ、単一の抵抗器又はコンデンサと同じ２つのノード間に直列に結合される、複数の抵抗器又はコンデンサであり得る。

前述の説明における「接地」という語句の使用は、シャーシ接地、アース接地、浮動接地、仮想接地、デジタル接地、共通接地、及び／又は本説明の教示に適用可能であるか又は本説明の教示に適した任意の他の形態の接地接続を含む。本明細書において、特に明記しない限り、或るパラメータに先行する「約」、「およそ」又は「実質的に」はそのパラメータの＋／１０％内であることを意味する。

本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

Claims (20)

1. スイッチングレギュレータドライバであって、
   トランジスタ電流入力と感知回路出力とを有する感知回路と、
   論理回路入力と第１及び第２の出力とを有する論理回路であって、前記論理回路入力が前記感知回路出力に結合されている、前記論理回路と、
   前記第１の出力に結合されるカウンタクロック入力、前記第２の出力に結合されるカウンタ制御入力、及びカウンタ出力を有するカウンタであって、前記カウンタ出力においてカウント値を提供するように構成される、前記カウンタと、
   駆動強度回路入力とトランジスタ制御出力とを有するプログラム可能駆動強度回路であって、前記カウント値に基づいて、前記トランジスタ制御出力における駆動電流を調整するように構成される、前記プログラム可能駆動強度回路と、
   を含む、スイッチングレギュレータドライバ。
2. 請求項１に記載のスイッチングレギュレータドライバであって、前記カウンタ出力と前記駆動強度回路入力との間に結合されるデコーダをさらに含む、スイッチングレギュレータドライバ。
3. 請求項１に記載のスイッチングレギュレータドライバであって、前記論理回路が、
   前記トランジスタ制御出力における前記駆動電流の変化率が閾値を上回るかどうかを検出し、
   前記駆動電流の前記変化率が前記閾値を上回ることに応答して、前記カウント値を変化させるために前記第１の出力又は前記第２の出力を調整する、
   ように構成される、
   スイッチングレギュレータドライバ。
4. 請求項１に記載のスイッチングレギュレータドライバであって、前記論理回路が、
   前記トランジスタ制御出力における前記駆動電流の変化率を示す信号が第１及び第２の閾値を上回るかどうかを検出し、
   前記信号が前記第１及び第２の閾値を上回ることに応答して、前記カウント値を増分するために前記第１の出力又は前記第２の出力を調整し、
   前記信号が前記第１及び第２の閾値を下回ることに応答して、前記カウント値を減分させるために前記第１の出力又は前記第２の出力を調整する、
   ように構成される、スイッチングレギュレータドライバ。
5. 請求項４に記載のスイッチングレギュレータドライバであって、前記論理回路が、前記信号が前記第１の閾値と前記第２の閾値との間にあることに応答して、前記カウンタが前記カウント値を増分又は減分することを防止するために前記第１の出力又は前記第２の出力を調整するように構成される、スイッチングレギュレータドライバ。
6. 請求項１に記載のスイッチングレギュレータドライバであって、前記感知回路がハイパスフィルタを含む、スイッチングレギュレータドライバ。
7. 請求項１に記載のスイッチングレギュレータドライバであって、前記論理回路が、
   コンパレータ出力と第１及び第２のコンパレータ入力とを有する第１のコンパレータであって、前記コンパレータ出力が前記第２の出力である、前記第１のコンパレータと、
   第２のコンパレータ出力と第３及び第４のコンパレータ入力とを有する第２のコンパレータと、
   ゲート出力と第１及び第２のゲート入力とを有する排他的ＯＲゲートであって、前記第１のゲート入力が前記第１のコンパレータ出力に結合され、前記第２のゲート入力が前記第２のコンパレータ出力に結合される、前記排他的ＯＲゲートと、
   フリップフロップ入力とフリップフロップ出力とを有するフリップフロップであって、前記フリップフロップ出力が前記第１の出力であり、前記フリップフロップ入力が前記ゲート出力に結合される、前記フリップフロップと、
   を含む、スイッチングレギュレータドライバ。
8. 請求項１に記載のスイッチングレギュレータドライバであって、
   前記論理回路が、
   前記トランジスタ制御出力における前記駆動電流の変化率が閾値を上回るかどうかを検出し、
   前記駆動電流の前記変化率が前記閾値を上回っていることに応答して、前記カウント値を変化させるために前記第１の出力又は前記第２の出力を調整する、
   ように構成されており、
   前記プログラム可能駆動強度回路が、前記変更されたカウント値に応答して前記動電流を減少させるように構成され、
   前記スイッチングレギュレータドライバが、トランジスタターンオン検出回路を更に含み、
   前記トランジスタターンオン検出回路が、
   トランジスタがオンになったかどうかを検出し、
   前記トランジスタがオンになったと検出したことに応答して、前記論理回路に信号を提供する、
   ように構成され、
   前記プログラム可能駆動強度回路が、前記提供された信号に応答して前記トランジスタにおける前記駆動電流を増加させるように構成される、
   スイッチングレギュレータドライバ。
9. 請求項１に記載のスイッチングレギュレータドライバであって、
   前記トランジスタ電流入力が第１のトランジスタ電流入力であり、
   前記スイッチングレギュレータドライバがさらに、
   第２のトランジスタ電流入力及びコンパレータ出力を有するコンパレータと、
   遅延回路出力を有する遅延回路と、
   フリップフロップクロック入力と、データ入力と、フリップフロップ出力とを有するフリップフロップと、
   を含み、
   前記フリップフロップクロック入力が遅延回路出力に結合され、前記データ入力がコンパレータ出力に結合される、
   スイッチングレギュレータドライバ。
10. 請求項９に記載のスイッチングレギュレータドライバであって、
    前記カウンタが第１のカウンタであり、
    前記スイッチングレギュレータドライバが、前記フリップフロップ出力に結合される第２の制御入力を有する第２のカウンタをさらに含む、
    スイッチングレギュレータドライバ。
11. スイッチングレギュレータドライバであって、
    トランジスタ電流入力と感知回路出力とを有する感知回路と、
    第１のコンパレータ出力と、第１及び第２のコンパレータ入力とを有する第１のコンパレータであって、前記第１のコンパレータ入力が前記感知回路出力に結合され、前記第２のコンパレータ入力第１の基準端子に結合される、前記第１のコンパレータと、
    第２のコンパレータ出力と、第３及び第４のコンパレータ入力とを有する第２のコンパレータであって、前記第３のコンパレータ入力が前記感知回路出力に結合され、前記第４のコンパレータ入力が第２の基準端子に結合される、前記第２のコンパレータと、
    論理ゲート出力と第１及び第２の論理ゲート入力とを有する論理ゲートであって、前記第１の論理ゲート入力が前記第１のコンパレータ出力に結合され、前記第２の論理ゲート入力が前記第２のコンパレータ出力に結合される、前記論理ゲートと、
    カウンタクロック入力と、カウンタ制御入力と、カウンタ出力とを有するカウンタであって、前記カウンタクロック入力が前記論理ゲート出力に結合され、前記カウンタ制御入力が前記第２のコンパレータ出力に結合され、前記カウンタ出力においてカウント値を提供するように構成される、前記カウンタと、
    駆動強度回路入力とトランジスタ制御出力とを有するプログラム可能駆動強度回路であって、前記カウント値に基づいて、前記トランジスタ制御出力における駆動電流を調整するように構成される、前記プログラム可能駆動強度回路と、
    を含む、スイッチングレギュレータドライバ。
12. 請求項１１に記載のスイッチングレギュレータドライバであって、前記論理ゲートが排他的ＯＲゲートである、スイッチングレギュレータドライバ。
13. 請求項１１に記載のスイッチングレギュレータドライバであって、前記論理ゲート出力と前記カウンタクロック入力との間に結合されるフリップフロップをさらに含む、スイッチングレギュレータドライバ。
14. 請求項１１に記載のスイッチングレギュレータドライバであって、前記感知回路がハイパスフィルタを含む、スイッチングレギュレータドライバ。
15. 請求項１１に記載のスイッチングレギュレータドライバであって、
    前記トランジスタ電流入力が第１のトランジスタ電流入力であり、
    前記スイッチングレギュレータドライバがさらに、
    第２のトランジスタ電流入力と第３のコンパレータ出力とを有する第３のコンパレータと、
    遅延回路出力を有する遅延回路と、
    フリップフロップクロック入力と、データ入力と、フリップフロップ出力とを有するフリップフロップであって、前記フリップフロップクロック入力が前記遅延回路出力に結合され、前記データ入力が前記第３のコンパレータ出力に結合される、前記フリップフロップと、
    を含む、スイッチングレギュレータドライバ。
16. スイッチングレギュレータドライバであって、
    トランジスタ電流入力と感知回路出力とを有する感知回路と、
    論理回路入力と第１及び第２の出力とを有する論理回路であって、前記論理回路入力が前記感知回路出力に結合されている、前記論理回路と、
    駆動強度回路入力及びトランジスタ制御出力を有するプログラム可能駆動強度回路と、
    カウンタクロック入力と、カウンタ制御入力と、カウンタ出力とを有するカウンタと、
    を含み、
    前記カウンタクロック入力が第１の出力に結合され、前記カウンタ制御入力が第２の出力に結合され、
    前記カウンタが、
    ターンオンプロセスのフェーズの間、前記カウンタ出力において第１のカウント値を提供するように構成され、ここで、前記プログラム可能駆動強度回路が、第１のカウント値に応答して前記トランジスタ制御出力において駆動電流の第１のレベルを提供するように構成されており、
    前記第１のカウント値を提供した後、第２のカウント値を前記カウンタ出力に提供するように構成され、ここで、前記プログラム可能駆動強度回路が、前記第２のカウント値に応答して前記トランジスタ制御出力において前記駆動電流の第２のレベルを提供するように構成されており、前記駆動電流の前記第２のレベルが前記駆動電流の前記第１のレベルよりも大きい、
    スイッチングレギュレータドライバ。
17. 請求項１６に記載のスイッチングレギュレータドライバであって、前記カウンタ出力と前記駆動強度回路入力との間に結合されるデコーダをさらに含み、前記デコーダが、前記第１及び第２のカウント値を信号に変換するように構成され、前記プログラム可能駆動強度回路が、前記駆動強度回路入力において前記信号を受信するように構成される、スイッチングレギュレータドライバ。
18. 請求項１６に記載のスイッチングレギュレータドライバであって、前記論理回路が、
    前記トランジスタ制御出力における前記駆動電流の変化率が閾値を上回るかどうかを検出し、
    前記駆動電流の前記変化率が前記閾値を上回ることに応答して、前記カウント値を変化させるために前記第１の出力又は前記第２の出力を調整する、
    ように構成される、スイッチングレギュレータドライバ。
19. 請求項１６に記載のスイッチングレギュレータドライバであって、前記論理回路が、
    前記トランジスタ制御出力における前記駆動電流の変化率を示す信号が第１及び第２の閾値を上回るかどうかを検出し、
    前記信号が前記第１及び第２の閾値を上回ることに応答して、カウント値を増分するため前記第１の出力又は前記第２の出力を調整し、
    前記信号が前記第１及び第２の閾値を下回ることに応答して、前記カウント値を減分させるために前記第１の出力又は前記第２の出力を調整する、
    ように構成される、
    スイッチングレギュレータドライバ。
20. 請求項１６に記載のスイッチングレギュレータドライバであって、
    前記トランジスタ電流入力が第１のトランジスタ電流入力であり、
    前記スイッチングレギュレータドライバがさらに、
    第２のトランジスタ電流入力とコンパレータ出力とを有するコンパレータと、
    遅延回路出力を有する遅延回路と、
    フリップフロップクロック入力と、データ入力と、フリップフロップ出力とを有するフリップフロップと、
    を含み、
    前記フリップフロップクロック入力が前記遅延回路出力に結合され、前記データ入力が前記コンパレータ出力に結合される、
    スイッチングレギュレータドライバ。