JP2023082752A - 電源制御装置、および降圧ｄｃ／ｄｃコンバータ - Google Patents

Abstract

【課題】スイッチ電圧のリンギングを自動的に調整できる電源制御装置を提供する。【解決手段】電源制御装置（１）は、ハイサイドスイッチ素子（Ｍ１）の制御端を駆動するハイサイドプリドライバ（２０）と、前記ハイサイドスイッチ素子がターンオンされたときのスイッチ電圧（Ｖｓｗ）のスルーレートを制御するように構成されるスルーレート制御部（２２）と、を備え、前記スルーレート制御部は、前記スイッチ電圧に基づいて前記スイッチ電圧のリンギングレベルを検出し、検出結果に応じて前記ハイサイドプリドライバの電流能力を調整するように構成される。【選択図】図７

Description

本開示は、電源制御装置、および降圧ＤＣ／ＤＣコンバータに関する。

従来、降圧ＤＣ／ＤＣコンバータが知られている。例えば、同期整流型降圧ＤＣ／ＤＣコンバータでは、ハイサイドスイッチ素子とローサイドスイッチ素子をスイッチングすることにより、入力電圧をそれよりも低い出力電圧に変換する（例えば特許文献１参照）。

特開２０２０－８９０４３号公報

同期整流型降圧ＤＣ／ＤＣコンバータにおいては、入力電圧の印加端とグランド電位の印加端との間にハイサイドスイッチ素子とローサイドスイッチ素子が直列に接続される。ハイサイドスイッチ素子とローサイドスイッチ素子とが接続されるノードにスイッチ電圧が発生する。従来、降圧ＤＣ／ＤＣコンバータにおいては、ハイサイドスイッチ素子のターンオン時（オフ状態からオン状態への切り替え）に寄生インダクタおよび寄生容量の作用により、スイッチ電圧にリンギングが発生することが知られている。当該リンギングは、高周波領域の電圧となるため、ＥＭＩ（Electromagnetic Interference）特性に悪影響を及ぼす要因となっていた。

そこで、従来では、上記ノードに対して外付けのスナバ回路を接続したり、出力電圧ラインにフィルタを追加するなどの対策が実施されていた。しかしながら、スイッチ電圧のリンギングは、基板パターンあるいは使用されるインダクタなど、実装状態に大きく依存する特性であり、実装状態に応じた合わせ込みが必要であり、ノイズ評価期間の長期化などの原因となっていた。

上記状況に鑑み、本開示は、降圧ＤＣ／ＤＣコンバータに用いられる電源制御装置であって、スイッチ電圧のリンギングを自動的に調整できる電源制御装置を提供することを目的とする。

例えば、本開示に係る電源制御装置は、入力電圧の印加端とグランド電位の印加端との間に直列に接続されるハイサイドスイッチ素子および整流素子と、
前記ハイサイドスイッチ素子と前記整流素子とが接続されるノードに接続される第１端を有するインダクタと、
前記インダクタの第２端に接続される出力コンデンサと、を備える降圧ＤＣ／ＤＣコンバータに用いられる電源制御装置であって、
前記ハイサイドスイッチ素子の制御端を駆動するハイサイドプリドライバと、
前記ハイサイドスイッチ素子がターンオンされたときの前記ノードに発生するスイッチ電圧のスルーレートを制御するように構成されるスルーレート制御部と、
を備え、
前記スルーレート制御部は、前記スイッチ電圧に基づいて前記スイッチ電圧のリンギングレベルを検出し、検出結果に応じて前記ハイサイドプリドライバの電流能力を調整するように構成される。

本開示に係る電源制御装置によれば、スイッチ電圧のリンギングを自動的に調整できる。

図１は、第１実施形態に係るスイッチング電源装置の構成を示す全体構成図である。 図２は、電源ＩＣの外観の例を示す図である。 図３は、信号ＳＥＴ、ＲＳＴ、Ｇ１およびＧ２の関係を示す図である。 図４Ａは、スロープ電圧生成部の構成例を示す図である。 図４Ｂは、スロープ電圧に関与する電流および電圧の波形例を示す図である。 図５は、クロック信号とセット信号の波形例を示す図である。 図６は、基本スイッチング制御の一例を示すタイミングチャートである。 図７は、第１実施形態に係る電源ＩＣに備えられるリンギング調整に関する構成を示す図である。 図８は、第１実施形態に係るスルーレート制御部による制御方法に関するフローチャートである。 図９は、リンギング調整の一例を示すタイミングチャートである。 図１０は、第３実施形態に係るスイッチング電源装置の構成を示す全体構成図である。 図１１は、第３実施形態に係る電源ＩＣに備えられるリンギング調整に関する構成を示す図である。 図１２は、第４実施形態に係る電源ＩＣに備えられるリンギング調整に関する構成を示す図である。

以下に、本開示の例示的な実施形態について図面を参照して説明する。

＜１．第１実施形態＞
＜＜スイッチング電源装置＞＞
図１は、本開示の第１実施形態に係るスイッチング電源装置の構成を示す全体構成図である。図１のスイッチング電源装置ＡＡは、入力電圧Ｖｉｎから入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔを生成する同期整流型降圧ＤＣ／ＤＣコンバータとして構成されている。入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔは、正の直流電圧である。スイッチング電源装置ＡＡは、電源制御装置としての電源ＩＣ１と、電源ＩＣ１の外部に設けられたインダクタＬ１、出力コンデンサＣ１、および帰還抵抗Ｒ１，Ｒ２と、を備える。

図２に電源ＩＣ１の外観の例を示す。電源ＩＣ１は、半導体集積回路を樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品（半導体装置）であり、電源ＩＣ１を構成する各回路が半導体にて集積化されている。電源ＩＣ１としての電子部品の筐体には、ＩＣ１の外部に対し筐体から露出した外部端子が複数設けられている。なお、図２に示される外部端子の数は例示に過ぎない。

電源ＩＣ１に設けられる複数の外部端子の一部として、図１には外部端子ＴＭ１～ＴＭ４が示されている。外部端子ＴＭ１は、入力電圧Ｖｉｎの印加端に接続される。外部端子ＴＭ２は、後述のノードＮＤ１に接続される。外部端子ＴＭ３は、グランド電位の印加端に接続される。外部端子ＴＭ４には後述の帰還電圧Ｖ_ＦＢが印加される。

電源ＩＣ１は、出力トランジスタとしてのハイサイドスイッチ素子Ｍ１と、同期整流トランジスタとしてのローサイドスイッチ素子Ｍ２と、制御部１０と、内部電源回路３０と、を備えている。制御部１０に属さず且つ内部電源回路３０と異なるブロック（リセット回路、保護回路等）がさらに電源ＩＣ１に含まれうるが、ここでは、必要の無い限り、当該ブロックの図示および機能説明を省略する。ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２は、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor））として構成されている。ただし、ハイサイドスイッチ素子Ｍ１をＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳＦＥＴ）として構成する変形も可能である。なお、ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２は、電源ＩＣ１の外部に設けてもよい。

また、スイッチング電源装置ＡＡは、同期整流型に限らず、非同期整流型としてもよい。スイッチング電源装置ＡＡを非同期整流型で構成する場合は、ローサイドスイッチ素子Ｍ２の代わりに整流ダイオードが用いられる。ローサイドスイッチ素子あるいは整流ダイオードは、整流素子の一例である。

スイッチング電源装置ＡＡは、ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２を用いて同期整流方式にて直流－直流変換を行う。なお、ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２を含む任意のトランジスタについて、当該トランジスタがオン状態となっている区間をオン区間と称することがあり、当該トランジスタがオフ状態となっている区間をオフ区間と称することがある。

ハイサイドスイッチ素子Ｍ１のドレインは外部端子ＴＭ１に接続され、従って入力電圧Ｖｉｎの入力を受ける。ハイサイドスイッチ素子Ｍ１のソースとローサイドスイッチ素子Ｍ２のドレインはノードＮＤ１にて接続される。ローサイドスイッチ素子Ｍ２のソースは外部端子ＴＭ３を介してグランド電位の印加端に接続される。ノードＮＤ１に生じる電圧をスイッチ電圧と称し、符号“Ｖｓｗ”にて表す。外部端子ＴＭ２は、ノードＮＤ１に接続される。インダクタＬ１の一端は外部端子ＴＭ２に接続され、インダクタＬ１の他端はノードＮＤ２に接続される。ノードＮＤ２に出力電圧Ｖｏｕｔが生じる。ノードＮＤ２とグランド電位の印加端との間に出力コンデンサＣ１が接続される。また、ノードＮＤ２とグランド電位の印加端との間に帰還抵抗Ｒ１，Ｒ２の直列回路が設けられる。従って、帰還抵抗Ｒ１およびＲ２間の接続ノードには出力電圧Ｖｏｕｔの分圧である帰還電圧Ｖｆｂが生じる。帰還抵抗Ｒ１およびＲ２間の接続ノードが外部端子ＴＭ４に接続されることで、外部端子ＴＭ４に帰還電圧Ｖｆｂが印加される。なお、ハイサイドスイッチ素子Ｍ１をＰＭＯＳトランジスタとして構成する場合にあってはトランジスタのソースおよびドレインの関係が逆になる（即ち、ハイサイドスイッチ素子Ｍ１のソース、ドレインが、夫々、外部端子ＴＭ１、ノードＮＤ１に接続されることになる）。

図１において、“ＬＤ”は、ノードＮＤ２とグランド電位の印加端との間に接続される負荷を表している。負荷ＬＤは出力電圧Ｖｏｕｔに基づき駆動される任意の負荷（マイクロコンピュータ等）である。ノードＮＤ２から負荷ＬＤに流れる、負荷ＬＤの消費電流を負荷電流と称し、記号“Ｉ_ＬＤ”にて表す。また、インダクタＬ１に流れる電流をインダクタ電流と称し、記号“Ｉ_Ｌ”にて表す。

制御部１０は、帰還電圧Ｖｆｂと、ハイサイドスイッチ素子Ｍ１に流れる電流に応じた後述のスロープ電圧Ｖｓｌｐとに基づき、ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２のゲート電圧を制御することを通じてハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２のオン／オフを制御し、これによって出力電圧Ｖｏｕｔを所定の目標電圧（例えば５Ｖ）に安定化させる。図１の制御部１０では、いわゆるカレントモード制御方式にてハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２を駆動することが可能となっている。内部電源回路３０は、入力電圧Ｖｉｎから所定の内部電源電圧Ｖｒｅｇを生成する。制御部１０内の各回路は内部電源電圧Ｖｒｅｇに基づいて駆動される。

制御部１０の内部構成を説明する。制御部１０は、エラーアンプ１１、基準電圧源１２、抵抗１３、コンデンサ１４、スロープ電圧生成部１５、メインコンパレータ１６、クロック生成部１７、セット信号生成部１８、制御ロジック部１９、ハイサイドプリドライバ２０、ローサイドプリドライバ２１、およびスルーレート制御部２２を備える。

エラーアンプ１１は、電流出力型のトランスコンダクタンスアンプである。エラーアンプ１１の反転入力端子（－）には外部端子ＴＭ４に加わる帰還電圧Ｖｆｂが供給される。基準電圧源１２は所定の正の直流電圧である基準電圧Ｖｒｅｆを生成する。基準電圧Ｖｒｅｆはエラーアンプ１１の非反転入力端子（＋）に入力される。エラーアンプ１１の出力端子は電源ＩＣ１内の配線であるラインＬＮ１に接続される。なお、電源ＩＣ１にソフトスタート機能が設けられる場合には、エラーアンプ１１に対しソフトスタート電圧も入力されるが、ここでは当該機能を無視する。

エラーアンプ１１は、負側対象電圧と正側対象電圧との差分に応じた誤差電圧Ｖｃｍｐを生成する。ソフトスタート機能を無視した場合、負側対象電圧、正側対象電圧は、夫々、帰還電圧Ｖｆｂ、基準電圧Ｖｒｅｆである。エラーアンプ１１は、負側対象電圧と正側対象電圧との差分に応じた誤差電流信号による電荷をラインＬＮ１に対して入出力することで、ラインＬＮ１に誤差電圧Ｖｃｍｐを生じさせる。具体的にはエラーアンプ１１は、正側対象電圧が負側対象電圧よりも高いときには誤差電圧Ｖｃｍｐが高くなるようにラインＬＮ１に向けて誤差電流信号による電流を出力し、負側対象電圧が正側対象電圧よりも高いときには誤差電圧Ｖｃｍｐが低くなるようにラインＬＮ１からエラーアンプ１１に向けて誤差電流信号による電流を引き込む。負側対象電圧と正側対象電圧との差分の絶対値が増大するにつれて、誤差電流信号による電流の大きさも増大する。

ラインＬＮ１とグランド電位の印加端との間には抵抗１３およびコンデンサ１４の直列回路が接続される。当該直列回路は位相補償部として機能し、エラーアンプ１１と協働してラインＬＮ１に誤差電圧Ｖｃｍｐを生じさせる。具体的には抵抗１３の一端がラインＬＮ１に接続され、抵抗１３の他端がコンデンサ１４を介してグランド電位の印加端に接続される。抵抗１３の抵抗値およびコンデンサ１４の静電容量値を適切に設定することにより誤差電圧Ｖｃｍｐの信号位相を補償して出力帰還ループの発振を防ぐことができる。なお、抵抗１３およびコンデンサ１４の双方または一方は、電源ＩＣ１の外部に設けられて、電源ＩＣ１に対して外付け接続されるものであってもよい。

スロープ電圧生成部１５は、ハイサイドスイッチ素子Ｍ１のオン区間（すなわち、ハイサイドスイッチ素子Ｍ１がオン状態となっている区間）においてハイサイドスイッチ素子Ｍ１に流れる電流に応じたスロープ電圧Ｖｓｌｐを生成する。

メインコンパレータ１６は、スロープ電圧Ｖｓｌｐと誤差電圧Ｖｃｍｐとを比較して比較結果を示す信号ＲＳＴを出力する。メインコンパレータ１６の出力信号ＲＳＴの内、ハイレベルの信号ＲＳＴのみがリセット信号として機能し、ローレベルの信号ＲＳＴはリセット信号に該当しない。以下、メインコンパレータ１６からハイレベルの信号ＲＳＴが出力されることを、リセット信号の発行または出力と表現することがある。メインコンパレータ１６は、スロープ電圧Ｖｓｌｐおよび誤差電圧Ｖｃｍｐに基づきリセット信号を発行するリセット信号生成部として機能する。

セット信号生成部１８は、信号ＳＥＴを制御ロジック部１９に対して出力する。セット信号生成部１８の出力信号ＳＥＴの内、ハイレベルの信号ＳＥＴのみがセット信号として機能し、ローレベルの信号ＳＥＴはセット信号に該当しない。以下、セット信号生成部１８からハイレベルの信号ＳＥＴが出力されることを、セット信号の発行または出力と表現することがある。セット信号生成部１８は周期的にセット信号を発行できるが、詳細は後述される。

制御ロジック部１９は、フリップフロップなどのロジック回路にて構成され、セット信号生成部１８からの信号ＳＥＴとメインコンパレータ１６からの信号ＲＳＴとに基づいて、ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２のオン／オフ状態を指定する制御信号を生成し、ハイサイドプリドライバ２０およびローサイドプリドライバ２１の夫々に対して出力する。ハイサイドプリドライバ２０は、制御ロジック部１９からの制御信号に基づいてハイサイドスイッチ素子Ｍ１のゲート信号Ｇ１を生成および出力する。ローサイドプリドライバ２１は、制御ロジック部１９からの制御信号に基づいてローサイドスイッチ素子Ｍ２のゲート信号Ｇ２を生成および出力する。

図３に、信号ＳＥＴ、ＲＳＴ、Ｇ１およびＧ２の関係を示す。信号ＳＥＴ、ＲＳＴ、Ｇ１およびＧ２の夫々は、ハイレベルとローレベルの何れかをとる二値信号である。

信号ＲＳＴがローレベルである状態でハイレベルの信号ＳＥＴが制御ロジック部１９に入力されたとき（すなわちセット信号が発行されたとき）、ゲート信号Ｇ１はハイレベル、ゲート信号Ｇ２はローレベルとなり、以後、ハイレベルの信号ＲＳＴが制御ロジック部１９に入力されるまで（すなわちリセット信号が発行されるまで）、その状態が維持される。

信号ＳＥＴがローレベルである状態でハイレベルの信号ＲＳＴが制御ロジック部１９に入力されたとき（すなわちリセット信号が発行されたとき）、ゲート信号Ｇ１はローレベル、ゲート信号Ｇ２はハイレベルとなり、以後、ハイレベルの信号ＳＥＴが制御ロジック部１９に入力されるまで（すなわちセット信号が発行されるまで）、その状態が維持される。

信号ＳＥＴおよびＲＳＴが共にローレベルである区間では、ゲート信号Ｇ１，Ｇ２のレベルは保持される。なお、制御部１０において、信号ＳＥＴおよびＲＳＴが同時にハイレベルとなることは無い。

ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２から成るブロックを、便宜上、出力段と称する。出力段の状態（すなわちスイッチ電圧Ｖｓｗの状態）は、出力ハイ状態と、出力ロー状態と、Ｈｉ－Ｚ状態の何れかとなる。出力ハイ状態では、Ｍ１、Ｍ２が夫々、オン状態、オフ状態である。出力ロー状態では、Ｍ１、Ｍ２が夫々、オフ状態、オン状態である。Ｈｉ－Ｚ状態では、Ｍ１、Ｍ２が共にオフ状態である。

上述のように構成された制御部１０は、帰還電圧Ｖｆｂおよびスロープ電圧Ｖｓｌｐに基づき、ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２を交互にオン、オフとする（即ち、出力段を出力ハイ状態と出力ロー状態間で切り替える）スイッチング動作を行うことで、基準電圧Ｖｒｅｆに応じた目標電圧に出力電圧Ｖｏｕｔを安定化させることができ、スロープ電圧Ｖｓｌｐによる電流情報を用いることで負荷応答性を高めることができる。出力電圧Ｖｏｕｔの情報に加えて（すなわち帰還電圧Ｖｆｂに加えて）電流情報を用いてハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２を制御する方式はカレントモード制御方式と称され、その制御はカレントモード制御と称される。

なお、スイッチング動作において、出力段の状態を出力ハイ状態および出力ロー状態間で切り替える際、ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２を通じた貫通電流の発生を抑止すべく、ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２が同時にオフとされるデッドタイムが挿入されてもよい。

スイッチング動作により、実質的に入力電圧Ｖｉｎのレベルとグランド電位のレベルとでレベルが変動する矩形波状の電圧がスイッチ電圧Ｖｓｗとして現れるが、当該スイッチ電圧ＶｓｗがインダクタＬ１および出力コンデンサＣ１にて平滑化されることで直流の出力電圧Ｖｏｕｔが得られる。

スロープ電圧Ｖｓｌｐについて説明を補足する。ハイサイドスイッチ素子Ｍ１のオン区間中においてハイサイドスイッチ素子Ｍ１に流れる電流は、ハイサイドスイッチ素子Ｍ１のオン区間中におけるインダクタ電流Ｉ_Ｌに等しいため、スロープ電圧Ｖｓｌｐはハイサイドスイッチ素子Ｍ１のオン区間中におけるインダクタ電流Ｉ_Ｌの情報を示している。すなわち、スロープ電圧Ｖｓｌｐは、ハイサイドスイッチ素子Ｍ１のオン区間中におけるハイサイドスイッチ素子Ｍ１またはインダクタＬ１の電流情報を含んでいる。当該電流情報を含むスロープ電圧Ｖｓｌｐの生成方法として公知の任意の方法を利用できる。

図４Ａにスロープ電圧生成部１５の構成の例を示し、図４Ｂにスロープ電圧Ｖｓｌｐに関与する電流および電圧の波形を示す。図４Ａのスロープ電圧生成部１５は、ＩＶ変換部１５Ａと、ランプ電圧生成部１５Ｂと、加算部１５Ｃと、備える。ＩＶ変換部１５Ａは、ハイサイドスイッチ素子Ｍ１のオン区間中にハイサイドスイッチ素子Ｍ１に流れる電流（即ちハイサイドスイッチ素子Ｍ１のオン区間中におけるインダクタ電流Ｉ_Ｌ）を電圧に変換することにより、当該電流に比例したセンス電圧Ｖｓｎｓを生成する。ランプ電圧生成部１５Ｂは、ハイサイドスイッチ素子Ｍ１のオン区間中において０Ｖを起点に徐々に増加する鋸波状のランプ電圧Ｖｒｍｐを生成する。加算部１５Ｃは、センス電圧Ｖｓｎｓとランプ電圧Ｖｒｍｐの和の電圧をスロープ電圧Ｖｓｌｐとして生成する。ハイサイドスイッチ素子Ｍ１のオン区間以外の区間においてスロープ電圧Ｖｓｌｐは０Ｖである（但し、所定のバイアス電圧値を有していても良い）。周知の如く、ランプ電圧Ｖｒｍｐの加算により、カレントモード制御における出力帰還ループの発振を抑制することができる。

＜＜基本スイッチング制御＞＞
次に、負荷電流Ｉ_ＬＤが比較的大きい場合に制御部１０にて実行可能な基本スイッチング制御について説明する。

図１に示すように、制御部１０は、所定の基準周波数ｆ_ＣＬＫを有するクロック信号ＣＬＫを生成するクロック生成部１７を備え、セット信号生成部１８は、クロック信号ＣＬＫに基づき信号ＳＥＴを生成および出力することができる。図５に示すように、クロック信号ＣＬＫは、基準周波数ｆ_ＣＬＫにてパルスが生じる信号であり、クロック信号ＣＬＫの周期ごとに微小時間だけハイレベルとなるパルスがクロック信号ＣＬＫに生じる。クロック信号ＣＬＫにおいて、ハイレベルとなる区間の間隔は、クロック信号ＣＬＫの１周期分の時間Ｔ_Ｐ１、即ち基準周波数ｆ_ＣＬＫの逆数と一致する。クロック信号ＣＬＫに基づき信号ＳＥＴが生成される場合、クロック信号ＣＬＫのダウンエッジを契機にして信号ＳＥＴが所定の微小時間だけハイレベルとなる。即ち、クロック信号ＣＬＫに基づき信号ＳＥＴが生成される場合、信号ＳＥＴはクロック信号ＣＬＫを上記微小時間だけ時間の遅れ方向にシフトした信号となる。

なお、ここでは、クロック信号ＣＬＫから信号ＳＥＴが生成されているが、基本スイッチング制御においてクロック信号ＣＬＫそのものを信号ＳＥＴとして制御信号生成部１８に供給するようにしても良い。また、基本スイッチング制御において、クロック信号ＣＬＫのダウンエッジの発生がセット信号の発行に相当すると考えても良い。

図６に基本スイッチング制御のタイミングチャートを示す。出力段が出力ロー状態であって且つクロック信号ＣＬＫがローレベルであるタイミングｔ_Ａ０を起点にして基本スイッチング制御を説明する。基本スイッチング制御において、タイミングｔ_Ａ０ではスロープ電圧Ｖｓｌｐは０Ｖであり、その後、タイミングｔ_Ａ１にてクロック信号ＣＬＫにパルスが生じるとクロック信号ＣＬＫのダウンエッジを契機として信号ＳＥＴが微小時間だけハイレベルとなる、即ちセット信号が発行される。セット信号の発行を受けて出力段は出力ロー状態から出力ハイ状態に切り替わる。出力段が出力ハイ状態である区間では、インダクタ電流Ｉ_Ｌが徐々に増大してゆき、これに連動してスロープ電圧Ｖｓｌｐも徐々に上昇してゆく。そして、誤差電圧Ｖｃｍｐ未満であったスロープ電圧Ｖｓｌｐがタイミングｔ_Ａ２にて誤差電圧Ｖｃｍｐにまで達すると、メインコンパレータ１６の出力信号ＲＳＴがローレベルからハイレベルに切り替わる、即ちリセット信号が発行される。リセット信号の発行を受けて出力段は出力ハイ状態から出力ロー状態に切り替わる。出力段が出力ロー状態となると、速やかにスロープ電圧Ｖｓｌｐが０Ｖまで低下するため、信号ＲＳＴはローレベルに戻る。以後、同様の動作が繰り返される。

このように、基本スイッチング制御では、基準周波数ｆ_ＣＬＫを有するクロック信号ＣＬＫのダウンエッジに応答してセット信号が発行されることになるため、ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２は基準周波数ｆ_ＣＬＫにてＰＷＭ制御されることになる。即ち、基本スイッチング制御では、入力電圧Ｖｉｎが基準周波数ｆ_ＣＬＫにてパルス幅変調されることで出力電圧Ｖｏｕｔが得られる。“ＰＷＭ”はパルス幅変調の略語である。

＜＜スルーレート制御＞＞
ハイサイドスイッチ素子Ｍ１がターンオンされるとき、ノードＮＤ１に発生するスイッチ電圧Ｖｓｗは入力電圧Ｖｉｎまで立ち上がるが、そのときにスイッチ電圧Ｖｓｗには、共振波形であるリンギングが過渡的に発生する（例えば、図６における破線で囲む箇所でリンギングが発生）。制御部１０におけるスルーレート制御部２２は、スイッチ電圧Ｖｓｗのスルーレートを制御することで上記リンギングを調整するために設けられており、以下、リンギングの調整機能について詳細に説明する。なお、スルーレートとは、スイッチ電圧Ｖｓｗの立上りにおける速度（単位時間当たりの電圧変化）である。スルーレートが大きいほど、リンギングレベル（リンギングの度合い）は大きくなる。

図７は、第１実施形態に係る電源ＩＣ１に備えられるリンギング調整機能に関する構成を示す図である。図７に示すように、スルーレート制御部２２は、ＬＰＦ（ローパスフィルタ）２２Ａと、コンパレータ２２Ｂと、ドライバ制御部２２Ｃと、を有する。

ＬＰＦ２２Ａは、抵抗Ｒ２２とコンデンサＣ２２とから構成される。抵抗Ｒ２２の一端は、ノードＮＤ１、すなわちスイッチ電圧Ｖｓｗの印加端に接続される。抵抗Ｒ２２の他端は、コンデンサＣ２２の一端にノードＮＤ２２にて接続される。コンデンサＣ２２の他端は、グランド電位の印加端に接続される。これにより、ＬＰＦ２２Ａにスイッチ電圧Ｖｓｗが入力されて低周波成分が抽出され、ＬＰＦ２２Ａの出力端であるノードＮＤ２２にフィルタ出力電圧Ｖ２２が生成される。

コンパレータ２２Ｂの反転入力端は、ノードＮＤ２２に接続される。コンパレータ２２Ｂの非反転入力端は、スイッチ電圧Ｖｓｗの印加端に接続される。これにより、コンパレータ２２Ｂは、フィルタ出力電圧Ｖ２２とスイッチ電圧Ｖｓｗとを比較し、比較結果を示すコンパレータ出力信号ＣＰＯＵＴをドライバ制御部２２Ｃに対して出力する。コンパレータ出力信号ＣＰＯＵＴは、後述するようにパルス波形となる。

図７に示すように、ハイサイドプリドライバ２０は、複数のドライバ部２０[１]～２０[ｎ]を有する。すなわち、ｎは、ドライバ部の個数を示す。ドライバ部２０[１]～２０[ｎ]は、夫々制御ロジック部１９から制御信号ＣＮＴ[１]～ＣＮＴ[ｎ]を入力される。ドライバ部２０[１]～２０[ｎ]の夫々の出力端は、ハイサイドスイッチ素子Ｍ１のゲートに共通接続される。

ドライバ制御部２２Ｃは、後述するように、コンパレータ出力信号ＣＰＯＵＴに基づき、ハイサイドスイッチ素子Ｍ１がターンオンされたときのスイッチ電圧Ｖｓｗのリンギングレベルを検出し、検出結果に応じてドライバ制御信号ＤＲＳＥＬ[１]～ＤＲＳＥＬ[ｎ]を夫々、ドライバ部２０[１]～２０[ｎ]に対して出力する。ドライバ制御信号ＤＲＳＥＬ[１]～ＤＲＳＥＬ[ｎ]は、ドライバ部２０[１]～２０[ｎ]夫々の動作のオンオフを選択する信号である。ドライバ制御信号が動作のオンを選択する場合、対応するドライバ部は、制御信号ＣＮＴのレベルに応じてハイレベル出力状態あるいはローレベル出力状態となる。一方、ドライバ制御信号が動作のオフを選択する場合、対応するドライバ部は、制御信号ＣＮＴのレベルに依らずにＨｉ－Ｚ出力状態となる。

これにより、ドライバ制御信号ＤＲＳＥＬ[１]～ＤＲＳＥＬ[ｎ]によりドライバ部２０[１]～２０[ｎ]のうち動作のオンを選択された個数に応じて、ハイレベル出力状態となったドライバ部によりハイサイドスイッチ素子Ｍ１のゲートに電流を供給する電流能力が変化する。上記電流能力の可変によって、ハイサイドスイッチ素子Ｍ１がターンオンされたときのスイッチ電圧Ｖｓｗのスルーレートが可変とされる。より具体的には、動作のオンを選択されたドライバ部の個数が多いほど、上記電流能力は大きくなり、スイッチ電圧Ｖｓｗのスルーレートは大きくなる。このように、スルーレート制御部２２は、スイッチ電圧Ｖｓｗのリンギングレベルを検出し、検出結果に応じてハイサイドプリドライバ２０における電流能力を調整することでスイッチ電圧Ｖｓｗのスルーレートを制御する。

ここで、ドライバ制御部２２Ｃによる制御方法について、図８に示すフローチャートを参照して、具体的に説明する。制御ロジック部１９による制御信号ＣＮＴの出力によりハイサイドプリドライバ２０がハイレベル出力状態となることで、ハイサイドスイッチ素子Ｍ１がターンオンされたときに、図８の処理が開始される。なお、このとき、先述したように、ドライバ制御信号ＤＲＳＥＬ[１]～ＤＲＳＥＬ[ｎ]によりドライバ部２０[１]～２０[ｎ]のうち、動作のオンを選択されたもののみがハイレベル出力状態となるが、選択されたドライバ部の初期の個数は、例えばｎ個の半数近くの個数とされる。

図８の処理が開始されると、まずステップＳ１で、ドライバ制御部２２Ｃは、コンパレータ出力信号ＣＰＯＵＴに１回目のパルスが発生したかを判定する。コンパレータ出力信号ＣＰＯＵＴのパルスは、スイッチ電圧Ｖｓｗがフィルタ出力電圧Ｖ２２を上回った場合に発生する。なお、パルスが発生しているかの判定は、判定開始から所定の経過時間経過するまでにパルスが発生するかにより判定される。また、ドライバ制御部２２Ｃは、所定の最小幅よりも狭いパルスについては、パルスは発生していないとして無視する。これらについては、後述するステップＳ２，Ｓ３での判定においても同様である。

１回目のパルスが発生しなかったと判定された場合（ステップＳ１のＮｏ）、スイッチ電圧Ｖｓｗのスルーレートが小さすぎるとして、スルーレートを大きくしてリンギングレベルを大きくすべく、ステップＳ４に進み、ドライバ制御部２２Ｃは、ドライバ制御信号ＤＲＳＥＬによりハイサイドプリドライバ２０において動作をオンさせるドライバ部（稼働ドライバ部）の個数を増やす。スルーレートが小さすぎると、電源効率の低下につながるため、スルーレートを適切に大きくする調整を行う。ステップＳ４で処理は完了する。

一方、１回目のパルスが発生したと判定された場合は（ステップＳ１のＹｅｓ）、ステップＳ２に進み、ドライバ制御部２２Ｃは、コンパレータ出力信号ＣＰＯＵＴに２回目のパルスが発生したかを判定する。２回目のパルスが発生しなかったと判定された場合（ステップＳ２のＮｏ）、スイッチ電圧Ｖｓｗのスルーレートを大きくしてリンギングレベルを大きくすべく、ステップＳ４に進み、ドライバ制御部２２Ｃは、稼働ドライバ部の個数を増やす。

一方、２回目のパルスが発生したと判定された場合は（ステップＳ２のＹｅｓ）、ステップＳ３に進み、ドライバ制御部２２Ｃは、コンパレータ出力信号ＣＰＯＵＴに３回目のパルスが発生したかを判定する。３回目のパルスが発生したと判定された場合は（ステップＳ３のＮｏ）、スルーレートが大きすぎるとして、スルーレートを小さくしてリンギングレベルを小さくすべく、ステップＳ５に進み、ドライバ制御部２２Ｃは、稼働ドライバ部の個数を減らす。ステップＳ５で処理は完了する。

一方、３回目のパルスが発生しなかったと判定された場合は（ステップＳ３のＹｅｓ）、リンギングレベルは適正であり、スルーレートの調整は不要であるとして、稼働ドライバ部の個数は維持し、そのまま処理が完了する。図８に示す処理は、ハイサイドスイッチ素子Ｍ１がターンオンされるたびに実行される。

すなわち、図８の処理においては、コンパレータ出力信号ＣＰＯＵＴにおける１回目および２回目のパルス発生は許容し、３回目のパルス発生は許容しない制御としている。なお、許容するパルスの回数は、図８の処理のような２回に限ることはなく、任意に設定可能である。許容するパルスの回数が多いほど、スルーレートは大きく調整される傾向となる。

ここで、図９に示すタイミングチャートを参照して、リンギング調整の具体例について説明する。なお、図９においては、スイッチ電圧Ｖｓｗおよびフィルタ出力電圧Ｖ２２の波形を示しており、破線はリンギング調整前を示し、実線はリンギング調整後を示している。また、図９においては、コンパレータ出力信号ＣＰＯＵＴも示しており、上段側はリンギング調整前、下段側はリンギング調整後を示す。

図９におけるタイミングｔ０にて、ハイサイドスイッチ素子Ｍ１がターンオンされ、スイッチ電圧Ｖｓｗが立ち上がる。リンギング調整前では、スイッチ電圧Ｖｓｗとフィルタ出力電圧Ｖ２２との比較によるコンパレータ出力信号ＣＰＯＵＴに４つのパルスが発生している。従って、図８の処理において、１回目から３回目までのパルスが発生したとして（ステップＳ３のＮｏ）、ステップＳ５で稼働ドライバ部の個数が減らされる。

図９において、稼働ドライバ部の個数が減らされたリンギング調整後では、スルーレートが小さくなり、コンパレータ出力信号ＣＰＯＵＴには２つのパルスが発生している。すなわち、コンパレータ出力信号ＣＰＯＵＴに生じるパルスの回数（スイッチ電圧Ｖｓｗがフィルタ出力電圧Ｖ２２を上回った回数）であるリンギングレベルが小さく調整されている。従って、図８の処理においては、１回目および２回目のパルスは発生するが、３回目のパルスは発生しないと判定され（ステップＳ３のＹｅｓ）、リンギングレベルは適正と判断され、稼働ドライバ部の個数は維持される。

このように、本実施形態によれば、電源ＩＣ１における基板パターンあるいは外付けのインダクタＬ１などの実装状態に応じて、自動的にスイッチ電圧Ｖｓｗのリンギングを調整できる。

＜２．第２実施形態＞
次に、本開示の第２実施形態について説明する。本実施形態では、ドライバ制御部２２Ｃ（図７）における制御が第１実施形態と異なる。

本実施形態では、ドライバ制御部２２Ｃは、コンパレータ出力信号ＣＰＯＵＴに１回目に発生するパルスのパルス幅に基づき、上記稼働ドライバ部の個数を調整する。１回目に発生するパルスのパルス幅は、スイッチ電圧Ｖｓｗがフィルタ出力電圧Ｖ２２を１回目に上回る期間に相当し、上記パルス幅が大きいほどリンギングレベルが大きい。ドライバ制御部２２Ｃは、例えば上記パルス幅が所定の第１パルス幅よりも大きい場合に稼働ドライバ部の個数を減らし、上記パルス幅が所定の第２パルス幅（＜第１パルス幅）よりも小さい場合に稼働ドライバ部の個数を増やす。

このような本実施形態によっても、スルーレートを制御し、自動的にリンギングを調整できる。なお、パルス幅については、上記のように１回目のみを用いることには限らず、例えば、発生したすべてのパルス幅の合計に応じて稼働ドライバ部の個数を調整してもよい。

＜３．第３実施形態＞
次に、本開示の第３実施形態について説明する。図１０は、本開示の第３実施形態に係るスイッチング電源装置の構成を示す全体構成図である。図１０に示す構成における第１実施形態（図１）との相違点は、スルーレート制御部２２がハイサイドプリドライバ２０に接続された可変抵抗２３を制御する点である。

図１０に示す電源ＩＣ１は、外部端子ＴＭ１～ＴＭ４に加えて、外部端子Ｔ５を備える。外部端子Ｔ５は、外付けのブートストラップコンデンサＣｂを接続するための端子である。ブートストラップコンデンサＣｂの一端は、外部端子ＴＭ２に接続される。ブートストラップコンデンサＣｂの他端は、外部端子ＴＭ５に接続される。外部端子ＴＭ５は、電源ＩＣ１内部に設けられるダイオードＤ１のカソードに接続される。ダイオードＤ１のアノードは、内部電源電圧Ｖｒｅｇの印加端に接続される。外部端子ＴＭ５は、可変抵抗２３の一端に接続される。可変抵抗２３の他端は、ハイサイドプリドライバ２０に接続される。

このようなブートストラップコンデンサＣｂおよびダイオードＤ１により、いわゆるブートストラップ回路が構成される。ローサイドスイッチ素子Ｍ２がオン状態のとき、ノードＮＤ１（外部端子ＴＭ２）がグランド電位となり、ブートストラップコンデンサＣｂには、内部電源電圧ＶｒｅｇによりダイオードＤ１を介して電荷が充電され、ブートストラップコンデンサＣｂには、Ｖｒｅｇ－Ｖｆ（Ｖｆ：ダイオードＤ１の順方向電圧）の電圧が充電される。そして、ハイサイドスイッチ素子Ｍ１がオン状態のとき、外部端子ＴＭ５の電圧であるブート電圧Ｖｂｏｏｔは、Ｖｉｎ＋（Ｖｒｅｇ－Ｖｆ）となる。ブート電圧Ｖｂｏｏｔは可変抵抗２３の一端に印加され、ハイサイドプリドライバ２０は、上記ブート電圧Ｖｂｏｏｔに基づきハイレベルのゲート信号Ｇ１をハイサイドスイッチ素子Ｍ１のゲートに印加させることができる。これにより、ＮＭＯＳトランジスタであるハイサイドスイッチ素子Ｍ１をオン状態にすることができる。なお、このようなブートストラップ回路は、第１実施形態でハイサイドスイッチ素子Ｍ１にＮＭＯＳトランジスタを用いる場合は、電源ＩＣ１に設けられる（すなわち、図１ではブートストラップに関する構成は図示を省略している）。

図１１は、本実施形態に係る電源ＩＣ１に備えられるリンギング調整機能に関する構成を示す図である。図１１に示すスルーレート制御部２２は、第１実施形態（図７）の構成との相違点として、可変抵抗制御部２２Ｄを有している。可変抵抗制御部２２Ｄは、コンパレータ出力信号ＣＰＯＵＴに基づいてリンギングレベルを検出し、検出結果に応じて可変抵抗２３の抵抗値を可変制御信号ＶＣＲにより可変に制御する。

可変抵抗２３の抵抗値を可変とすることで、ハイサイドプリドライバ２０の電流能力を可変にすることができる。可変抵抗２３の抵抗値を大きくするほど、電流能力は小さくなる。リンギングレベルの検出方法については、先述した第１実施形態あるいは第２実施形態と同様の方法を用いることができる。例えば、図８の処理におけるステップＳ４では、可変抵抗２３の抵抗値を低くし、ステップＳ５では、可変抵抗２３の抵抗値を高くすればよい。

＜４．第４実施形態＞
次に、本開示の第４実施形態について説明する。図１２は、第４実施形態に係る電源ＩＣ１に備えられるリンギング調整機能に関する構成を示す図である。

図１２に示す構成における第１実施形態（図７）との相違点は、スルーレート制御部２２においてデジタル変換部２２Ｅを設けていることである。デジタル変換部２２Ｅは、スイッチ電圧Ｖｓｗをデジタル信号ＤＧに変換して、デジタル信号ＤＧをドライバ制御部２２Ｃに対して出力する。デジタル変換部２２Ｅは、例えばＡＤコンバータおよびデジタルフィルターなどを有する。ドライバ制御部２２Ｃは、デジタル信号ＤＧに基づいてリンギングレベルを検出し、検出結果に応じてハイサイドプリドライバ２０を制御する。

なお、本実施形態に第３実施形態（図１１）のような可変抵抗２３によるスルーレート制御を適用してもよい。すなわち、スルーレート制御部２２において、デジタル信号ＤＧに基づいて可変抵抗２３の抵抗値を可変制御する可変抵抗制御部２２Ｄを設けてもよい。

＜５．その他＞
なお、本開示に係る種々の技術的特徴は、上記実施形態の他、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。

＜６．付記＞
以上の通り、例えば、本開示に係る電源制御装置（１）は、
入力電圧（Ｖｉｎ）の印加端とグランド電位の印加端との間に直列に接続されるハイサイドスイッチ素子（Ｍ１）および整流素子（Ｍ２）と、
前記ハイサイドスイッチ素子と前記整流素子とが接続されるノード（ＮＤ１）に接続される第１端を有するインダクタ（Ｌ１）と、
前記インダクタの第２端に接続される出力コンデンサ（Ｃ１）と、を備える降圧ＤＣ／ＤＣコンバータ（ＡＡ）に用いられる電源制御装置（１）であって、
前記ハイサイドスイッチ素子の制御端を駆動するハイサイドプリドライバ（２０）と、
前記ハイサイドスイッチ素子がターンオンされたときの前記ノードに発生するスイッチ電圧（Ｖｓｗ）のスルーレートを制御するように構成されるスルーレート制御部（２２）と、
を備え、
前記スルーレート制御部は、前記スイッチ電圧に基づいて前記スイッチ電圧のリンギングレベルを検出し、検出結果に応じて前記ハイサイドプリドライバの電流能力を調整するように構成される（第１の構成、図１）。

また、上記第１の構成において、前記スルーレート制御部（２２）は、前記スイッチ電圧（Ｖｓｗ）が入力可能なローパスフィルタ（２２Ａ）と、前記ローパルフィルタの出力（Ｖ２２）と前記スイッチ電圧とを比較するコンパレータ（２２Ｂ）と、前記コンパレータから出力されるコンパレータ出力信号（ＣＰＯＵＴ）に基づいて前記リンギングレベルを検出し、検出結果に応じて前記ハイサイドプリドライバ（２０）の電流能力を調整する調整部（２２Ｃ）と、を有する構成としてもよい（第２の構成、図７）。

また、上記第２の構成において、前記調整部（２２Ｃ）は、前記コンパレータ出力信号（ＣＰＯＵＴ）にパルスが所定回数発生した場合に、次のパルスが発生したか否かに応じて前記電流能力を減らすか、維持するかを切り替えるように構成されてもよい（第３の構成）。

また、上記第３の構成において、前記調整部（２２Ｃ）は、前記パルスが前記所定回数以下である場合、前記電流能力を増加させるように構成されてもよい（第４の構成）。

また、上記第２の構成において、前記調整部（２２Ｃ）は、前記コンパレータ出力信号（ＣＰＯＵＴ）に発生するパルスのパルス幅に基づき、前記電流能力の調整を行うように構成されてもよい（第５の構成）。

また、上記第１から第５のいずれかの構成において、前記ハイサイドプリドライバ（２０）は、複数のドライバ部（２０[１]～２０[ｎ]）を有し、前記調整部（２２Ｃ）は、前記複数のドライバ部の夫々の動作のオンオフを選択することで、前記ハイサイドプリドライバの電流能力を調整するように構成されてもよい（第６の構成、図７）。

また、上記第１から第５のいずれかの構成において、当該電源制御装置（１）は、ブートストラップ回路により生成されるブート電圧（Ｖｂｏｏｔ）が印加可能な第１端と前記ハイサイドプリドライバ（２０）に接続される第２端とを有する可変抵抗（２３）を備え、前記調整部（２２Ｄ）は、前記可変抵抗の抵抗値を可変制御することで前記電流能力を調整するように構成されてもよい（第７の構成、図１１）。

また、上記第１の構成において、前記スルーレート制御部（２２）は、前記スイッチ電圧（Ｖｓｗ）をデジタル信号（ＤＧ）に変換するデジタル変換部（２２Ｅ）と、前記デジタル信号に基づいて前記リンギングレベルを検出し、検出結果に応じて前記ハイサイドプリドライバ（２０）の電流能力を調整する調整部（２２Ｃ）と、
を有する構成としてもよい（第８の構成、図１２）。

また、本開示の一態様は、上記いずれかの構成とした電源制御装置（１）と、前記ハイサイドスイッチ素子（Ｍ１）および前記整流素子（Ｍ２）と、前記インダクタ（Ｌ１）と、前記出力コンデンサ（Ｃ１）と、を備える、降圧ＤＣ／ＤＣコンバータ（ＡＡ）である。

本開示は、降圧ＤＣ／ＤＣコンバータに利用することが可能である。

１ 電源ＩＣ
１０ 制御部
１１ エラーアンプ
１２ 基準電圧源
１３ 抵抗
１４ コンデンサ
１５ スロープ電圧生成部
１５Ａ ＩＶ変換部
１５Ｂ ランプ電圧生成部
１５Ｃ 加算部
１６ メインコンパレータ
１７ クロック生成部
１８ セット信号生成部
１９ 制御ロジック部
２０ ハイサイドプリドライバ
２１ ローサイドプリドライバ
２２ スルーレート制御部
２２Ａ ＬＰＦ（ローパルフィルタ）
２２Ｂ コンパレータ
２２Ｃ ドライバ制御部
２２Ｄ 可変抵抗制御部
２２Ｅ デジタル変換部
２３ 可変抵抗
３０ 内部電源回路
ＡＡ スイッチング電源装置
Ｃ１ 出力コンデンサ
Ｃ２２ コンデンサ
Ｃｂ ブートストラップコンデンサ
Ｄ１ ダイオード
Ｌ１ インダクタ
ＬＤ 負荷
ＬＮ１ ライン
Ｍ１ ハイサイドスイッチ素子
Ｍ２ ローサイドスイッチ素子
Ｒ１，Ｒ２ 帰還抵抗
Ｒ２２ 抵抗
ＴＭ１～ＴＭ５ 外部端子

Claims (9)

1. 入力電圧の印加端とグランド電位の印加端との間に直列に接続されるハイサイドスイッチ素子および整流素子と、
   前記ハイサイドスイッチ素子と前記整流素子とが接続されるノードに接続される第１端を有するインダクタと、
   前記インダクタの第２端に接続される出力コンデンサと、を備える降圧ＤＣ／ＤＣコンバータに用いられる電源制御装置であって、
   前記ハイサイドスイッチ素子の制御端を駆動するハイサイドプリドライバと、
   前記ハイサイドスイッチ素子がターンオンされたときの前記ノードに発生するスイッチ電圧のスルーレートを制御するように構成されるスルーレート制御部と、
   を備え、
   前記スルーレート制御部は、前記スイッチ電圧に基づいて前記スイッチ電圧のリンギングレベルを検出し、検出結果に応じて前記ハイサイドプリドライバの電流能力を調整するように構成される、電源制御装置。
2. 前記スルーレート制御部は、
   前記スイッチ電圧が入力可能なローパスフィルタと、
   前記ローパルフィルタの出力と前記スイッチ電圧とを比較するコンパレータと、
   前記コンパレータから出力されるコンパレータ出力信号に基づいて前記リンギングレベルを検出し、検出結果に応じて前記ハイサイドプリドライバの電流能力を調整する調整部と、
   を有する、請求項１に記載の電源制御装置。
3. 前記調整部は、前記コンパレータ出力信号にパルスが所定回数発生した場合に、次のパルスが発生したか否かに応じて前記電流能力を減らすか、維持するかを切り替えるように構成される、請求項２に記載の電源制御装置。
4. 前記調整部は、前記パルスが前記所定回数以下である場合、前記電流能力を増加させるように構成される、請求項３に記載の電源制御装置。
5. 前記調整部は、前記コンパレータ出力信号に発生するパルスのパルス幅に基づき、前記電流能力の調整を行うように構成される、請求項２に記載の電源制御装置。
6. 前記ハイサイドプリドライバは、複数のドライバ部を有し、
   前記調整部は、前記複数のドライバ部の夫々の動作のオンオフを選択することで、前記ハイサイドプリドライバの電流能力を調整するように構成される、請求項１から請求項５のいずれか１項に記載の電源制御装置。
7. 当該電源制御装置は、ブートストラップ回路により生成されるブート電圧が印加可能な第１端と前記ハイサイドプリドライバに接続される第２端とを有する可変抵抗を備え、
   前記調整部は、前記可変抵抗の抵抗値を可変制御することで前記電流能力を調整するように構成される、請求項１から請求項５のいずれか１項に記載の電源制御装置。
8. 前記スルーレート制御部は、
   前記スイッチ電圧をデジタル信号に変換するデジタル変換部と、
   前記デジタル信号に基づいて前記リンギングレベルを検出し、検出結果に応じて前記ハイサイドプリドライバの電流能力を調整する調整部と、
   を有する、請求項１に記載の電源制御装置。
9. 請求項１から請求項８のいずれか１項に記載の電源制御装置と、
   前記ハイサイドスイッチ素子および前記整流素子と、
   前記インダクタと、
   前記出力コンデンサと、を備える、降圧ＤＣ／ＤＣコンバータ。

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