CN110596561A - 用于半导体器件的测试装置和制造半导体器件的方法 - Google Patents

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Abstract

提供了一种用于有效测试半导体封装的测试板和测试系统，以及使用该测试板和测试系统的用于半导体封装的制造方法。测试装置包括：现场可编程门阵列(FPGA)，被配置为输出要发送到半导体器件的第一数据信号和要发送到半导体器件的第二数据信号；以及存储器，被配置为存储测试结果。该FPGA包括：第一输入/输出块，被配置为输出第一数据信号；第二输入/输出块，被配置为输出第二数据信号；串行器/解串器(SerDes)电路，被配置为生成选通信号；以及偏斜校准输入/输出块，被配置为从第一输入/输出块接收第一数据信号，从第二输入/输出块接收第二数据信号，以及从SerDes电路接收选通信号。

Description

用于半导体器件的测试装置和制造半导体器件的方法
相关申请的交叉引用
本申请要求于2018年6月12日在韩国知识产权局提交的韩国专利申请第10-2018-0067526号的权益，其公开通过引用而整体并入本文。
技术领域
本发明构思涉及用于半导体器件的测试装置和/或制造该半导体器件的方法，更具体地，涉及用于半导体被测器件(Device Under Test，DUT)的测试装置和/或使用该测试装置制造半导体器件的方法。
背景技术
由于电子工业的快速发展和增加的用户需求，电子设备变得越来越紧凑，同时具有高性能和高容量。结果，对电子设备中的半导体器件的测试也变得更复杂。为了缩短测试时间并提高测试的准确性，测试设施越来越大。
在测试期间，接收到的数据信号之间的偏斜(skew)可能影响数据信号传输的稳定性。偏斜是由数据信号传输路径之间的信号延迟的差异引起的。因此，需要用于校准数据信号之间的偏斜的方法和设备。
发明内容
本发明构思提供了一种能够有效地测试半导体器件的测试装置。本发明构思还提供了一种制造半导体器件的方法，该方法包括对半导体器件有效地执行测试的操作。
根据本发明构思的一些示例实施例，提供了一种用于半导体器件的测试装置，该测试装置包括：现场可编程门阵列(Field Programmable Gate Array，FPGA)，被配置为输出要发送到半导体器件的第一数据信号和要发送到半导体器件的第二数据信号；以及存储器，被配置为存储测试结果。FPGA包括：第一输入/输出块，被配置为输出第一数据信号；第二输入/输出块，被配置为输出第二数据信号；串行器/解串器(Serializer/Deserializer，SerDes)电路，被配置为生成选通信号；以及偏斜校准输入/输出块，被配置为从第一输入/输出块接收第一数据信号，从第二输入/输出块接收第二数据信号，以及从SerDes电路接收选通信号。
根据本发明构思的另一示例实施例，提供了一种用于半导体器件的测试装置，该测试装置包括：测试控制器，被配置为输出要发送到半导体器件的第一数据信号和要发送到半导体器件的第二数据信号；以及存储器，被配置为存储测试结果。测试控制器包括：第一输入/输出块，被配置为输出第一数据信号；第二输入/输出块，被配置为输出第二数据信号；串行器/解串器(SerDes)电路，被配置为生成选通信号；以及偏斜校准输入/输出块，被配置为接收第一数据信号、第二数据信号和选通信号。选通信号的频率大于第一数据信号的频率和第二数据信号的频率。
根据本发明构思的一些示例实施例，提供了一种使用包括现场可编程门阵列(FPGA)的测试装置来制造半导体器件的方法，该方法包括制造半导体器件，以及测试半导体器件。测试包括：输出第一数据信号和第二数据信号以测试半导体器件，输出第一数据信号和第二数据信号由被包括在FPGA中的第一输入/输出块和第二输入/输出块执行；接收第一数据信号和第二数据信号，接收第一数据信号和第二数据信号由被包括在FPGA中的偏斜校准输入/输出块执行；接收由串行器/解串器(SerDes)电路生成的选通信号，接收选通信号由偏斜校准输入/输出块执行；以及基于选通信号对第一数据信号和第二数据信号进行采样，采样由偏斜校准输入/输出块执行。
附图说明
通过结合附图的以下详细描述，将更清楚地理解本发明构思的实施例，其中：
图1是根据一些示例实施例的测试装置的框图；
图2是根据一些示例实施例的测试控制器的框图；
图3是根据一些示例实施例的被包括在测试控制器中的偏斜校准输入/输出块的框图；
图4是示出根据一些示例实施例的被包括在测试控制器中的偏斜校准输入/输出块的操作的时序图；
图5是根据一些示例实施例的测试控制器的框图；
图6是根据一些示例实施例的被包括在测试控制器中的SerDes电路的框图；以及
图7是示出根据一些示例实施例的制造半导体器件的方法的流程图。
具体实施方式
当在本文中使用数值或等式而没有任何进一步修改时，意图是相关联的数值或等式包括围绕本领域普通技术人员已知的规定数值的公差，例如，工程公差。当指定范围时，范围包括其间的所有值，诸如0.1％的增量。
图1示出了根据一些示例实施例的测试装置的框图。
参考图1，用于测试半导体器件的测试装置10可以包括测试控制器100和存储器200。在一些示例实施例中，存储器200的至少一部分可以被包括在测试控制器100中。
在一些示例实施例中，测试控制器100可以由诸如现场可编程门阵列(FPGA)的单个半导体芯片实施。例如，测试控制器100可以通过使用来自诸如Xilinx、Altera LatticeSemiconductor、Microsemi、Achronix、QuickLogic、e2v和Atmel的制造商的FPGA来实施。
测试控制器100可以执行数据处理和/或解释和执行命令。例如，在测试控制器100中执行的测试程序可以执行将由算法图案发生器(例如，自动测试图案发生器(AutomaticTest Pattern Generator，ATPG))生成的数据信号输入到被测器件(DUT)20，读取从DUT 20输出的信号，以及将所读取的输出信号与预期图案进行比较的功能测试。当输出信号与相对于输入信号的预期图案不匹配时，测试控制器100可以将DUT 20标识为次品。例如，当DUT20是或包括诸如动态随机存取存储器(Dynamic Random Access Memory，DRAM)或NAND的半导体存储器器件时，测试程序可以使用写入操作将由算法图案发生器生成的数据写入到DUT 20，使用读取操作从DUT 20读取数据，以及将所读取的图案与预期图案进行比较。
测试控制器100可以在其中包括串行器/解串器(SerDes)电路，并且可以使用由SerDes电路生成的选通信号来校准从测试控制器100输出到DUT20的数据信号之间的偏斜。
存储器200可以存储测试图案命令、从DUT 20读取的数据、和由测试控制器100执行的测试的结果。存储器200可以包括缓冲器210和储存装置220。例如，缓冲器210可以包括易失性存储器，而储存装置220可以包括非易失性存储器。在一些示例实施例中，缓冲器210可以是或包括DRAM，而储存装置220可以是或包括闪速存储器、固态驱动器(Solid StateDrive，SSD)和/或硬盘驱动器(Hard Disk Drive，HDD)。
缓冲器210可以临时存储从DUT 20读取的数据和要发送到外部的测试结果。储存装置220可以存储测试图案命令或测试结果。
测试控制器100可以附接到板衬底(board substrate)11的一个表面。存储器200也可以附接到板衬底11的表面。在一些示例实施例中，测试控制器100和存储器200可以附接到板衬底11的相同表面上。
DUT 20可以是或包括例如系统大规模集成(System Large Scale Integration，LSI)、闪速存储器、DRAM、静态随机存取存储器(Static Random Access Memory，SRAM)、电可擦除可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)、相变随机存取存储器(Phase Change Random Access Memory，PRAM)、磁阻随机存取存储器(Magnetoresistive Random Access Memory，MRAM)和/或电阻随机存取存储器(Resistive Random Access Memory，RERAM)。
根据一些示例实施例的测试装置10可以使用SerDes电路生成高频数据选通信号，并且可以使用选通信号来校准数据信号之间的偏斜。因为不需要单独的集成电路来校准数据信号之间的偏斜，所以可以减小测试装备的尺寸并降低制造测试装置10的成本。
图2示出了根据一些实例实施例的FPGA的框图。图2描绘了用FPGA实施的图1的测试控制器100的一些示例实施例。
参考图2，测试控制器100可以包括SerDes电路110、多个输入/输出块120和偏斜校准块130。
在一些示例实施例中，SerDes电路110和偏斜校准块130的至少一部分可以用被包括在测试控制器100中的功能块实施。功能块也可以被称为知识产权(IntellectualProperty，IP)，并且可以指划分为可以实际开发的独特功能的块的单元。SerDes电路110和偏斜校准块130的至少一部分可以被单独编程并存储在测试控制器100中，以在测试控制器100中执行它们各自的功能。可以使用被包括在测试控制器100中的功能块来实施用于执行DUT 20的测试操作的被包括在测试控制器100中的算法图案发生器和比较器等。
SerDes电路110可以生成选通信号DS，并且可以将选通信号DS发送到多个输入/输出块120中的至少一个，诸如偏斜校准输入/输出块120_c。在一些示例实施例中，SerDes电路110的操作速度可以比多个输入/输出块120中的任何一个的操作速度快。例如，SerDes电路110可以以几GHz操作，而多个输入/输出块120可以各自以几百MHz操作。下面将参考图5描述SerDes电路110的配置。
多个输入/输出块120可以用由测试控制器100中的算法图案发生器计算的逻辑值对DUT 20进行编程，和/或接收从DUT 20读取的数据。多个输入/输出块120中的每一个可以包括连接到DUT 20的多个输入/输出引脚。信号可以通过多个输入/输出引脚来输入/输出。
多个输入/输出块120中的至少一些(例如，第一输入/输出块120_1至第n输入/输出块120_n中的每一个)可以将数据信号发送到DUT 20，以便测试控制器100执行对DUT 20的测试操作。例如，第一输入/输出块120_1可以输出第一数据信号DATA1，第二输入/输出块120_2可以输出第二数据信号DATA2，并且第n输入/输出块可以输出第n数据信号DATAn。参考图2，n可以是4或更大的整数。
根据第一输入/输出块120_1至第n输入/输出块120_n中的每一个与测试控制器100中的内部功能块之间的连接关系，来自第一输入/输出块120_1至第n输入/输出块120_n的第一数据信号DATA1至第n数据信号DATAn的输出时序可以变化。第一数据信号DATA1至第n数据信号DATAn的输出时序的差异可以被视为偏斜的发生。在一些示例实施例中，内部功能块之间的物理距离越远，第一数据信号DATA1至第n数据信号DATAn的输出时序可以越延迟。
多个输入/输出块120可以包括至少一个偏斜校准输入/输出块120_c。偏斜校准输入/输出块120_c可以分别从第一输入/输出块120_1至第n输入/输出块120_n接收第一数据信号DATA1至第n数据信号DATAn，并且可以从SerDes电路110接收选通信号DS。
偏斜校准输入/输出块120_c可以包括多个同步电路。与选通信号DS同步，被包括在偏斜校准输入/输出块120_c中的多个同步电路可以将第一数据输出信号ODATA1至第n数据输出信号ODATAn发送到偏斜校准块130。下面将参考图3描述偏斜校准输入/输出块120_c。
偏斜校准块130基于读取第一数据输出信号ODATA1至第n数据输出信号ODATAn来计算和校准第一数据信号DATA1至第n数据信号DATAn中的偏斜值。因此，偏斜值可以根据分别接收到第一数据信号DATA1至第n数据信号DATAn的时间之间的选通信号DS的电平而改变。
图2示出了测试控制器100包括偏斜校准输入/输出块120_c和电连接到偏斜校准输入/输出块120_c的第一输入/输出块120_1至第n输入/输出块120_n。然而，根据一些示例实施例的测试装置不限于此。测试控制器100可以包括多个偏斜校准输入/输出块，并且偏斜校准输入/输出块中的每一个可以电连接到多个输入/输出块。偏斜校准输入/输出块中的每一个可以从多个电连接的输入/输出块接收多个数据信号。
根据一些示例实施例的测试装置不包括用于偏斜校准的在测试控制器100外部的单独的集成电路，而是使用高速操作的被包括在测试控制器100中的SerDes电路110来生成选通信号DS。因此，可以降低制造测试装置的成本并减小测试装备的尺寸。
图3示出了示出根据一些示例实施例的被包括在测试控制器中的偏斜校准输入/输出块的框图。图4示出了说明根据一些示例实施例的被包括在测试控制器中的偏斜校准输入/输出块的操作的时序图。测试控制器可以用FPGA实施。
参考图3，偏斜校准输入/输出块120_c可以包括多个同步电路和多个输入引脚。例如，偏斜校准输入/输出块120_c可以包括第一输入引脚121_1至第n输入引脚121_n以及第一同步电路123_1至第n同步电路123_n。偏斜校准输入/输出块120_c可以包括诸如缓冲器等的更多功能。
偏斜校准输入/输出块120_c可以经由第一输入引脚121_1至第n输入引脚121_n接收数据信号。例如，通过第一输入引脚121_1接收第一数据信号DATA1，并且通过第二输入引脚121_2接收第二数据信号DATA2。相同的解释可以应用于第三输入引脚121_3至第n输入引脚121_n。
第一同步电路123_1至第n同步电路123_n中的每一个可以包括接收输入信号的第一端子D和发送输出信号的第二端子Q。例如，第一同步电路123_1可以接收第一数据信号DATA1，并且与选通信号DS同步，基于第一数据信号DATA1输出第一数据输出信号ODATA1。此外，第二同步电路123_2可以接收第二数据信号DATA2，并且与选通信号DS同步，基于第二数据信号DATA2输出第二数据输出信号ODATA2。相同的描述可以应用于第三同步电路123_3至第n同步电路123_n。
根据一些示例实施例，第一同步电路123_1至第n同步电路123_n可以各自是触发器电路或锁存电路。
参考图3和图4，输入到偏斜校准输入/输出块120_c的第一数据信号DATA1至第n数据信号DATAn在不同的时间点t1至tn处由第一输入引脚121_1至第n输入引脚121_n中的一个接收。根据一些示例实施例，数据信号分别从第一输入引脚121_1至第n输入引脚121_n发送到对应的第一同步电路123_1至第n同步电路123_n的时间可以基本相同。此外，输入到偏斜校准输入/输出块120_c的选通信号DS发送到第一同步电路123_1至第n同步电路123_n中的每一个的时间也可以基本相同。例如，在到达第一同步电路123_1至第n同步电路123_n中的每一个的选通信号DS之间可能没有偏移。
因为SerDes电路(例如，图2的110)的操作速度比包括偏斜校准输入/输出块120_c的输入/输出块(例如，图2的120)中的每一个的操作速度快。由SerDes电路110发送的选通信号DS的频率可以比第一数据信号DATA1至第n数据信号DATAn的频率中的每一个大。因此，当通过选通信号DS对第一数据信号DATA1至第n数据信号DATAn进行采样时，可以检测到第一数据信号DATA1至第n数据信号DATAn之间的偏斜。
根据一些示例实施例，第一同步电路123_1至第n同步电路123_n中的每一个可以是或包括触发器电路，并且第一数据信号DATA1至第n数据信号DATAn可以被设置(或者，替代地，被预定)为与选通信号DS的上升沿同步。然而，本发明构思不限于此。第一数据信号DATA1至第n数据信号DATAn可以被设置(或者，替代地，被预定)为与选通信号DS的下降沿同步，或者第一同步电路123_1至第n同步电路123_n可以是或包括锁存电路。
第一同步电路123_1至第n同步电路123_n可以基于选通信号DS对第一数据信号DATA1至第n数据信号DATAn进行采样。例如，第一同步电路123_1可以在经过第一时间t1之后与选通信号DS的上升沿同步，然后基于第一数据信号DATA1输出第一数据输出信号ODATA1。第二同步电路123_2可以在经过第二时间t2之后与选通信号DS同步，然后基于第二数据信号DATA2输出第二数据输出信号ODATA2。因此，偏斜校准块(即，图2中的130)可以基于第一数据输出信号ODATA1、第二数据输出信号ODATA2和选通信号DS的周期T来计算第一数据信号DATA1和第二数据信号DATA2之间的第一偏斜ts1。例如，因为选通信号DS的上升沿在第一时间t1和第二时间t2之间形成两次，如图4的非限制性示例实施例中所示，所以可以将第一偏斜ts1计算为选通信号DS的周期T的两倍。
可以基于选通信号DS在接收到第一数据信号DATA1的第一时间t1和接收到第三数据信号DATA3的第三时间t3之间形成上升沿的次数(例如，图4中的4次)来计算第一数据信号DATA1和第三数据信号DATA3之间的第二偏斜ts2。可以基于选通信号DS在接收到第一数据信号DATA1的第一时间t1和接收到第n数据信号DATAn的第n时间tn之间形成上升沿的次数来不同地计算第一数据信号DATA1和第n数据信号DATAn之间的第n-1偏斜tsn-1。换句话说，可以基于在接收到第一数据输出信号ODATA1至第n数据输出信号ODATAn的时间之间的选通信号DS的周期数的改变来确定偏斜值。
图5示出了根据一些实例实施例的FPGA的框图。图5示出了其中使用FPGA实施图1的测试控制器100一些示例实施例。
参考图5，用于测试半导体器件的测试装置10可以包括附接到板衬底11的表面的测试控制器100。测试控制器100可以包括SerDes电路110、多个输入/输出块120和偏斜校准块130。测试装置10可以包括数据线CL，该数据线CL将测试控制器100的第一输入/输出块120_1至第n输入/输出块120_n电连接到偏斜校准输入/输出块120_c。在这种情况下，数据线CL的至少一部分可以形成在测试控制器100外部的板衬底11上。
当测试控制器100执行DUT 20的测试操作时，第一输入/输出块120_1至第n输入/输出块120_n中的每一个可以输出数据信号。来自第一输入/输出块120_1至第n输入/输出块120_n的第一数据信号DATA1至第n数据信号DATAn可以通过数据线CL发送到偏斜校准输入/输出块120_c。例如，第一数据信号DATA1通过第一数据线CL1从第一输入/输出块120_1传送到偏斜校准输入/输出块120_c，并且第二数据信号DATA2通过第二数据线CL2从第二输入/输出块120_2传送到偏斜校准输入/输出块120_c。第三数据信号DATA3通过第三数据线CL3从第三输入/输出块120_3传送到偏斜校准输入/输出块120_c，并且第n数据信号DATAn通过第n数据线CLn从第n输入/输出块120_n传送到偏斜校准输入/输出块120_c。
根据一些示例实施例，被包括在数据线CL中的第一数据线CL1至第n数据线CLn可以具有彼此基本相同的物理长度。第一数据信号DATA1至第n数据信号DATAn从第一输入/输出块120_1至第n输入/输出块120_n到达偏斜校准输入/输出块120_c的时间可以彼此基本相同。从第一输入/输出块120_1至第n输入/输出块120_n输出第一数据信号DATA1至第n数据信号DATAn直到第一数据信号DATA1至第n数据信号DATAn到达偏斜校准输入/输出块120_c的延迟时间可以彼此基本相同。因此，可以消除可能由于通过数据线CL的数据传输而发生的附加偏斜。因此，可以减小偏斜校准块130的偏斜校准操作的误差范围。
图6示出了描述根据一些示例实施例的被包括在测试控制器中的SerDes电路的框图。
参考图6，SerDes电路110可以包括接收器RX和发射器TX。
接收器RX可以包括模拟前端(Analog Front End，AFE)电路113、数字前端(Digital Front End，DFE)电路112、时钟和数据恢复(Clock and Data Recovery，CDR)电路114以及解串器(Deserializer，DES)111。AFE电路113可以接收模拟信号RX_P和RX_N并将其转换为可以由内部信号处理单元处理的数字信号。DFE电路112可以使用均衡系数来均衡来自AFE电路113的数字信号。CDR电路114可以从DFE电路112恢复数据和时钟输出。DES 111可以以串行格式从DFE电路112接收输出并生成并行的接收数据RX_DATA。
发送器TX包括串行器(Serializer，SER)116、输出驱动器117和锁相环(PhaseLocked Loop，PLL)118。SER 116可以接收并行数据传输TX_DATA和时钟信号CLK，并且将并行数据传输TX_DATA和时钟信号CLK转换为串行数据传输。输出驱动器117可以从SER 116接收串行数据传输，然后将串行数据传输放大并输出为模拟串行传输信号TX_P和TX_N。
PLL 118可以接收参考时钟信号RCLK，然后生成将由发送器TX使用的时钟信号CLK。PLL 118可以生成选通信号DS，并且将选通信号DS发送到偏斜校准输入/输出块(即，图2中的120_c)。这里，选通信号DS可以与时钟信号CLK相同，但不限于此。
尽管图6示出并描述了PLL 118被包括在发送器TX中，但是PLL 118不限于此，并且可以位于被包括在SerDes电路110中的接收器RX和发送器TX外部，并且可以将时钟信号CLK从外部发送到接收器RX和发射器TX。
图7是示出根据一些示例实施例的制造半导体器件的方法的流程图。
参考图1、图2和图7，制造半导体器件20(S100)。具体参考半导体器件20的制造工艺，首先准备半导体衬底以制造半导体器件，该半导体器件可以包括例如系统大规模集成(LSI)、闪速存储器、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、电可擦除可编程只读存储器(EEPROM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)和/或电阻随机存取存储器(RERAM)。半导体衬底可以包括例如硅(Si)。附加地或可替代地，半导体衬底可以包括诸如锗(Ge)的半导体元件，或诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)的化合物半导体。另外，半导体衬底可以具有绝缘体上硅(SiliconOn Insulator，SOI)结构。例如，半导体衬底可以包括掩埋氧化物(Buried OXide，BOX)层。
此后，可以在半导体衬底上形成限定导电区域和有源区域的器件隔离结构。导电区域例如可以包括掺杂杂质的阱。器件隔离结构可以形成有各种结构，诸如浅沟槽隔离(Shallow Trench Isolation，STI)结构和/或深沟槽隔离(Deep Trench Isolation，DTI)结构。
此后，在具有由器件隔离结构限定的有源区域的半导体衬底上，形成包括多个各种分立器件的半导体器件。多个分立器件可以包括各种微电子器件(例如，如互补金属-绝缘体-半导体(CMOS)晶体管等的金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field Effect Transisto，MOSFET))、系统大规模集成(LSI)、如CMOS成像传感器(CMOS Imaging Sensor，CIS)等的图像传感器、微机电系统(Micro-Electro-Mechanical System，MEMS)、有源器件、无源器件等等。
多个分立器件可以电连接到导电区域。半导体器件可以包括分立器件中的至少两个，或者将分立器件电连接到导电区域的更多导电布线和导电插塞。而且，多个分立器件中的每一个可以通过绝缘层与其他相邻的分立器件电分离。半导体器件可以包括各种电路元件，以便驱动多个分立器件。此外，半导体器件可以包括金属布线、金属通孔和金属间绝缘膜，以电连接多个分立器件和/或电路元件。
在半导体衬底上形成有多个半导体器件之后，可以划分和封装各个半导体器件以形成半导体器件20。
根据一些示例实施例，半导体器件20可以包括多个半导体器件，诸如半导体芯片裸片。在一些示例实施例中，半导体器件20可以包括多个均匀半导体芯片裸片，而在其他实施例中，半导体器件20可以包括多个非均匀半导体芯片裸片。
此后，对制造的半导体器件20执行测试(S200)。半导体器件20的测试可以包括例如DC测试、AC测试或功能测试。为了进行测试，半导体器件20可以电连接到测试装置10。
在操作S200中，第一数据信号DATA1至第n数据信号DATAn由测试控制器100中的第一输入/输出块120_1至第n输入/输出块120_n发送，以测试半导体器件20。测试控制器可以用FPGA实施。
从第一输入/输出块120_1至第n输入/输出块120_n发送的第一数据信号DATA1至第n数据信号DATAn可以由偏斜校准输入/输出块120_c接收。偏斜校准输入/输出块120_c可以接收由SerDes电路110生成的选通信号DS。基于选通信号DS，偏斜校准输入/输出块120_c可以对第一数据信号DATA1至第n数据信号DATAn进行采样，以生成第一数据输出信号ODATA1至第n数据输出信号ODATAn。使用具有比第一数据信号DATA1至第n数据信号DATAn更高的频率的选通信号DS，可以计算第一数据信号DATA1至第n数据信号DATAn之间的偏斜值，从而能够进行偏斜校准。
因此，根据该根据本发明构思的制造半导体器件的方法，通过使用来自被包括在FPGA中的SerDes电路110的选通信号DS，可以在半导体器件的测试期间有效地执行操作S200，因为不需要单独的集成电路来校准第一数据信号DATA1至第n数据信号DATAn之间的偏斜。
在检查测试结果(S300)之后，通过测试(Y)的半导体器件20可以被运送并供应到市场(S400)。另一方面，在操作S300中检查测试结果之后，未通过(N)的半导体器件20可以经历确定过程(S500)。
可以将未通过测试的半导体器件20确定来重新测试或修复(S500)。可以通过分析测试结果来进行确定。例如，当怀疑测试装置10有缺陷时或者当测试结果不清楚时，可以进行重新测试。
当将半导体器件20确定为可修复时，可以执行修复(S600)，之后再次测试半导体器件20。另一方面，可以丢弃确定为不可修复或未通过重新测试的半导体器件20(S700)。在一些示例实施例中，重新测试已经失败的半导体器件20可以修复(S600)以再次重新测试，或者立即再次重新测试。
虽然已经参考其实施例具体示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种用于半导体器件的测试装置，所述测试装置包括：
现场可编程门阵列FPGA，被配置为输出要发送到半导体器件的第一数据信号和要发送到半导体器件的第二数据信号；以及
存储器，被配置为存储测试结果，
其中FPGA包括，
第一输入/输出块，被配置为输出第一数据信号，
第二输入/输出块，被配置为输出第二数据信号，
串行器/解串器SerDes电路，被配置为生成选通信号，以及
偏斜校准输入/输出块，被配置为从第一输入/输出块接收第一数据信号，从第二输入/输出块接收第二数据信号，以及从SerDes电路接收选通信号。
2.如权利要求1所述的测试装置，其中，所述SerDes电路被配置为输出具有比所述第一数据信号的频率和所述第二数据信号的频率大的频率的所述选通信号。
3.如权利要求1所述的测试装置，还包括：
第一数据线，被配置为将所述第一数据信号从所述第一输入/输出块发送到所述偏斜校准输入/输出块；以及
第二数据线，被配置为将所述第二数据信号从所述第二输入/输出块发送到所述偏斜校准输入/输出块，
其中所述FPGA附接到板衬底的表面，并且
所述第一数据线和所述第二数据线的至少一部分在FPGA外部上的板衬底上。
4.如权利要求3所述的测试装置，其中，所述第一数据线的物理长度等于第二数据线的物理长度。
5.如权利要求1所述的测试装置，还包括：
偏斜校准块，被配置为校准所述第一数据信号和所述第二数据信号之间的偏斜。
6.如权利要求5所述的测试装置，其中，所述偏斜校准输入/输出块包括：
第一同步电路；以及
第二同步电路，
第一同步电路被配置为基于所述第一数据信号并与所述选通信号同步来输出第一数据输出信号，
第二同步电路被配置为基于所述第二数据信号并与所述选通信号同步来输出第二数据输出信号，并且
偏斜校准块被配置为接收第一数据输出信号和第二数据输出信号，并且计算第一数据信号和第二数据信号之间的偏斜。
7.如权利要求1所述的测试装置，其中，所述SerDes电路包括锁相环PLL电路，并且
PLL电路被配置为生成所述选通信号并将所述选通信号发送到所述偏斜校准输入/输出块。
8.如权利要求1所述的测试装置，其中，所述半导体器件包括存储器器件。
9.如权利要求1所述的测试装置，其中，所述半导体器件包括系统大规模集成LSI器件。
10.一种用于半导体器件的测试装置，所述测试装置包括：
测试控制器，被配置为输出要发送到半导体器件的第一数据信号和要发送到半导体器件的第二数据信号；以及
存储器，被配置为存储测试结果，
其中测试控制器包括，
第一输入/输出块，被配置为输出第一数据信号，
第二输入/输出块，被配置为输出第二数据信号，
串行器/解串器SerDes电路，被配置为生成选通信号，以及
偏斜校准输入/输出模块，被配置为接收第一数据信号、第二数据信号和选通信号，
其中选通信号的频率比第一数据信号的频率和第二数据信号的频率大。
11.如权利要求10所述的测试装置，还包括：
第一数据线，被配置为将所述第一输入/输出块电连接到所述偏斜校准输入/输出块，以发送所述第一数据信号；以及
第二数据线，被配置为将所述第二输入/输出块电连接到所述偏斜校准输入/输出块，以发送所述第二数据信号。
12.如权利要求11所述的测试装置，其中，所述第一数据线和所述第二数据线的至少一部分在所述测试控制器外部。
13.如权利要求11所述的测试装置，其中，所述第一数据线的物理长度等于所述第二数据线的物理长度。
14.如权利要求10所述的测试装置，还包括：
偏斜校准块，被配置为校准所述第一数据信号和所述第二数据信号之间的偏斜。
15.如权利要求14所述的测试装置，其中，所述偏斜校准输入/输出块包括第一同步电路和第二同步电路，
第一同步电路被配置为基于所述第一数据信号并与所述选通信号同步来输出第一数据输出信号，
第二同步电路被配置为基于所述第二数据信号并与所述选通信号同步来输出第二数据输出信号，并且
偏斜校准块被配置为接收第一数据输出信号和第二数据输出信号，并且计算第一数据信号和第二数据信号之间的偏斜。
16.如权利要求15所述的测试装置，其中，来自所述SerDes电路的所述选通信号被配置为同时到达所述第一同步电路和所述第二同步电路。
17.如权利要求10所述的测试装置，其中，所述测试控制器包括现场可编程门阵列FPGA。
18.一种使用包括现场可编程门阵列FPGA的测试装置制造半导体器件的方法，所述方法包括：
制造半导体器件；以及
测试半导体器件，
其中所述测试包括，
输出第一数据信号和第二数据信号以测试半导体器件，所述输出第一数据信号和第二数据信号由被包括在FPGA中的第一输入/输出块和第二输入/输出块执行，
接收第一数据信号和第二数据信号，所述接收第一数据信号和第二数据信号由被包括在FPGA中的偏斜校准输入/输出块执行，
接收由串行器/解串器SerDes电路生成的选通信号，所述接收选通信号由偏斜校准输入/输出块执行，以及
基于选通信号对第一数据信号和第二数据信号进行采样，所述采样由偏斜校准输入/输出块执行。
19.如权利要求18所述的方法，其中，所述第一输入/输出块和所述第二输入/输出块中的每一个的操作速度比所述SerDes电路的操作速度慢。
20.如权利要求18所述的方法，其中，所述半导体器件的测试还包括：
基于从所述偏斜校准输入/输出块采样的所述第一数据信号和所述第二数据信号来计算第一数据信号和第二数据信号之间的偏斜。
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