CN110546654A - 通过构造接口的带宽控制来增强dnn模块的处理性能 - Google Patents

通过构造接口的带宽控制来增强dnn模块的处理性能 Download PDF

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Abstract

具有DNN模块的示例性计算环境可以维持一个或多个带宽节流机制。说明性地，第一节流机制可以指定在协作构造组件(例如，数据总线)上的事务之间等待的周期数目。说明性地，第二节流机制可以是事务计数限制器，该事务计数限制器操作性地设定在给定事务序列期间要被处理的事务数目的阈值，并且限制诸如飞行中的多个事务的事务数目不超过所设定的阈值。在说明性操作中，在执行这两个示例性的所计算的节流参数时，平均带宽使用和峰值带宽使用可以被限制。操作性地，利用该构造带宽控制，DNN的处理单元被优化，以跨每个事务周期处理数据，从而得到增强的处理和较低的功耗。

Description

通过构造接口的带宽控制来增强DNN模块的处理性能
背景技术
深度神经网络(“DNN”)根据生物神经系统(诸如，人脑)中的信息处理和通信模式被松散地建模。DNN可以用于解决复杂的分类问题，例如但不限于对象检测、语义标记和特征提取。因此，DNN形成了诸如计算机视觉、语音识别和机器翻译等许多人工智能(“AI”)应用的基础。DNN可以在许多这些领域中匹配或超越人类的准确度。
DNN的高级别性能源于它们能够在使用大数据集上的统计学习来获得输入空间的有效表示之后，从输入数据中提取高级别特征。然而，DNN的优越性能以高计算复杂性为代价。高性能通用处理器(诸如，图形处理单元(“GPU”))通常用于提供许多DNN应用所需的高级别计算性能。
虽然如GPU的通用处理器可以提供用于实现DNN的高级别计算性能，但是这些类型的处理器通常不适合用于在低功耗是关键的计算设备中长时间执行DNN操作。例如，诸如GPU的通用处理器可能不适合用于在电池供电的便携式设备(例如，智能电话或备用/虚拟现实(“AR/VR”)设备)中执行长时间运行的DNN任务，在这些便携式设备中，需要降低的功耗来延长电池寿命。
还可以在非电池供电的设备(例如，诸如以太网供电(“POE”)的安全相机)中，在执行连续DNN任务(诸如，检测人类移动)的同时降低功耗。在该特定示例中，POE交换机可以仅提供有限量的功率，并且诸如安全相机的POE设备中的降低的功率可以使POE交换机的功耗和成本降低。
已经开发了可以提供高性能DNN处理同时与通用处理器相比降低功耗的专用集成电路(“ASIC”)。然而，尽管在该领域取得了进步，但仍然需要提高执行DNN处理的ASIC的性能且降低ASIC的功耗，特别是对于在低功耗是关键的计算设备中的使用。
当前的实践提供了各种机制来管理存储器和/或处理，以确保针对示例性计算环境的共享资源的请求组件之间的平衡。通过当前的实践，这样的存储器/处理器管理不足以优化每个可用处理元件(例如，协作DNN芯片的神经元)的整体效用。此外，当前的实践关注于系统的整体处理/存储器管理，而不考虑DNN芯片的整体功耗和处理性能。
关于这些和其他技术挑战，提出了本文的公开内容。
发明内容
公开了一种神经网络模块，该神经网络模块可以通过确保处理单元的均匀效用来增强模块的处理单元的处理性能，以及通过增强的存储器管理降低功耗。本文未具体提及的其他技术益处也可以通过所公开的主题的实现来达到。
为了达到上面简要提及的技术益处，说明性地，在具有DNN模块的示例性计算环境中，DNN的内部数据传递组件可以维持一个或多个带宽节流机制。在说明性实现中，第一节流机制可以指定在协作构造组件(例如，数据总线)上的事务之间等待的周期数目。举例来说，如果在事务之间等待的周期数目的值被设定为零，则在事务之间不插入间隙，并且数据传递可以以构造的最大传递速率发生。在另一说明性实现中，第二节流机制可以是事务计数限制器，事务计数限制器操作性地设定在给定事务序列期间要被处理的事务数目的阈值，并且限制诸如在飞行中的多个事务的事务数目不超过所设定的阈值。在说明性操作中，在执行这两个所计算的节流参数时，平均带宽使用和峰值带宽使用可以被限制。在说明性操作中，可以对示例性计算环境的一个或多个所选择的协作存储器组件执行这些节流参数。在说明性操作中，以一定速率向诸如神经元的一个或多个协作处理单元提供数据，以优化其效用来避免神经元在事务处理序列期间空闲。事务处理周期可以被认为是在所选择的时间单位期间由示例性计算环境处理的事务的数目。
如上面简要讨论的，假设DNN模块可以对示例性神经网络环境的协作处理单元可用的带宽进行优化，则本文所公开的技术的实现提供DNN模块的增强的处理性能和降低的功耗。通过实现所公开的技术，也可以达到本文未具体标识的其他技术益处。
应当理解，上述主题可以被实现为计算机控制的装置、计算机实现的方法、计算设备或者诸如计算机可读介质的制品。通过阅读以下具体实施方式以及查阅附图，这些和各种其他特征将是显而易见的。
提供本发明内容是为了以简化的形式介绍所公开技术的一些方面的简要描述，这些描述将在下面的具体实施方式中进一步描述。本发明内容不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在将本发明内容用于限制所要求保护的主题的范围。此外，所要求保护的主题不限于解决在本公开的任何部分中提到的任何或所有缺点的实现。
附图说明
图1是示出根据一个实施例的实现本文所公开的技术的各方面的DNN模块的配置和操作的各方面的计算架构图。
图2图示了根据本文所描述的系统和方法的具有协作组件的示例性神经联网环境的框图。
图3图示了根据本文所描述的系统和方法的说明性逻辑数据映射中表示的示例性输入数据的框图。
图4图示了在说明性逻辑数据映射中表示的示例性输入数据的框图，其示出了操作以跨越说明性逻辑数据映射的一行或多行的说明性的n个滑动窗的使用。
图5图示了根据本文所描述的系统和方法的在说明性逻辑数据映射中表示的示例性输入数据的框图，其示出了操作以跨越说明性逻辑数据映射的一行或多行的、操作以允许数据填充作为处理增强说明性的n个滑动窗的使用。
图6是示出根据本文所描述的系统和方法的示例性神经网络环境的各种组件的交互的框图，该示例性神经网络环境操作以执行对示例性构造接口的带宽控制。
图7是用于根据说明性神经联网计算环境中的示例性构造接口的带宽控制来处理数据的说明性过程的流程图。
图8是示出根据一个实施例的用于计算设备的说明性计算机硬件和软件架构的计算机架构图，该计算设备可以充当本文所提出的DNN模块的应用主机；以及
图9是图示根据本文所提出的各种实施例的分布式计算环境的网络图，在该分布式计算环境中可以实现所公开的技术的各方面。
具体实施方式
以下详细描述涉及神经网络模块，该神经网络模块可以通过确保处理单元的一致效用以及通过经增强的存储器管理降低功耗，增强模块的处理单元的处理性能。如上面简要讨论的，假设DNN模块可以优化示例性神经网络环境的协作处理单元可用的带宽，则本文所公开的技术的实现提供DNN模块进行的增强的处理性能和降低的功耗。本文未具体提及的其他技术益处也可以通过所公开的主题的实现来达到。
为了达到上面简要提及的技术益处，说明性地，在具有DNN模块的示例性计算环境中，DNN的内部数据传递组件可以维持一个或多个带宽节流机制。在说明性实现中，第一节流机制可以指定在协作构造组件(例如，数据总线)上的事务之间等待的周期数目。举例来说，如果在事务之间等待的周期数目的值被设定为零，则在事务之间不插入间隙，并且数据传递可以以构造的最大传递速率发生。在另一说明性实现中，第二节流机制可以是事务计数限制器，其操作性地设定在给定的事务序列期间要被处理的事务数目的阈值，并且限制诸如在飞行中的多个事务的事务数目不超过所设定的阈值。
在说明性操作中，在执行这两个经计算的节流参数时，可以限制平均带宽使用和峰值带宽使用。在说明性操作中，可以对示例性计算环境的一个或多个所选择的协作存储器组件执行这些节流参数。在说明性操作中，以一定速率向诸如神经元的一个或多个协作处理单元提供数据，以优化其在存储器传递期间的对计算的利用。事务可以被认为是存储器的任意区域到存储器的另一(相等大小)区域的存储器传递操作。
虽然在硬件DNN模块的一般上下文中呈现了本文所描述的主题，但是本领域技术人员将认识到，可以结合其他类型的计算系统和模块来执行其他实现。本领域技术人员还将理解，可以利用其他计算机系统配置来实践本文所描述的主题，其他计算机系统配置包括手持设备、多处理器系统、基于微处理器或可编程的消费电子产品、嵌入设备中的计算或处理系统(例如，可穿戴计算设备、汽车、家庭自动化系统等)、小型计算机、大型计算机等。
在以下详细描述中，参考形成其一部分的附图，并且通过图示的具体配置或示例来示出这些附图。现在参考附图，其中相同的附图标记在若干附图中表示相同的元件，将描述具有增强的处理且通过协作构造接口的带宽控制利用较少功率的示例性DNN模块的各方面。
图1是示出根据一个实施例的实现本文所公开的技术的深度神经网络(“DNN”)模块105的配置和操作的各方面的计算架构图。本文所公开的DNN模块105在一些实施例中被配置为解决分类问题(和相关问题)，诸如但不限于对象检测、语义标记和特征提取。
为了提供该功能性，DNN模块105可以实现仅召回(recall-only)神经网络并且以编程方式支持各种各样的网络结构。针对由DNN模块105实现的网络的训练可以在服务器群、数据中心或另一合适的计算环境中离线执行。训练DNN的结果是参数集，其可以被称为“权重”或“核”)。这些参数表示可以被应用于输入的变换函数，其结果是分类或语义标记的输出。
本文所公开的DNN模块105可以被认为超标量处理器。DNN模块105可以将一个或多个指令分派给多个执行单元，其被称为神经元105F。执行单元可以是“同时分派同时完成”，其中每个执行单元与其他执行单元中的每一个同步。DNN模块105可以被分类为单指令流、多数据流(“SIMD”)架构。
DNN模块105包括一定数目(例如，二的幂)神经元105F。神经元105F是人工神经网络中用于建模大脑中的生物神经元的基本单元。神经元105F的模型可以包括输入向量与被添加到偏置的权重向量的内积，其中应用了激活函数。由本文所描述的DNN模块105中的神经元105F所执行的处理紧密地映射到人工神经元。
DNN模块105中的每个神经元105F能够执行加权和、最大池化、旁路以及可能的其他类型的操作。神经元105F在每个时钟周期处理输入和加权数据。就核内的进程而言，每个神经元105F与所有其他神经元105F同步，以将DNN模块105内的核数据流最小化。
每个神经元105F可以包含乘法器、加法器、比较器和一定数目的累加器(图1中未示出)。通过具有多个累加器，神经元105F能够一次维持多个不同活动核的上下文。每个累加器能够从BaSRAM150的读取被加载(下面描述)。累加器可以将其自身与来自其他神经元105F的其他累加器的内容进行求和。
DNN模块105接受平面数据(例如，图像数据)作为输入。然而，DNN模块105的输入不限于图像数据。而是，DNN模块105可以对以均匀平面格式被呈现给DNN模块105的任何输入数据进行操作。在一个特定实施例中，DNN模块105可以接受多平面一字节或二字节数据帧作为输入。
每个输入帧可以与NxKxHxW核集进行卷积，其中N是核的数目，K是每个核的信道数目，H是高度，以及W是宽度。在跨输入数据的重叠间隔上执行卷积，其中间隔由X和Y方向上的步幅限定。这些函数由神经元105F执行，并且由DNN模块105和软件可见的控制寄存器管理。
DNN模块105支持三个主要数据类型：权重；输入数据/特征映射；以及激活数据。在大多数情况下，输入数据/特征映射和激活数据是相同数据的两个名称，区别在于在指层的输出时，使用术语激活数据。在指层的输入时，使用术语输入数据/特征映射。
DNN模块105中的神经元105F计算其输入的加权和，并且通过“激活函数”或“传递函数”传递加权和。传递函数通常具有S形形状，但也可以采用分段线性函数形式、步进整流线性单元(ReLu)函数的形式或另一类型的函数的形式。激活函数允许神经元105F对更大的输入集和所期望的输出进行训练，其中分类边界是非线性的。
DNN模块105在对应于神经网络层的层描述符列表上操作。层描述符列表可以被DNN模块105视为指令。这些描述符可以从存储器被预获取到DNN模块105中并且按顺序被执行。描述符列表充当DNN模块105的指令集。软件工具和/或编译器可以在DNN模块105外部的设备上执行，以创建在DNN模块105上执行的描述符列表。
通常，可以存在若干主要类别的描述符：存储器到存储器移动(“M2M”)描述符、配置描述符和操作描述符。M2M描述符可以用于将数据从本地缓冲器(即，下面描述的行缓冲器125)移入主存储器/从主存储器移入本地缓冲器，以供操作描述符使用。M2M描述符遵循与操作描述符不同的执行管线。针对M2M描述符的目标管线可以是内部DMA引擎105B或配置寄存器105G，而针对操作描述符的目标管线可以是神经元105F。
操作描述符指定神经元105F应当对位于本地静态随机存取存储器(“SRAM”)存储器中的数据结构执行的特定操作。操作描述符按顺序被处理并且能够进行许多不同的层操作，至少能够进行在本文中描述的层操作中的一些层操作。
如图1中所示，DNN模块105具有存储器子系统，存储器子系统具有唯一的L1和L2缓冲器结构。图1中所示的L1和L2缓冲器被设计为专用于神经网络处理。举例来说，L2缓冲器150可以利用以所选择的频率(例如，每秒16千兆比特(16GBps))操作的高速度私有接口来维持所选择的存储容量(例如，1兆字节(1MB))。L1缓冲器125可以维持可以在核和激活数据之间拆分的所选择的存储容量(例如，8千字节(8KB))。L1缓冲器125在本文中可以被称为“行缓冲器125”，并且L2缓冲器150在本文中可以被称为BaSRAM 150。
在一些实施例中，计算数据(即，输入数据、权重和激活数据)被存储在行优先的BaSRAM 150中。计算数据可以被组织为两个行缓冲器，其中一个行缓冲器包括输入数据，其在本文中可以称为“输入缓冲器”，并且另一行缓冲器包含核权重，其在本文中可以被称为“权重缓冲器”。行缓冲器由加载/存储单元105C从BaSRAM 150被填充。数据在每个行缓冲器中累积，直到达到其预定容量。然后在一些实施例中，行缓冲器数据被复制到阴影缓冲器并被呈现给神经元105F。
DNN模块105还可以包括一定数目的其他组件，其他组件包括但不限于寄存器接口105G、预获取单元105A、保存/恢复单元105E、层控制器105D和寄存器接口105G。在一些实施例中，DNN模块105可以包括附加或备选组件。
在一些配置中，DNN模块105与其他外部计算组件结合进行操作。例如，在一些实施例中，DNN模块105连接到主机应用处理器片上系统(“主机SoC”)130。例如，DNN模块105可以通过PCIe接口连接到主机SoC 130。可以利用适当的PCIe组件(例如，PCIe端点135)来实现这些连接。
主机SoC 130用作DNN模块105的应用处理器。主操作系统、应用和辅助传感器处理由主机SoC 130执行。主机SoC 130还可以连接到输入数据源102(例如，外部相机)，输入数据源102向DNN模块105提供诸如图像数据的输入数据。
DDR DRAM 155还可以连接到主机SoC 130，其可以用作主系统存储器。可以跨高带宽构造120(例如，PCIe总线)、通过存储器控制器145从主机SoC 130访问该存储器。高带宽构造120提供双向直接存储器访问(“DMA”)小消息传递事务和更大的DMA事务。桥接器115和低带宽构造110可以将DNN模块105连接到主机SoC 130，以用于子模块配置和其他功能。
DNN模块105可以包括DMA引擎105B，DMA引擎105B被配置为将数据移入和移出主存储器155。在一些实施例中，DMA引擎105B具有两个信道。一个信道专用于获取操作描述符，而另一信道专用于M2M操作。DMA描述符可以嵌入M2M描述符中。在本上下文中，描述符是用于移动存储器的内容的DMA描述符，而不与上述操作描述符混淆。
为了卸载本地BaSRAM存储器150，并且为输入数据和权重数据提供更多空间，可以可选地将激活输出直接流式传输到DDR存储器155。当将数据流式传输到DDR存储器155时，DNN模块105将累积足够的数据用于高带宽构造120上的突发事务，并且将缓冲足够的事务来将神经元105F上的背压最小化。下面将提供关于DNN模块105的操作的附加细节。
图2图示了可操作以采用有向行缓冲器220作为数据处理的一部分的示例性神经网络环境200。如图所示，示例性神经网络环境200(在本文中也称为计算设备或计算设备环境)包括一个或多个操作控制器235，一个或多个操作控制器235与行缓冲器220协作，以通过协作组件仲裁器245和协作组件先入先出(FIFO)缓冲器250提供用于数据处理的一个或多个指令。行缓冲器220可以操作以通过外部构造230和构造215从协作外部存储器组件225接收数据，并且操作以从(多个)迭代器240(例如，基于硬件和/或虚拟化迭代器)接收一个或多个指令/命令(例如，用于从协作存储器组件读取数据的指令/命令和/或用于写入从行缓冲器中的协作存储器组件加载的数据的指令)。此外，如图2所示，示例性神经网络环境还可以包括直接存储器访问模块(DMA)模块240和数据链路控制(DLC)模块245。在说明性操作中，协作组件仲裁器245可以接收数据指令并根据一个或多个所选择的路由范式来路由这样的指令。说明性地，FIFO缓冲器250可以操作性地接收指令并以先入/先出的方式将其传递给一个或多个其他协作DNN环境组件。
操作性地，行缓冲器220可以根据从一个或多个操作控制器235(本文中也称为“协作控制器组件235”)接收的一个或多个指令、根据所选择的步幅宽度将数据移位。此外，行缓冲器220可以与(多个)处理单元(例如，(多个)神经元)协作，以提供所写入的经比特移位的数据，以用于通过构造215直接或间接地进一步处理。神经网络环境构造可以是能够传递各种数据的数据总线。有向行缓冲器可以被认为是能够根据一个或多个所接收的指令读取和写入数据和/或数据元素的存储器组件。
操作性地，DMA模块240可以与DLC模块245协作，以提供指令来对外部构造进行节流，以处理去往/来自外部存储器225和存储器210的数据。在说明性操作中，DMA模块240可以提供一个或多个指令来根据所选择的节流协议对跨外部存储器225和/或存储器210的数据处理进行节流，所选择的节流协议包括但不限于：在被处理去往和/或来自一个或多个协作存储器组件(例如，210和225)的存储器元件之间插入间隙，并且限制对被存储在一个或多个协作存储器组件(例如，210和225)的数据/从中取回的数据执行的事务数目。其他节流技术可以包括：限制在给定的处理周期期间的一个或多个处理单元205的操作。说明性地，DMA模块240可以在驻留在一个或多个协作存储器组件210和225中的一个或多个可配置寄存器(未示出)上操作。
在说明性操作中，示例性神经网络环境200可以根据图7中描述的过程操作性地处理数据。具体到图2中描述的组件，这些组件仅仅是示例性的，本领域普通技术人员将理解图6和图7中描述的处理也可以由图2中所图示的组件之外的其他组件执行。
此外，如图2所示，示例性神经网络环境可以可选地包括一个或多个迭代器(例如，基于硬件和/或虚拟化的迭代器)(如虚线所示)，一个或多个迭代器可以说明性地操作，以迭代输入数据(未示出)，以供一个或多个神经元处理器205处理。本领域技术人员可以理解，这样的可选地包括示例性的一个或多个迭代器仅是示例性的，因为在没有任何迭代器的情况下，本文所公开的系统和方法所描述的发明构思在示例性神经网络环境200中可操作。
图3图示了用于示例性输入数据的示例逻辑数据映射300。如图所示，数据305可以被表示为具有一定维度340的数据(例如，使得整个数据维度可以限定数据体积)，维度340包括信道计数310、高度315和宽度320。根据本文中描述的系统和方法，数据305可以被分成部分并且被准备用于由协作的n个神经元330进行处理，使得第一部分a可以被传送到第一神经元、第二部分b可以被传送到第二神经元，以此类推，直到n个部分被传送到n个神经元。
在说明性操作中，可以基于由示例性神经网络环境(例如，图2的200)的协作控制器组件提供的一个或多个指令，使用n个滑动窗/核325来确定数据305的部分。此外，如图所示，可以使用由示例性神经网络环境(例如，图2中的200)的协作操作控制器组件(235)提供的一个或多个初始化参数，将输入数据部分a、b、c和d寻址到物理存储器325。
图4图示了示例性输入数据(未示出)的示例性逻辑数据映射400。示例性逻辑数据映射400包括第一行410(利用斜线标记图示)和第二行420(由虚线图示)。每个映射行可以包括一定数目的滑动窗(例如，针对第一行410的430、440和450以及针对第二行420的460、470和480)。附加地，如图所示，逻辑数据映射400示出了滑动窗跨越输入数据的数据维度边界(例如，跨越第一行410和第二行420)的能力。这样的能力允许提高的性能，因为可以更高效地准备更多数据以用于协作神经网络处理组件(例如，图2的205)的后续处理。
图5类似于图4，并且被呈现以描述本文所描述的系统和方法的允许使用填充来进一步增强示例性神经网络环境(例如，图1的100和图2的200)的性能特性的能力。如图所示，(未示出的示例性输入数据的)逻辑数据映射500可以包括跨越一个或多个行(例如，510和520)的各种滑动窗(530、540、550、560、570和580)。附加地，逻辑数据映射500还可以包括填充580。
在说明性操作中，在示例性神经网络环境(图1的100或图2的200)的运行时间，可以动态地添加填充580。图2的操作控制器235可以指定要在图3中所示的输入数据(例如，blob)的每个维度340上使用的填充量(例如，使得维度整体可以被认为是数据体积)，并且神经网络环境(例如，迭代器控制器指令)可以操作性地构建数据体积，就好像填充物理地存在于存储器中。还可以由示例性神经网络环境(例如，迭代器控制器指令)在填充被添加的迭代器输出位置中生成默认值。
本文中所公开的技术的特定实现是取决于计算设备的性能和其他要求的选择。因此，本文中所描述的逻辑操作被不同地称为状态、操作、结构设备、动作或模块。这些状态、操作、结构设备、动作和模块可以以硬件、软件、固件、专用数字逻辑及其任何组合来实现。应当理解，可以执行比附图中示出的和本文中所描述的更多或更少的操作。还可以以与本文中描述的顺序不同的顺序来执行这些操作。
图6是示出操作以执行示例性构造接口的带宽控制的示例性计算环境600的各种组件的交互的图。如图所示，示例性神经网络环境包括与示例性CPU 615协作的DNN模块610、构造650、构造存储器620和本地存储器625。在说明性操作中，示例性计算环境600可以标识需要由计算环境600处理的各种示例性事务605。如图6所示，示例性事务可以包括存储器类型事务(例如，605(a)、605(b)、605(c)、605(e)、605(f)、605(h)和605(i))以及操作事务(例如，605(d)和605(g))。事务中的每一个事务可以包括标识(ID)和字段相关性参数(FLD)。ID和FLD操作性地由示例性计算环境600使用来标识执行示例性事务所需的资源。
在说明性操作中，基于事务列表，与CPU 615协作的DNN模块610可以计算执行事务列表605的示例性事务所需的整体系统资源，以及计算并选择可以在构造存储器620、本地存储器625和/或构造650上执行以优化可用处理/存储器资源的使用的一个或多个节流参数，以努力降低示例性计算环境600的整体功耗。在说明性操作中，所选择执行的节流参数可以包括在网络事务处理周期期间、在构造存储器(620)操作之间插入时间间隙，使得数据元素(630、635和640)可以由示例性协作DMA模块以无间隙形式从构造存储器写入到本地存储器中。然后，被写入本地存储器中的数据元素可以被一个或多个处理单元(例如，神经元)使用。该操作允许协作处理单元从本地存储器组件进行更直接的数据访问，从而得到更少的事务周期并且最终降低功耗。
在说明性实现中，可以选择构造650的大小，使得在执行一个或多个所计算的所选择的节流参数时，在事务序列期间充分利用一个或多个协作处理单元。在说明性实现中，用于执行的所选择的节流参数可以以所选择的协作存储器组件为目标。例如，节流可以以仅流向一个数据源(如，DRAM)的业务为目标。在说明性操作中，示例性DMA模块能够将数据从SRAM移动到SRAM，以及从SRAM移动到DRAM，以及从DRAM移动到DRAM，以及从紧耦合存储器(TCM)移动到SRAM等。因此，可以指定所选择的存储器作为共享资源，并且仅针对所选择的存储器对事务进行节流。
图7是执行示例性计算环境的示例性构造接口的带宽控制，从而得到示例性计算环境的降低的整体功耗的示例性过程700的流程图。如图所示，处理开始于框705，在框705处，接收来自示例性计算环境的协作组件的一个或多个系统参数，系统参数表示处理输入数据所需的处理和/或存储器资源。处理进行到框710，在框710处，计算外部构造(例如，系统构造)上的总可用存储器来确定整体系统负载。然后处理进行到框715，在框715处，使用系统参数和/或所计算的系统负载来计算一个或多个节流参数，所计算的节流参数表示对输入数据的处理和/或存储器管理进行节流。
然后，处理进行到框720，在框720处，选择用于执行的一个或多个节流参数，所选择的节流参数由示例性DMA组件操作性地执行。在框725处，示例性DMA组件还操作以与示例性计算环境的一个或多个协作存储器组件进行协作，以执行所选择的节流参数(例如，在事务序列期间的间隙插入、限制事务计数、循环一个或多个处理单元(例如，神经元))，操作性地耦合到示例性计算环境的外部构造组件的一个或多个存储器组件。
然后，处理进行到框730，在框730处，执行检查来确定是否存在需要处理的附加数据。如果不存在附加数据，则处理在框735处终止。如果附加数据需要处理，则处理返回到框710并从那里进行。
图7中描述的示例性处理可以应用于在示例性神经网络环境中执行的各种操作，包括但不限于服务质量操作、DNN静默操作和硬件调试操作。在说明性实现中，可以在本文描述的系统和方法的上下文中执行服务质量操作，其中示例性DNN环境可以包括多个DNN，使得一个DNN可以比另一DNN具有更高的处理优先级。在这样的情况下，可以向具有较高优先级的DNN提供比具有较低优先级的DNN更有利的节流设置。通过这样做，可以在处理期间向更高优先级的DNN提供对构造的更好访问。
在另一说明性实现中，可以使DNN静默，而不必完全关闭或暂停说明性DNN环境中的(多个)DNN模块。在该说明性实现中，可以在事务之间插入非常大的间隙(例如，数千个周期)，这可以具有使DNN静默的效果，因为可以使得数据移动停止。
在另一说明性实现中，可以执行硬件调试操作，使得数据模式可以在所观察的硬件组件中减慢到它们可以通过诸如示波器和逻辑分析器的各种仪器被观察到的速率。附加地，利用这样的方法，可以在调试操作期间隔离数据事务。举例来说，可以测量DMA的未加载时延，使得可以在事务之前和之后使用大间隙来隔离事务，并且可以使用外部仪器来测量DMA对整体计算环境的影响。
图8是示出用于计算设备的说明性计算机硬件和软件架构的计算机架构图，该计算设备可以充当针对本文所呈现的DNN模块105的应用主机。特别地，图8中所图示的架构可以用于实现服务器计算机、移动电话、电子阅读器、智能电话、台式计算机、AR/VR设备、平板计算机、膝上型计算机或适合与DNN模块105一起使用的其他类型的计算设备。
图8中图示的计算机800包括：中央处理单元802(“CPU”)、系统存储器804(包括随机存取存储器806(“RAM”)和只读存储器(“ROM”)808)以及将存储器804耦合到CPU 802的系统总线810。例如在启动期间，包括有助于在计算机800内的元件之间传递信息的基本例程的基本输入/输出系统(“BIOS”或“固件”)可以被存储在ROM 808中。计算机800还包括用于存储操作系统822、应用程序和其他类型的程序的大容量存储设备812。大容量存储设备812还可以被配置为存储其他类型的程序和数据。
大容量存储设备812通过连接到总线810的大容量存储控制器(未示出)连接到CPU802。大容量存储设备812及其相关联的计算机可读介质为计算机800提供非易失性存储。虽然本文中包括的计算机可读介质的描述是指大容量存储设备，例如，硬盘、CD-ROM驱动、DVD-ROM驱动或USB存储密钥，但是本领域技术人员应理解，计算机可读介质可以是可由计算机800访问的任何可用计算机存储介质或通信介质。
通信介质包括计算机可读指令、数据结构、程序模块或经调制的数据信号(例如，载波)中的其他数据或其他传输机制，并且包括任何递送介质。术语“经调制的数据信号”意指以对信号中的信息进行编码的方式来改变或设置其一个或多个特性的信号。作为示例而非限制，通信介质包括诸如有线网络或直接有线连接的有线介质，以及诸如声学、射频、红外和其他无线介质的无线介质。上述任何组合也应被包括在计算机可读介质的范围内。
作为示例而非限制，计算机存储介质可以包括以用于存储诸如计算机可读指令、数据结构、程序模块或其他数据的信息的任何方法或技术实现的易失性和非易失性、可移除和不可移除介质。例如，计算机存储介质包括但不限于RAM、ROM、EPROM、EEPROM、闪式存储器或其他固态存储器技术、CD-ROM、数字通用盘(“DVD”)、HD-DVD、BLU-RAY、或其他光学存储装置、磁带盒、磁带、磁盘存储装置或其他磁存储设备或可用于存储所需信息并且可由计算机800访问的任何其他介质。出于保护的目的，短语“计算机存储介质”及其变体不包括波或信号本身或通信介质。
根据各种配置，计算机800可以使用通过网络(例如，网络820)到远程计算机的逻辑连接在联网环境中操作。计算机800可以通过连接到总线810的网络接口单元816连接到网络820。应当理解，网络接口单元816还可以用于连接到其他类型的网络和远程计算机系统。计算机800还可以包括用于接收和处理来自一定数目的其他设备的输入的输入/输出控制器818，输入/输出控制器818包括键盘、鼠标、触摸输入、电子笔(图8中未示出)或物理传感器(例如，摄像机)。类似地，输入/输出控制器818可以向显示屏或其他类型的输出设备(在图8中也未示出)提供输出。
应当理解，本文描述的软件组件在被加载到CPU 802中并被执行时，可以将CPU802和整体计算机800从通用计算设备变换为被定制为有助于本文所呈现的功能性的专用计算设备。CPU 802可以由可以单独地或共同地呈现任何数目的状态的、任何数目的晶体管或其他分立电路元件构建。更具体地，CPU 802可以响应于包含在本文公开的软件模块内的可执行指令，作为有限状态机进行操作。这些计算机可执行指令可以通过指定CPU 802如何在状态之间转换来对CPU 802进行变换，从而对构成CPU 802的晶体管或其他分立硬件元件进行变换。
对本文所呈现的软件模块进行编码还可以对本文所呈现的计算机可读介质的物理结构进行变换。在本说明书的不同实现中，物理结构的特定变换取决于各种因素。这样的因素的示例包括但不限于：用于实现计算机可读介质的技术、计算机可读介质是否被表征为主存储装置或辅助存储装置等。例如，如果计算机可读介质被实现为基于半导体的存储器，则可以通过变换半导体存储器的物理状态将本文所公开的软件编码在计算机可读介质上。例如，软件可以对构成半导体存储器的晶体管、电容器或其他分立电路元件的状态进行变换。软件还可以对这样的组件的物理状态进行变换，以在其上存储数据。
作为另一示例，本文所公开的计算机可读介质可以使用磁或光技术来实现。在这样的实现中，本文所呈现的软件可以在软件被编码在磁或光介质中时，对磁或光介质的物理状态进行变换。这些变换可以包括更改给定磁介质内的特定位置的磁特性。这些变换还可以包括更改给定光介质内的特定位置的物理特征或特性，以改变那些位置的光学特性。在不脱离本说明书的范围和精神的情况下，物理介质的其他变换是可能的，提供前述示例仅用以有助于该讨论。
鉴于以上，应当理解，在计算机800中发生许多类型的物理变换，以存储和执行本文所呈现的软件组件。还应理解，图8中针对计算机800所示出的架构或类似架构可以用于实现其他类型的计算设备，包括手持式计算机、视频游戏设备、嵌入式计算机系统、诸如智能电话、平板电脑的移动设备以及AR/VR设备以及本领域技术人员已知的其他类型的计算设备。还预期，计算机800可以不包括图8中所示的所有组件，可以包括未在图8中明确示出的其他组件或可以使用与图8所示的架构完全不同的架构。
图9是图示根据本文所呈现的各种实施例的分布式网络计算环境900的网络图，其中可以实现所公开的技术的各方面。如图9所示，一个或多个服务器计算机900A可以经由通信网络920(可以是固定有线或无线LAN、WAN、内联网、外联网、对等网络、虚拟私有网络、因特网、蓝牙通信网络、专有低压通信网络或其他通信网络中的任一个或其组合)与一定数目的客户端计算设备互连，客户端计算设备例如但不限于：平板计算机900B、游戏控制台900C、智能手表900D、诸如智能电话的电话900E、个人计算机900F和AR/VR设备900G。
例如，在通信网络920是因特网的网络环境中，服务器计算机900A可以是专用服务器计算机，专用服务器计算机可操作以经由一定数目的已知协议(例如，超文本传输协议(“HTTP”)、文件传输协议(“FTP”)或简单对象访问协议(“SOAP”))中的任一个，对去往和来自客户端计算设备900B-900G的数据进行处理并传送数据。附加地，联网计算环境900可以利用各种数据安全协议(例如，安全套接层协议(“SSL”)或优良隐私协议(“PGP”))。客户端计算设备900B-900G中的每一个可以配备有操作系统，操作系统可操作以支持一个或多个计算应用或终端会话(例如，web浏览器(图9中未示出)或其他图形用户界面(图9中未示出)或移动桌面环境(图9中未示出))，以获得对服务器计算机900A的访问。
服务器计算机900A可以通信地耦合到其他计算环境(图9中未示出)，并且接收关于参与用户的交互/资源网络的数据。在说明性操作中，用户(图9中未示出)可以与在客户端计算设备900B-900G上运行的计算应用交互，以获得期望的数据和/或执行其他计算应用。
数据和/或计算应用可以被存储在服务器900A上，并且在示例性通信网络820上、通过客户端计算设备900B-900G被传送到协作用户。参与用户(图9中未示出)可以请求访问服务器计算机900A上全部或部分容纳的特定数据和应用。可以在客户端计算设备900B-900G与服务器计算机900A之间通信这些数据来进行处理和存储。
服务器计算机900A可以主存用于数据和应用的生成、认证、加密和通信的计算应用、过程和小应用，并且可以与其他服务器计算环境(图9中未示出)、第三方服务提供方(图9中未示出)、网络附接存储装置(“NAS”)和存储区域网络(“SAN”)协作，以实现应用/数据事务。
应当理解，为了方便讨论，已简化了图8中所示出的计算架构和图9中所示出的分布式网络计算环境。还应理解，计算架构和分布式计算网络可以包括并利用更多计算组件、设备、软件程序、联网设备和本文未具体描述的其他组件。
示例条款
本文所呈现的公开内容可以鉴于以下条款而被考虑。
示例条款A，一种用于计算环境(200)中的增强数据处理的系统，该系统包括：至少一个神经网络处理器(105)，至少一个存储器组件(220、225)以及至少一个存储器(210)，该至少一个存储器(210)与至少一个神经网络处理器(105)通信，至少一个存储器(210)具有存储在其上的计算机可读指令，该计算机可读指令在由至少一个处理器执行时使得至少一个处理器：从计算环境(200)的协作组件接收一个或多个处理参数，该一个或多个处理参数表示处理输入数据所需的处理和存储器资源；计算计算环境(200)的协作构造组件(230)上的总可用存储器，以确定针对计算环境(200)的负载参数；使用所接收的一个或多个处理参数和所计算的负载参数来计算一个或多个节流参数；选择所计算的节流参数中的一个或多个节流参数来执行；以及通过执行所选择的、所计算的一个或多个节流参数，对计算环境(200)的一个或多个协作存储器组件(210、220、225)进行节流。
示例条款B，根据示例条款A的系统，其中该节流由计算环境(200)的协作DMA组件执行。
示例条款C，根据示例条款A和B的系统，其中所计算的节流参数包括事务限制和间隙插入。
示例条款D，根据示例条款A至C的系统，其中计算机可读指令还使得至少一个处理器：根据所计算的节流参数，在一个或多个协作存储器组件上配置协作可配置寄存器。
示例条款E，根据示例条款A至D的系统，其中由计算环境的示例性神经网络处理器处理的事务的数目受限于低于协作存储器组件中的一个或多个协作存储器组件的最大带宽的阈值。
示例条款F，根据示例条款A至E的系统，其中协作存储器组件包括外部构造组件。
示例条款G，根据示例条款A至F的系统，其中根据所选择的阈值由示例性神经网络处理器处理的事务的受限制的数目包括：未完成事务的指定数目和事务之间的周期的指定数目。
示例条款H，一种计算机实现的方法，包括：从计算环境(200)的协作组件接收一个或多个处理参数，该一个或多个处理参数表示处理输入数据所需的处理和存储器资源；计算计算环境(200)的协作构造组件(230)上的总可用存储器，以确定针对计算环境(200)的负载参数；使用所接收的一个或多个处理参数和所计算的负载参数来计算一个或多个节流参数；选择所计算的节流参数中的一个或多个节流参数来执行；通过在一个或多个协作存储器组件上执行所选择的、所计算的一个或多个节流参数，对计算环境(200)的一个或多个协作存储器组件(210、220、225)进行节流，该参数包括：在由示例性计算环境的神经网络处理器处理的事务之间插入间隙，以及限制由示例性计算环境的神经网络处理器处理的事务的数目。
示例条款I，根据示例条款H的计算机实现的方法，还包括从能够执行所计算的节流参数的控制计算机处理单元接收指令。
示例条款J，根据示例条款H和I的计算机实现的方法，还包括：利用来自所计算的节流参数的数据元素来配置可配置寄存器，以用于执行节流。
示例条款K，根据示例条款H至J的计算机实现的方法，还包括：设定事务阈值参数值以用于节流，该事务阈值参数值包括未完成事务的指定数目以及事务之间的周期的指定数目。
示例条款L，根据示例条款H至K的计算机实现的方法，还包括在节流期间由计算环境的神经网络处理器利用所设定的事务阈值参数。
示例条款M，根据示例条款H至L的计算机实现的方法，还包括选择在其上执行节流的一个或多个存储器组件。
示例条款N，根据示例条款H至M的计算机实现的方法，还包括向外部构造组件提供包括所计算的节流参数的一个或多个节流指令。
示例条款O，根据示例条款H至N的计算机实现的方法，还包括：与包括构造客户端的计算环境的一个或多个存储器管理组件通信，以影响包括服务质量操作、硬件静默操作和硬件调试操作的一个或多个操作。
示例条款P，一种计算机可读存储介质，其上存储有计算机可执行指令，该计算机可读指令在由计算设备的一个或多个处理器执行时使得计算设备的一个或多个处理器：从计算环境(200)的协作组件接收一个或多个处理参数，该一个或多个处理参数表示处理输入数据所需的处理和存储器资源；计算计算环境(200)的协作构造组件(230)上的总可用存储器，以确定针对计算环境(200)的负载参数；使用所接收的一个或多个处理参数和所计算的负载参数来计算一个或多个节流参数；选择所计算的节流参数中的一个或多个节流参数来执行；以及通过执行所选择的、所计算的一个或多个节流参数，对计算环境(200)的一个或多个协作存储器组件(210、220、225)进行节流。
示例条款Q，根据示例条款P的计算机可读存储介质，其中该指令还使得计算设备的一个或多个处理器：利用来自所计算的节流参数的数据元素，对驻留在一个或多个协作存储器组件上的可配置寄存器进行配置，以用于执行节流。
示例条款R，根据示例条款P和Q的计算机可读存储介质，其中该指令还使得计算设备的一个或多个处理器：从能够执行所计算的节流参数的控制计算机处理单元接收一个或多个指令。
示例条款S，根据示例条款P至R的计算机可读存储介质，其中该指令还使得计算设备的一个或多个处理器：设定事务阈值参数值以用于节流，该事务阈值参数值包括未完成事务的指定数目和事务之间的周期的指定数目。
示例条款T，根据示例条款P至S的计算机可读存储介质，其中该指令还使得计算设备的一个或多个处理器：选择在其上执行节流的一个或多个存储器组件。
示例条款U，根据示例条款P至T的计算机可读介质，其中存储器组件与能够产生由一个或多个协作处理单元进行后续处理的输入数据的物理传感器协作，该输入数据包括音频数据、视频数据、触觉感觉数据和其他数据。
示例条款V，根据示例条款P至U的计算机可读介质，其中协作处理单元与一个或多个输出物理组件进行电协作，一个或多个输出物理组件操作以接收用于人类交互的经处理的输入数据，该输入数据包括音频数据、视频数据、触觉感觉数据和其他数据。
基于前述内容，应当理解，本文已公开了得到DNN模块的增强的处理性能和较低功耗的构造带宽控制。尽管已经以特定于计算机构造特征、方法和变换动作、特定计算机器和计算机可读介质的语言描述了本文所呈现的主题，但应理解，所附权利要求中阐述的主题不必受限于本文所描述的特定特征、动作或介质。相反，特定特征、动作和介质作为实现所要求保护的主题的示例形式而被公开。
以上描述的主题仅以说明的方式被提供，且不应被解释为是限制性的。可以在不遵循所图示和描述的示例配置和应用并且不脱离在所附权利要求中阐述的本公开的范围的情况下，对本文所描述的主题进行各种修改和变化。

Claims (15)

1.一种用于计算环境中的增强数据处理的系统，所述系统包括：
至少一个神经网络处理器；
至少一个存储器组件；以及
至少一个存储器，所述至少一个存储器与所述至少一个神经网络处理器通信，所述至少一个存储器具有存储在其上的计算机可读指令，所述计算机可读指令在由所述至少一个处理器执行时使得所述至少一个处理器：
从所述计算环境的协作组件接收一个或多个处理参数，所述一个或多个处理参数表示处理输入数据所需的处理和存储器资源；
计算所述计算环境的协作构造组件上的总可用存储器，以确定针对所述计算环境的负载参数；
使用所接收的所述一个或多个处理参数和所计算的所述负载参数来计算一个或多个节流参数；
选择所计算的所述节流参数中的一个或多个节流参数来执行；以及
通过执行所选择的、所计算的所述一个或多个节流参数，对所述计算环境的一个或多个协作存储器组件进行节流。
2.根据权利要求1所述的系统，其中所述节流由所述计算环境的协作DMA组件执行。
3.根据权利要求2所述的系统，其中所计算的所述节流参数包括事务限制和间隙插入。
4.根据权利要求3所述的系统，其中所述计算机可读指令还使得所述至少一个处理器：根据所计算的所述节流参数，在所述一个或多个协作存储器组件上配置协作可配置寄存器。
5.根据权利要求4所述的系统，其中由所述计算环境的所述示例性神经网络处理器处理的事务的数目受限于低于所述协作存储器组件中的一个或多个协作存储器组件的最大带宽的阈值。
6.根据权利要求5所述的系统，其中协作存储器组件包括外部构造组件。
7.根据权利要求6所述的系统，其中根据所选择的阈值由所述示例性神经网络处理器处理的事务的受限制的所述数目包括：未完成事务的指定数目和事务之间的周期的指定数目。
8.一种计算机实现的方法，包括：
从计算环境的协作组件接收一个或多个处理参数，所述一个或多个处理参数表示处理输入数据所需的处理和存储器资源；
计算所述计算环境的协作构造组件上的总可用存储器，以确定针对所述计算环境的负载参数；
使用所接收的所述一个或多个处理参数和所计算的所述负载参数来计算一个或多个节流参数；
选择所计算的所述节流参数中的一个或多个节流参数来执行；以及
通过在一个或多个协作存储器组件上执行所选择的、所计算的所述一个或多个节流参数，对所述计算环境的一个或多个协作存储器组件进行节流，所述参数包括：在由示例性计算环境的神经网络处理器处理的事务之间插入间隙，以及限制由示例性计算环境的神经网络处理器处理的事务的数目。
9.根据权利要求8所述的计算机实现的方法，还包括从能够执行所计算的所述节流参数的控制计算机处理单元接收指令。
10.根据权利要求8所述的计算机实现的方法，还包括：利用来自所计算的所述节流参数的数据元素来配置可配置寄存器，以用于执行节流。
11.根据权利要求8所述的计算机实现的方法，还包括：设定事务阈值参数值以用于节流，所述事务阈值参数值包括未完成事务的指定数目和事务之间的周期的指定数目。
12.根据权利要求11所述的计算机实现的方法，还包括在节流期间由计算环境的神经网络处理器利用所设定的所述事务阈值参数。
13.根据权利要求8所述的计算机实现的方法，还包括选择在其上执行节流的一个或多个存储器组件。
14.根据权利要求13所述的计算机实现的方法，还包括向外部构造组件提供包括所计算的所述节流参数的一个或多个节流指令。
15.根据权利要求14所述的计算机实现的方法，还包括：与包括构造客户端的计算环境的一个或多个存储器管理组件通信，以影响包括服务质量操作、硬件静默操作和硬件调试操作的一个或多个操作。
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Families Citing this family (116)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8515052B2 (en) 2007-12-17 2013-08-20 Wai Wu Parallel signal processing system and method
US10635969B2 (en) 2016-10-14 2020-04-28 International Business Machines Corporation Core utilization optimization by dividing computational blocks across cores
US10248906B2 (en) 2016-12-28 2019-04-02 Intel Corporation Neuromorphic circuits for storing and generating connectivity information
US10795836B2 (en) 2017-04-17 2020-10-06 Microsoft Technology Licensing, Llc Data processing performance enhancement for neural networks using a virtualized data iterator
US11164071B2 (en) * 2017-04-18 2021-11-02 Samsung Electronics Co., Ltd. Method and apparatus for reducing computational complexity of convolutional neural networks
WO2018214913A1 (zh) * 2017-05-23 2018-11-29 上海寒武纪信息科技有限公司 处理方法及加速装置
CN110502330A (zh) * 2018-05-16 2019-11-26 上海寒武纪信息科技有限公司 处理器及处理方法
US11514355B2 (en) * 2017-06-28 2022-11-29 General Electric Company Flat representation of machine learning model
JP7074777B2 (ja) * 2017-11-20 2022-05-24 シャンハイ カンブリコン インフォメーション テクノロジー カンパニー リミテッド タスク並列処理方法、装置、システム、記憶媒体およびコンピュータ機器
EP3489865B1 (en) * 2017-11-22 2021-01-06 Commissariat à l'énergie atomique et aux énergies alternatives A stdp-based learning method for a network having dual accumulator neurons
US10747844B2 (en) * 2017-12-12 2020-08-18 Tesla, Inc. Systems and methods for converting a matrix input to a vectorized input for a matrix processor
US10970080B2 (en) 2018-02-08 2021-04-06 Marvell Asia Pte, Ltd. Systems and methods for programmable hardware architecture for machine learning
US12112175B1 (en) 2018-02-08 2024-10-08 Marvell Asia Pte Ltd Method and apparatus for performing machine learning operations in parallel on machine learning hardware
US11995448B1 (en) * 2018-02-08 2024-05-28 Marvell Asia Pte Ltd Method and apparatus for performing machine learning operations in parallel on machine learning hardware
KR20190097930A (ko) * 2018-02-13 2019-08-21 삼성전자주식회사 채널 별 메모리 용량을 조절하는 메모리 장치 및 이를 포함하는 메모리 시스템
US10948966B1 (en) * 2018-03-07 2021-03-16 Facebook, Inc. Systems and methods for optimizing power usage for systems within quality-of-service constraints
US11126362B2 (en) * 2018-03-14 2021-09-21 International Business Machines Corporation Migrating storage data
WO2019200545A1 (zh) * 2018-04-17 2019-10-24 深圳鲲云信息科技有限公司 网络模型的运行方法及相关产品
US10404276B1 (en) * 2018-04-27 2019-09-03 Nicira, Inc. Stable variable-length order-preserving encoding scheme
US20190340490A1 (en) * 2018-05-04 2019-11-07 Apple Inc. Systems and methods for assigning tasks in a neural network processor
US10997510B1 (en) 2018-05-22 2021-05-04 Marvell Asia Pte, Ltd. Architecture to support tanh and sigmoid operations for inference acceleration in machine learning
US11016801B1 (en) 2018-05-22 2021-05-25 Marvell Asia Pte, Ltd. Architecture to support color scheme-based synchronization for machine learning
US10360654B1 (en) * 2018-05-25 2019-07-23 Intel Corporation Software scoreboard information and synchronization
US10657087B2 (en) * 2018-05-31 2020-05-19 Toshiba Memory Corporation Method of out of order processing of scatter gather lists
US11561833B1 (en) * 2018-06-28 2023-01-24 Amazon Technologies, Inc. Allocation and placement of resources for network computation
CN112585589A (zh) * 2018-08-09 2021-03-30 华为技术有限公司 将压缩数据块和未压缩数据块压紧的设备及方法
US12020146B2 (en) 2018-08-23 2024-06-25 Samsung Electronics Co., Ltd. Electronic device and operating method thereof of processing neural network model by using plurality of processors
EP3640810A4 (en) * 2018-08-28 2021-05-05 Cambricon Technologies Corporation Limited DATA PRE-PROCESSING PROCESS AND APPARATUS, COMPUTER DEVICE AND STORAGE MEDIA
KR20200034499A (ko) * 2018-09-21 2020-03-31 삼성전자주식회사 메모리 장치와 통신하는 데이터 처리 장치 및 방법
US11295205B2 (en) * 2018-09-28 2022-04-05 Qualcomm Incorporated Neural processing unit (NPU) direct memory access (NDMA) memory bandwidth optimization
CN109359732B (zh) * 2018-09-30 2020-06-09 阿里巴巴集团控股有限公司 一种芯片及基于其的数据处理方法
CN112840356B (zh) * 2018-10-09 2023-04-11 华为技术有限公司 运算加速器、处理方法及相关设备
US20200117981A1 (en) * 2018-10-11 2020-04-16 International Business Machines Corporation Data representation for dynamic precision in neural network cores
KR20200053886A (ko) 2018-11-09 2020-05-19 삼성전자주식회사 뉴럴 프로세싱 유닛, 뉴럴 프로세싱 시스템, 및 어플리케이션 시스템
CN109669774B (zh) * 2018-11-14 2020-12-08 新华三技术有限公司成都分公司 硬件资源的量化方法、编排方法、装置及网络设备
US11663001B2 (en) * 2018-11-19 2023-05-30 Advanced Micro Devices, Inc. Family of lossy sparse load SIMD instructions
KR102107077B1 (ko) * 2018-11-20 2020-05-06 주식회사 아나패스 컨볼루션 신경망 추론에서 컨볼루션 연산을 수행하기 위한 라인 단위 메모리 관리 방법 및 그 추론 장치
US10990525B2 (en) * 2018-12-12 2021-04-27 Mipsology SAS Caching data in artificial neural network computations
US11342933B2 (en) * 2018-12-14 2022-05-24 Advanced Micro Devices, Inc. Lossy significance compression with lossy restoration
CN109657788A (zh) * 2018-12-18 2019-04-19 北京中科寒武纪科技有限公司 数据处理方法、装置及相关产品
CN109740735B (zh) * 2018-12-29 2020-12-29 百度在线网络技术（北京）有限公司 多神经网络输出方法及装置、服务器、计算机可读介质
CN109922007B (zh) * 2019-01-15 2022-04-01 西安仙农电子科技有限公司 一种基于卷积神经网络的负载均衡方法
CN111488114B (zh) * 2019-01-28 2021-12-21 北京灵汐科技有限公司 一种可重构的处理器架构及计算设备
US11625554B2 (en) 2019-02-04 2023-04-11 International Business Machines Corporation L2-nonexpansive neural networks
US11687783B2 (en) * 2019-02-04 2023-06-27 International Business Machines Corporation L2-nonexpansive neural networks
US11521014B2 (en) 2019-02-04 2022-12-06 International Business Machines Corporation L2-nonexpansive neural networks
US11036545B2 (en) * 2019-03-15 2021-06-15 Intel Corporation Graphics systems and methods for accelerating synchronization using fine grain dependency check and scheduling optimizations based on available shared memory space
CN111767078B (zh) * 2019-04-02 2024-08-06 上海寒武纪信息科技有限公司 数据运行方法、装置和相关产品
CN111782577B (zh) * 2019-04-04 2023-03-24 安徽寒武纪信息科技有限公司 数据处理装置及方法以及相关产品
CN109992225B (zh) * 2019-04-04 2022-02-22 中科寒武纪科技股份有限公司 数据输出方法及相关装置
KR20200119164A (ko) * 2019-04-09 2020-10-19 한국전자통신연구원 정보 처리 장치 및 그것에 포함된 신경망 연산 장치의 동작 방법
KR20200129957A (ko) * 2019-05-10 2020-11-18 삼성전자주식회사 피처맵 데이터에 대한 압축을 수행하는 뉴럴 네트워크 프로세서 및 이를 포함하는 컴퓨팅 시스템
US10504005B1 (en) * 2019-05-10 2019-12-10 Capital One Services, Llc Techniques to embed a data object into a multidimensional frame
US11204745B2 (en) * 2019-05-23 2021-12-21 Xilinx, Inc. Dataflow graph programming environment for a heterogenous processing system
US11175898B2 (en) * 2019-05-31 2021-11-16 Apple Inc. Compiling code for a machine learning model for execution on a specialized processor
KR20200139909A (ko) 2019-06-05 2020-12-15 삼성전자주식회사 전자 장치 및 그의 연산 수행 방법
CN114008636A (zh) * 2019-06-18 2022-02-01 高通股份有限公司 优化机器学习模型性能
US11403097B2 (en) * 2019-06-26 2022-08-02 Intel Corporation Systems and methods to skip inconsequential matrix operations
US11461622B2 (en) * 2019-06-28 2022-10-04 Amazon Technologies, Inc. Dynamic code loading for multiple executions on a sequential processor
US11630770B2 (en) * 2019-07-11 2023-04-18 Meta Platforms Technologies, Llc Systems and methods for reading and writing sparse data in a neural network accelerator
US20210081806A1 (en) * 2019-09-13 2021-03-18 Latent AI, Inc. Using a runtime engine to facilitate dynamic adaptation of deep neural networks for efficient processing
US10915811B1 (en) 2019-09-18 2021-02-09 International Business Machines Corporation Intercalation cells for multi-task learning
US11475283B2 (en) * 2019-10-24 2022-10-18 Apple Inc. Multi dimensional convolution in neural network processor
KR20210053384A (ko) 2019-11-01 2021-05-12 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
US11513799B2 (en) 2019-11-04 2022-11-29 Apple Inc. Chained buffers in neural network processor
KR20210065605A (ko) * 2019-11-27 2021-06-04 한국전자통신연구원 선인출 정보를 이용한 메모리 제어 방법 및 장치
CN111091184B (zh) * 2019-12-19 2022-03-22 浪潮(北京)电子信息产业有限公司 一种深度神经网络的量化方法、装置、电子设备及介质
CN111162792A (zh) * 2019-12-19 2020-05-15 深圳市航天泰瑞捷电子有限公司 一种电力负荷数据的压缩方法及装置
US11620516B2 (en) * 2019-12-23 2023-04-04 Arm Limited Specializing neural networks for heterogeneous systems
CN111178490B (zh) * 2019-12-31 2021-08-24 北京百度网讯科技有限公司 数据输出方法、获取方法、装置和电子设备
CN111126589B (zh) * 2019-12-31 2022-05-20 昆仑芯(北京)科技有限公司 神经网络数据处理装置、方法和电子设备
KR102399197B1 (ko) 2020-01-17 2022-05-18 경희대학교 산학협력단 이상치 인지 근사적 코딩을 수행하는 전자 장치 그리고 그것의 동작 방법
US11023400B1 (en) 2020-01-20 2021-06-01 International Business Machines Corporation High performance DMA transfers in host bus adapters
US12072806B2 (en) * 2020-01-22 2024-08-27 Alibaba Group Holding Limited Compression and decompression module in a cache controller for reducing off-chip data traffic
KR102498066B1 (ko) * 2020-02-20 2023-02-10 한국과학기술원 딥러닝 강화학습 가속기
KR20210108749A (ko) 2020-02-26 2021-09-03 삼성전자주식회사 가속기, 가속기의 동작 방법 및 이를 포함한 가속기 시스템
CN111431539B (zh) * 2020-03-04 2023-12-08 嘉楠明芯(北京)科技有限公司 一种神经网络数据的压缩方法、装置及计算机可读存储介质
CN111290979B (zh) * 2020-03-23 2021-08-17 优刻得科技股份有限公司 数据传输方法、装置及系统
CN111522643B (zh) * 2020-04-22 2024-06-25 杭州迪普科技股份有限公司 基于fpga的多队列调度方法、装置、计算机设备及存储介质
CN113592082A (zh) * 2020-04-30 2021-11-02 意法半导体股份有限公司 用于从人工神经网络分配中间数据的设备和方法
KR20210136476A (ko) * 2020-05-07 2021-11-17 삼성전자주식회사 쿼드 트리 방법의 파라미터들을 이용하여 압축하는 장치 및 방법
US12015526B2 (en) * 2020-05-26 2024-06-18 Synopsys, Inc. Mixed-precision neural networks
GB202008299D0 (en) * 2020-06-02 2020-07-15 Imagination Tech Ltd Manipulation of data in a memory
WO2021254856A1 (en) * 2020-06-18 2021-12-23 Interdigital Vc Holdings France, Sas Systems and methods for encoding/decoding a deep neural network
CN111723053A (zh) * 2020-06-24 2020-09-29 北京航天数据股份有限公司 一种数据的压缩方法及装置、解压方法及装置
US11275701B2 (en) * 2020-06-24 2022-03-15 Qualcomm Incorporated Secure timer synchronization between function block and external SOC
US20220004399A1 (en) * 2020-07-03 2022-01-06 Mediatek Inc. Dynamic loading neural network inference at dram/on-bus sram/serial flash for power optimization
CN111884658A (zh) * 2020-07-09 2020-11-03 上海兆芯集成电路有限公司 数据解压缩方法、数据压缩方法及卷积运算装置
US11720404B2 (en) * 2020-07-16 2023-08-08 Samsung Electronics Co., Ltd. Systems and methods for arbitrating access to a shared resource
KR20230038509A (ko) * 2020-07-17 2023-03-20 소니그룹주식회사 뉴럴 네트워크 처리 장치, 정보 처리 장치, 정보 처리 시스템, 전자 기기, 뉴럴 네트워크 처리 방법 및 프로그램
CN111858058A (zh) * 2020-07-24 2020-10-30 成都成信高科信息技术有限公司 基于并行计算的sgd负载均衡方法、装置及存储介质
FR3113158B1 (fr) * 2020-08-03 2024-04-05 Commissariat Energie Atomique Architecture de calcul systolique pour la mise en œuvre de réseaux de neurones artificiels traitant plusieurs types de convolutions
JP6835285B1 (ja) * 2020-09-15 2021-02-24 富士電機株式会社 データ圧縮方法、データ圧縮装置、データ圧縮プログラム、データ伸長方法、データ伸長装置およびデータ伸長プログラム
US11470004B2 (en) 2020-09-22 2022-10-11 Advanced Micro Devices, Inc. Graded throttling for network-on-chip traffic
US12113712B2 (en) 2020-09-25 2024-10-08 Advanced Micro Devices, Inc. Dynamic network-on-chip throttling
JP2022094508A (ja) 2020-12-15 2022-06-27 富士通株式会社 演算処理装置、演算処理方法および演算処理プログラム
TWI745227B (zh) * 2021-02-01 2021-11-01 國立陽明交通大學 用於進行原始服務端與外地服務端之間的第三方認證的通訊系統及方法
KR102298766B1 (ko) * 2021-02-15 2021-09-07 주식회사 딥이티 타겟 디바이스에 대한 딥러닝 모델 변환 장치 및 방법
US20220383121A1 (en) * 2021-05-25 2022-12-01 Applied Materials, Inc. Dynamic activation sparsity in neural networks
US11256987B1 (en) * 2021-06-02 2022-02-22 SambaNova Systems, Inc. Memory efficient dropout, with reordering of dropout mask elements
JP2023018365A (ja) 2021-07-27 2023-02-08 富士通株式会社 情報処理プログラム、情報処理方法及び情報処理装置
US20230053575A1 (en) * 2021-08-18 2023-02-23 Cisco Technology, Inc. Partitioning and placement of models
US20230079975A1 (en) * 2021-09-10 2023-03-16 Arm Limited Power management for system-on-chip
US12112200B2 (en) 2021-09-13 2024-10-08 International Business Machines Corporation Pipeline parallel computing using extended memory
EP4429240A1 (en) * 2021-11-01 2024-09-11 LG Electronics Inc. Feature encoding/decoding method and apparatus, and recording medium storing bitstream
KR102700292B1 (ko) * 2021-11-26 2024-08-29 건국대학교 산학협력단 신경망 가속기의 통신 특성을 동적으로 재구성하는 프로세서 장치, 및 그의 구동 방법
EP4191476A1 (en) * 2021-12-01 2023-06-07 Nokia Technologies Oy Machine learning accelerator
US11816364B2 (en) * 2022-01-13 2023-11-14 Microsoft Technology Licensing, Llc Performance evaluation of an application based on detecting degradation caused by other computing processes
CN114466082B (zh) * 2022-01-29 2024-01-09 上海阵量智能科技有限公司 数据压缩、数据解压方法、系统及人工智能ai芯片
US11720252B1 (en) * 2022-03-04 2023-08-08 Microsoft Technology Licensing, Llc Method and apparatus for compressing and decompressing sparse data sets
US20230350678A1 (en) * 2022-04-28 2023-11-02 Qualcomm Incorporated Instruction Set Architecture for Neural Network Quantization and Packing
WO2023250093A1 (en) * 2022-06-22 2023-12-28 Brainchip, Inc. Method and system for implementing temporal convolution in spatiotemporal neural networks
KR20240002346A (ko) * 2022-06-29 2024-01-05 삼성전자주식회사 Ai 부호화/복호화를 이용하여 영상을 처리하는 전자 장치 및 그 제어 방법
KR20240007495A (ko) * 2022-07-08 2024-01-16 리벨리온 주식회사 뉴럴 코어, 이를 포함하는 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 데이터 로드 방법
CN115309349B (zh) * 2022-10-12 2023-01-20 深圳鲲云信息科技有限公司 深度学习的稀疏数据存储方法、计算机设备和存储介质
US11983128B1 (en) * 2022-12-16 2024-05-14 Amazon Technologies, Inc. Multidimensional and multiblock tensorized direct memory access descriptors

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0334624A2 (en) * 1988-03-23 1989-09-27 Du Pont Pixel Systems Limited Microcoded computer system
EP0340901A2 (en) * 1988-03-23 1989-11-08 Du Pont Pixel Systems Limited Access system for dual port memory
US5056015A (en) * 1988-03-23 1991-10-08 Du Pont Pixel Systems Limited Architectures for serial or parallel loading of writable control store
US20030200315A1 (en) * 2002-04-23 2003-10-23 Mellanox Technologies Ltd. Sharing a network interface card among multiple hosts
US20050125797A1 (en) * 2003-12-09 2005-06-09 International Business Machines Corporation Resource management for a system-on-chip (SoC)
US20080112438A1 (en) * 2006-11-10 2008-05-15 Texas Instruments, Incorporated Mpeg-2 transport stream packet synchronizer
US7539608B1 (en) * 2002-05-10 2009-05-26 Oracle International Corporation Techniques for determining effects on system performance of a memory management parameter
CN102369552A (zh) * 2009-01-12 2012-03-07 美信集成产品公司 存储器子系统
WO2013159291A1 (en) * 2012-04-25 2013-10-31 Empire Technology Development Llc Workload prediction for network-based computing
WO2014085975A1 (zh) * 2012-12-04 2014-06-12 中国科学院半导体研究所 可动态重构的多级并行单指令多数据阵列处理系统
CN104272386A (zh) * 2012-04-25 2015-01-07 国际商业机器公司 通过分层存储系统内的数据迁移减少功耗
US20150195178A1 (en) * 2014-01-09 2015-07-09 Ciena Corporation Method for resource optimized network virtualization overlay transport in virtualized data center environments
US20150293709A1 (en) * 2014-04-14 2015-10-15 Microsoft Corporation Fine-grained bandwidth provisioning in a memory controller
US20160239074A1 (en) * 2015-02-13 2016-08-18 Victor W. Lee Performing power management in a multicore processor
CN106203619A (zh) * 2015-05-29 2016-12-07 三星电子株式会社 数据优化的神经网络遍历

Family Cites Families (179)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4298954A (en) 1979-04-30 1981-11-03 International Business Machines Corporation Alternating data buffers when one buffer is empty and another buffer is variably full of data
JPH0642237B2 (ja) 1983-12-28 1994-06-01 株式会社日立製作所 並列処理装置
JP2703010B2 (ja) 1988-12-23 1998-01-26 株式会社日立製作所 ニユーラルネツト信号処理プロセツサ
US5369773A (en) 1991-04-26 1994-11-29 Adaptive Solutions, Inc. Neural network using virtual-zero
US5357597A (en) * 1991-06-24 1994-10-18 International Business Machines Corporation Convolutional expert neural system (ConExNS)
US5487153A (en) 1991-08-30 1996-01-23 Adaptive Solutions, Inc. Neural network sequencer and interface apparatus
WO1993014459A1 (en) 1992-01-17 1993-07-22 Caelum Research Corporation Modular parallel processing system
JPH06195322A (ja) 1992-10-29 1994-07-15 Hitachi Ltd 汎用型ニューロコンピュータとして用いられる情報処理装置
JP2938711B2 (ja) 1993-05-10 1999-08-25 松下電器産業株式会社 並列計算機
US5859990A (en) 1995-12-29 1999-01-12 Intel Corporation System for transferring data segments from a first storage device to a second storage device using an alignment stage including even and odd temporary devices
US5933654A (en) 1996-09-24 1999-08-03 Allen-Bradley Company, Llc Dynamic buffer fracturing by a DMA controller
US6006325A (en) * 1996-12-19 1999-12-21 Institute For The Development Of Emerging Architectures, L.L.C. Method and apparatus for instruction and data serialization in a computer processor
US6547364B2 (en) * 1997-07-12 2003-04-15 Silverbrook Research Pty Ltd Printing cartridge with an integrated circuit device
KR100258355B1 (ko) * 1997-12-26 2000-06-01 김영환 8 비트 병렬 셀 단위 인터리버
US6307867B1 (en) 1998-05-14 2001-10-23 Telefonaktiebolaget Lm Ericsson (Publ) Data transmission over a communications link with variable transmission rates
US6654761B2 (en) * 1998-07-29 2003-11-25 Inxight Software, Inc. Controlling which part of data defining a node-link structure is in memory
JP2000059227A (ja) 1998-08-07 2000-02-25 Matsushita Electric Ind Co Ltd 符号化／復号化装置、及び符号化／復号化方法
JP2000261416A (ja) * 1999-03-09 2000-09-22 Nec Eng Ltd 二重化データ転送回路
US6785239B1 (en) 1999-06-01 2004-08-31 Cisco Technology, Inc. Reducing delays in a communication network using a re-fragmentation pipeline
JP2001188767A (ja) 1999-12-28 2001-07-10 Fuji Xerox Co Ltd ニューラルネットワーク演算装置及びニューラルネットワークの演算方法
US6424737B1 (en) 2000-01-24 2002-07-23 Sony Corporation Method and apparatus of compressing images using localized radon transforms
US6988154B2 (en) * 2000-03-10 2006-01-17 Arc International Memory interface and method of interfacing between functional entities
GB2382898B (en) 2000-12-29 2005-06-29 Zarlink Semiconductor Ltd A method of managing data
JP2002259939A (ja) * 2001-03-05 2002-09-13 Kitakiyuushiyuu Techno Center:Kk 連想メモリーベースコンピュータ
US6990079B2 (en) 2001-06-08 2006-01-24 International Business Machines Corporation Optimizing fragment sizes in frame relay networks
US7012893B2 (en) 2001-06-12 2006-03-14 Smartpackets, Inc. Adaptive control of data packet size in networks
US7106968B2 (en) 2001-07-06 2006-09-12 Optix Networks Inc. Combined SONET/SDH and OTN architecture
US6954744B2 (en) * 2001-08-29 2005-10-11 Honeywell International, Inc. Combinatorial approach for supervised neural network learning
US6836767B2 (en) 2001-10-03 2004-12-28 International Business Machines Corporation Pipelined hardware implementation of a neural network circuit
US6961719B1 (en) * 2002-01-07 2005-11-01 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Hybrid neural network and support vector machine method for optimization
US7020207B1 (en) * 2002-12-02 2006-03-28 Hitachi, Ltd. Video error concealment mechanism for block based video decompression
US7444637B2 (en) 2003-02-18 2008-10-28 Microsoft Corporation Systems and methods for scheduling coprocessor resources in a computing system
US7137021B2 (en) * 2003-05-15 2006-11-14 International Business Machines Corporation Power saving in FPU with gated power based on opcodes and data
GB0313986D0 (en) * 2003-06-17 2003-07-23 Zarlink Semiconductor Inc Data memory extension for use in double buffered TDM switches
US7774508B2 (en) 2003-12-09 2010-08-10 Panasonic Corporation Electronic apparatus, control method thereof, host device, and control method thereof
US7480640B1 (en) * 2003-12-16 2009-01-20 Quantum Leap Research, Inc. Automated method and system for generating models from data
US7376853B2 (en) 2004-03-15 2008-05-20 Canon Kabushiki Kaisha Network apparatus, method for controlling the same, and program for the same
US7284075B2 (en) 2004-03-23 2007-10-16 Intel Corporation Inbound packet placement in host memory
US7644239B2 (en) * 2004-05-03 2010-01-05 Microsoft Corporation Non-volatile memory cache performance improvement
US9143393B1 (en) * 2004-05-25 2015-09-22 Red Lambda, Inc. System, method and apparatus for classifying digital data
US20050289253A1 (en) * 2004-06-24 2005-12-29 Edirisooriya Samantha J Apparatus and method for a multi-function direct memory access core
US7363397B2 (en) 2004-08-26 2008-04-22 International Business Machines Corporation System and method for DMA controller with multi-dimensional line-walking functionality
US20060050693A1 (en) * 2004-09-03 2006-03-09 James Bury Building data packets for an advanced switching fabric
US20060100997A1 (en) * 2004-10-27 2006-05-11 Wall Gary C Data caching
US8190796B2 (en) * 2004-11-02 2012-05-29 Standard Microsystems Corporation Hardware supported peripheral component memory alignment method
CN1790918A (zh) 2004-12-17 2006-06-21 中国科学院半导体研究所 基于虚拟信源和神经网络的无损数据压缩方法
US20060143401A1 (en) * 2004-12-27 2006-06-29 Jacob Doweck Method and apparatus for prefetching based on cache fill buffer hits
EP1701249A1 (en) * 2005-03-11 2006-09-13 Interuniversitair Microelektronica Centrum Vzw Ultra low power ASIP (Application-Domain specific Instruction-set Processor) microcomputer
US7793040B2 (en) * 2005-06-01 2010-09-07 Microsoft Corporation Content addressable memory architecture
US7747070B2 (en) * 2005-08-31 2010-06-29 Microsoft Corporation Training convolutional neural networks on graphics processing units
CN101401100B (zh) * 2006-03-14 2012-10-10 国际商业机器公司 通过确定输入数据中的模式进行数据挖掘
CN101411134B (zh) * 2006-03-31 2013-08-21 高通股份有限公司 用于高速媒体接入控制的存储器管理
US9542642B2 (en) 2006-04-06 2017-01-10 Samuel F. Wood Packet data neural network system and method
US7764710B1 (en) * 2006-04-25 2010-07-27 Altera Corporation Method and apparatus for processing communication protocol frame input
US7620784B2 (en) * 2006-06-09 2009-11-17 Microsoft Corporation High speed nonvolatile memory device using parallel writing among a plurality of interfaces
US8718065B2 (en) 2006-08-15 2014-05-06 Broadcom Corporation Transmission using multiple physical interface
US7496707B2 (en) 2006-08-22 2009-02-24 International Business Machines Corporation Dynamically scalable queues for performance driven PCI express memory traffic
US20080091868A1 (en) * 2006-10-17 2008-04-17 Shay Mizrachi Method and System for Delayed Completion Coalescing
US20080168013A1 (en) * 2006-12-05 2008-07-10 Paul Cadaret Scalable pattern recognition system
CN101715575A (zh) * 2006-12-06 2010-05-26 弗森多系统公司（dba弗森-艾奥） 采用数据管道管理数据的装置、系统和方法
WO2008067676A1 (en) 2006-12-08 2008-06-12 Medhat Moussa Architecture, system and method for artificial neural network implementation
CN101221541B (zh) * 2007-01-09 2011-04-20 张立军 用于soc的可编程通信控制器
US7620749B2 (en) * 2007-01-10 2009-11-17 International Business Machines Corporation Descriptor prefetch mechanism for high latency and out of order DMA device
US8190834B2 (en) 2007-06-15 2012-05-29 Emc Corporation Process for contiguously streaming data from a content addressed storage system
JP5184824B2 (ja) * 2007-06-15 2013-04-17 キヤノン株式会社 演算処理装置及び方法
US7822951B2 (en) 2007-08-01 2010-10-26 Advanced Micro Devices, Inc. System and method of load-store forwarding
US8200992B2 (en) * 2007-09-24 2012-06-12 Cognitive Electronics, Inc. Parallel processing computer systems with reduced power consumption and methods for providing the same
CN101183873B (zh) 2007-12-11 2011-09-28 广州中珩电子科技有限公司 一种基于bp神经网络的嵌入式系统数据压缩解压缩方法
US8244953B1 (en) 2007-12-18 2012-08-14 Emc Corporation System and method for faster data retrieval from tape media
US8244721B2 (en) * 2008-02-13 2012-08-14 Microsoft Corporation Using related users data to enhance web search
US7730244B1 (en) * 2008-03-27 2010-06-01 Xilinx, Inc. Translation of commands in an interconnection of an embedded processor block core in an integrated circuit
US8201166B2 (en) * 2008-04-30 2012-06-12 Hewlett-Packard Development Company, L.P. Virtualization platform configured with virtual connect control
GB0811057D0 (en) 2008-06-17 2008-07-23 Univ Ulster Artificial neural network architecture
US20100180100A1 (en) 2009-01-13 2010-07-15 Mavrix Technology, Inc. Matrix microprocessor and method of operation
US8392687B2 (en) * 2009-01-21 2013-03-05 Micron Technology, Inc. Solid state memory formatting
JP5458629B2 (ja) * 2009-03-31 2014-04-02 ブラザー工業株式会社 ノード装置、ノード処理プログラム及び検索方法
US20100257174A1 (en) 2009-04-02 2010-10-07 Matthew Dino Minuti Method for data compression utilizing pattern-analysis and matching means such as neural networks
US20100281192A1 (en) 2009-04-30 2010-11-04 Novafora, Inc. Apparatus and method for transferring data within a data processing system
EP2259214B1 (en) 2009-06-04 2013-02-27 Honda Research Institute Europe GmbH Implementing a neural associative memory based on non-linear learning of discrete synapses
CN102460376B (zh) * 2009-06-26 2016-05-18 英特尔公司 无约束事务存储器(utm)系统的优化
US8442927B2 (en) 2009-07-30 2013-05-14 Nec Laboratories America, Inc. Dynamically configurable, multi-ported co-processor for convolutional neural networks
US8316194B2 (en) * 2009-12-15 2012-11-20 Intel Corporation Mechanisms to accelerate transactions using buffered stores
US20110153877A1 (en) * 2009-12-23 2011-06-23 King Steven R Method and apparatus to exchange data via an intermediary translation and queue manager
CN102971997B (zh) * 2010-01-18 2016-11-09 马维尔国际有限公司 包括数据分段和数据描述分段的分组缓冲器
US8713260B2 (en) 2010-04-02 2014-04-29 Intel Corporation Adaptive block pre-fetching method and system
US8549506B2 (en) * 2010-04-27 2013-10-01 Microsoft Corporation Resumable methods
US8965819B2 (en) * 2010-08-16 2015-02-24 Oracle International Corporation System and method for effective caching using neural networks
US8701099B2 (en) * 2010-11-02 2014-04-15 International Business Machines Corporation Accelerating generic loop iterators using speculative execution
US9300321B2 (en) * 2010-11-05 2016-03-29 University of Maribor Light detection and ranging (LiDAR)data compression and decompression methods and apparatus
US8515882B2 (en) 2010-11-18 2013-08-20 International Business Machines Corporation Efficient storage of individuals for optimization simulation
CN102480337B (zh) 2010-11-30 2016-04-13 国际商业机器公司 无线电软件系统以及用于其的解码装置和方法
US8966413B2 (en) * 2011-02-17 2015-02-24 The Board Of Trustees Of The Leland Stanford Junior University System and method for a chip generator
US8892488B2 (en) * 2011-06-01 2014-11-18 Nec Laboratories America, Inc. Document classification with weighted supervised n-gram embedding
US9288251B2 (en) * 2011-06-10 2016-03-15 Citrix Systems, Inc. Adaptive bitrate management on progressive download with indexed media files
CN102332162A (zh) 2011-09-19 2012-01-25 西安百利信息科技有限公司 基于人工神经网络的医学图像兴趣区自动识别和分级压缩方法
US9015092B2 (en) * 2012-06-04 2015-04-21 Brain Corporation Dynamically reconfigurable stochastic learning apparatus and methods
US9326075B2 (en) 2011-10-07 2016-04-26 Cochlear Limited Flexible protocol for an implanted prosthesis
US9235799B2 (en) * 2011-11-26 2016-01-12 Microsoft Technology Licensing, Llc Discriminative pretraining of deep neural networks
CN102523452B (zh) 2011-12-29 2014-12-17 西安空间无线电技术研究所 图像转换压缩传输方法
CN102609222B (zh) * 2012-02-13 2015-03-25 山东华芯半导体有限公司 基于命令描述符的闪存控制方法
US9128925B2 (en) * 2012-04-24 2015-09-08 Freescale Semiconductor, Inc. System and method for direct memory access buffer utilization by setting DMA controller with plurality of arbitration weights associated with different DMA engines
US9015096B2 (en) * 2012-05-30 2015-04-21 Qualcomm Incorporated Continuous time spiking neural network event-based simulation that schedules co-pending events using an indexable list of nodes
US9432489B2 (en) * 2012-06-05 2016-08-30 Intel Corporation Systems and methods for processing encoded data streams
US9159020B2 (en) * 2012-09-14 2015-10-13 International Business Machines Corporation Multiplexing physical neurons to optimize power and area
US20160013773A1 (en) * 2012-11-06 2016-01-14 Pavel Dourbal Method and apparatus for fast digital filtering and signal processing
DE112012007063B4 (de) 2012-12-26 2022-12-15 Intel Corp. Zusammenfügen von benachbarten Sammel-/Streuoperationen
WO2014116712A1 (en) * 2013-01-22 2014-07-31 Samplify Systems, Inc. Data compression and decompression using simd instructions
US10909137B2 (en) 2014-10-06 2021-02-02 Fisher-Rosemount Systems, Inc. Streaming data for analytics in process control systems
CN104050200B (zh) 2013-03-15 2017-12-08 伊姆西公司 用于数据拷贝的方法和装置
US9760346B2 (en) * 2013-05-31 2017-09-12 Microsoft Technology Licensing, Llc Deeply parallel source code compilation
WO2014204331A1 (en) 2013-06-17 2014-12-24 Llc "Topcon Positioning Systems" Nand flash memory interface controller with gnss receiver firmware booting capability
EP3047390A1 (en) * 2013-09-19 2016-07-27 Sysomos L.P. Systems and methods for actively composing content for use in continuous social communication
US9280465B2 (en) * 2013-10-08 2016-03-08 Globalfoundries Inc. Techniques for moving checkpoint-based high-availability log and data directly from a producer cache to a consumer cache
US20150286873A1 (en) * 2014-04-03 2015-10-08 Bruce L. Davis Smartphone-based methods and systems
US9286171B2 (en) * 2013-12-12 2016-03-15 International Business Machines Corporation Priming failover of stateful offload adapters
US20160350250A1 (en) * 2013-12-23 2016-12-01 Intel Corporation Input output data alignment
GB2521828A (en) 2013-12-23 2015-07-08 Sony Corp Data encoding and decoding
US9851771B2 (en) 2013-12-28 2017-12-26 Intel Corporation Dynamic power measurement and estimation to improve memory subsystem power performance
EP2896428B1 (fr) * 2014-01-16 2016-11-09 Sorin CRM SAS Ensemble de réseau de neurones pour l'évaluation et l'adaptation d'une thérapie antitachycardique par un défibrillateur implantable
US20150206050A1 (en) * 2014-01-23 2015-07-23 Qualcomm Incorporated Configuring neural network for low spiking rate
KR101925905B1 (ko) * 2014-04-15 2019-01-28 인텔 코포레이션 연상 메모리들을 사용하는 뉴로모픽 그래프 압축을 위한 방법들, 시스템들 및 컴퓨터 프로그램 제품들
US9219499B2 (en) 2014-05-16 2015-12-22 Robert Bosch Gmbh Run time compression method for a vehicle communication bus
US9892125B1 (en) * 2014-05-23 2018-02-13 MapD Technologies, Inc. Method for logging update queries
US9959142B2 (en) 2014-06-17 2018-05-01 Mediatek Inc. Dynamic task scheduling method for dispatching sub-tasks to computing devices of heterogeneous computing system and related computer readable medium
EP3192012A4 (en) * 2014-09-12 2018-01-17 Microsoft Technology Licensing, LLC Learning student dnn via output distribution
US9990307B1 (en) 2014-10-29 2018-06-05 Netronome Systems, Inc. Split packet transmission DMA engine
EP3035249B1 (en) 2014-12-19 2019-11-27 Intel Corporation Method and apparatus for distributed and cooperative computation in artificial neural networks
EP3035204B1 (en) * 2014-12-19 2018-08-15 Intel Corporation Storage device and method for performing convolution operations
US10223635B2 (en) 2015-01-22 2019-03-05 Qualcomm Incorporated Model compression and fine-tuning
CN104573064B (zh) * 2015-01-23 2017-12-08 四川中科腾信科技有限公司 一种大数据环境下的数据处理方法
US20160267377A1 (en) * 2015-03-12 2016-09-15 Staples, Inc. Review Sentiment Analysis
US10262190B2 (en) * 2015-03-26 2019-04-16 Beijing Kuangshi Technology Co., Ltd. Method, system, and computer program product for recognizing face
US9378044B1 (en) * 2015-03-28 2016-06-28 Vmware, Inc. Method and system that anticipates deleterious virtual-machine state changes within a virtualization layer
US9928144B2 (en) * 2015-03-30 2018-03-27 Commvault Systems, Inc. Storage management of data using an open-archive architecture, including streamlined access to primary data originally stored on network-attached storage and archived to secondary storage
FR3035243B1 (fr) * 2015-04-20 2018-06-29 Commissariat A L'energie Atomique Et Aux Energies Alternatives Placement d'une tache de calcul sur un processeur fonctionnellement asymetrique
US9965824B2 (en) * 2015-04-23 2018-05-08 Google Llc Architecture for high performance, power efficient, programmable image processing
US20160328644A1 (en) 2015-05-08 2016-11-10 Qualcomm Incorporated Adaptive selection of artificial neural networks
US20160335119A1 (en) 2015-05-12 2016-11-17 minds.ai inc Batch-based neural network system
US10083395B2 (en) * 2015-05-21 2018-09-25 Google Llc Batch processing in a neural network processor
US9595002B2 (en) * 2015-05-29 2017-03-14 Sas Institute Inc. Normalizing electronic communications using a vector having a repeating substring as input for a neural network
US20160350653A1 (en) * 2015-06-01 2016-12-01 Salesforce.Com, Inc. Dynamic Memory Network
US20160358069A1 (en) * 2015-06-03 2016-12-08 Samsung Electronics Co., Ltd. Neural network suppression
CN106250981B (zh) * 2015-06-10 2022-04-01 三星电子株式会社 减少存储器访问和网络内带宽消耗的脉冲神经网络
US20160378491A1 (en) 2015-06-26 2016-12-29 Microsoft Technology Licensing, Llc Determination of target location for transfer of processor control
US10275001B2 (en) 2015-06-26 2019-04-30 Intel Corporation Thermal throttling of electronic devices
US20160379109A1 (en) * 2015-06-29 2016-12-29 Microsoft Technology Licensing, Llc Convolutional neural networks on hardware accelerators
US11244225B2 (en) 2015-07-10 2022-02-08 Samsung Electronics Co., Ltd. Neural network processor configurable using macro instructions
WO2017062382A1 (en) 2015-10-04 2017-04-13 Atomwise Inc. Systems and methods for applying a convolutional network to spatial data
US11029949B2 (en) * 2015-10-08 2021-06-08 Shanghai Zhaoxin Semiconductor Co., Ltd. Neural network unit
CN106485318B (zh) * 2015-10-08 2019-08-30 上海兆芯集成电路有限公司 具有混合协处理器/执行单元神经网络单元的处理器
US10471594B2 (en) * 2015-12-01 2019-11-12 Kindred Systems Inc. Systems, devices, and methods for the distribution and collection of multimodal data associated with robots
CN105488563A (zh) * 2015-12-16 2016-04-13 重庆大学 面向深度学习的稀疏自适应神经网络、算法及实现装置
US10007519B2 (en) * 2015-12-22 2018-06-26 Intel IP Corporation Instructions and logic for vector bit field compression and expansion
US11232085B2 (en) * 2016-01-07 2022-01-25 Amazon Technologies, Inc. Outlier detection for streaming data
CN105512723B (zh) * 2016-01-20 2018-02-16 南京艾溪信息科技有限公司 一种用于稀疏连接的人工神经网络计算装置和方法
US10565207B2 (en) * 2016-04-12 2020-02-18 Hsilin Huang Method, system and program product for mask-based compression of a sparse matrix
CN106203624B (zh) * 2016-06-23 2019-06-21 上海交通大学 基于深度神经网络的矢量量化系统及方法
CN106204468B (zh) * 2016-06-27 2019-04-26 深圳市未来媒体技术研究院 一种基于ReLU卷积神经网络的图像去噪方法
US10528864B2 (en) * 2016-08-11 2020-01-07 Nvidia Corporation Sparse convolutional neural network accelerator
WO2018058452A1 (zh) * 2016-09-29 2018-04-05 北京中科寒武纪科技有限公司 一种执行人工神经网络运算的装置和方法
US10296292B2 (en) * 2016-10-20 2019-05-21 Advanced Micro Devices, Inc. Dynamic variable precision computation
CN106530200B (zh) 2016-10-23 2020-01-07 深圳大学 一种基于深度学习模型的隐写图像检测方法及系统
CN106529670B (zh) * 2016-10-27 2019-01-25 中国科学院计算技术研究所 一种基于权重压缩的神经网络处理器、设计方法、芯片
US9959498B1 (en) 2016-10-27 2018-05-01 Google Llc Neural network instruction set architecture
US10067710B2 (en) * 2016-11-23 2018-09-04 Advanced Micro Devices, Inc. Detecting buffer overflows in general-purpose GPU applications
US20180164866A1 (en) * 2016-12-13 2018-06-14 Qualcomm Incorporated Low-power architecture for sparse neural network
US10037490B2 (en) * 2016-12-13 2018-07-31 Google Llc Performing average pooling in hardware
US10169296B2 (en) * 2016-12-30 2019-01-01 Intel Corporation Distributed matrix multiplication for neural networks
US11562115B2 (en) 2017-01-04 2023-01-24 Stmicroelectronics S.R.L. Configurable accelerator framework including a stream switch having a plurality of unidirectional stream links
US10096134B2 (en) * 2017-02-01 2018-10-09 Nvidia Corporation Data compaction and memory bandwidth reduction for sparse neural networks
US10333549B1 (en) * 2017-03-08 2019-06-25 iDensify LLC System and components for encoding integers
US10909447B2 (en) 2017-03-09 2021-02-02 Google Llc Transposing neural network matrices in hardware
US10795836B2 (en) 2017-04-17 2020-10-06 Microsoft Technology Licensing, Llc Data processing performance enhancement for neural networks using a virtualized data iterator
US10671349B2 (en) * 2017-07-24 2020-06-02 Tesla, Inc. Accelerated mathematical engine
US20190081637A1 (en) * 2017-09-08 2019-03-14 Nvidia Corporation Data inspection for compression/decompression configuration and data type determination
KR20190066473A (ko) * 2017-12-05 2019-06-13 삼성전자주식회사 뉴럴 네트워크에서 컨볼루션 연산을 처리하는 방법 및 장치
US12014505B2 (en) * 2019-01-31 2024-06-18 Samsung Electronics Co., Ltd. Method and apparatus with convolution neural network processing using shared operand
US11671111B2 (en) * 2019-04-17 2023-06-06 Samsung Electronics Co., Ltd. Hardware channel-parallel data compression/decompression
CN112465129B (zh) * 2019-09-09 2024-01-09 上海登临科技有限公司 片内异构人工智能处理器

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0334624A2 (en) * 1988-03-23 1989-09-27 Du Pont Pixel Systems Limited Microcoded computer system
EP0340901A2 (en) * 1988-03-23 1989-11-08 Du Pont Pixel Systems Limited Access system for dual port memory
US5056015A (en) * 1988-03-23 1991-10-08 Du Pont Pixel Systems Limited Architectures for serial or parallel loading of writable control store
US20030200315A1 (en) * 2002-04-23 2003-10-23 Mellanox Technologies Ltd. Sharing a network interface card among multiple hosts
US7539608B1 (en) * 2002-05-10 2009-05-26 Oracle International Corporation Techniques for determining effects on system performance of a memory management parameter
US20050125797A1 (en) * 2003-12-09 2005-06-09 International Business Machines Corporation Resource management for a system-on-chip (SoC)
US20080112438A1 (en) * 2006-11-10 2008-05-15 Texas Instruments, Incorporated Mpeg-2 transport stream packet synchronizer
CN102369552A (zh) * 2009-01-12 2012-03-07 美信集成产品公司 存储器子系统
WO2013159291A1 (en) * 2012-04-25 2013-10-31 Empire Technology Development Llc Workload prediction for network-based computing
CN104272386A (zh) * 2012-04-25 2015-01-07 国际商业机器公司 通过分层存储系统内的数据迁移减少功耗
WO2014085975A1 (zh) * 2012-12-04 2014-06-12 中国科学院半导体研究所 可动态重构的多级并行单指令多数据阵列处理系统
US20150195178A1 (en) * 2014-01-09 2015-07-09 Ciena Corporation Method for resource optimized network virtualization overlay transport in virtualized data center environments
US20150293709A1 (en) * 2014-04-14 2015-10-15 Microsoft Corporation Fine-grained bandwidth provisioning in a memory controller
CN106233269A (zh) * 2014-04-14 2016-12-14 微软技术许可有限责任公司 在存储器控制器中的精细粒度带宽供应
US20160239074A1 (en) * 2015-02-13 2016-08-18 Victor W. Lee Performing power management in a multicore processor
CN106203619A (zh) * 2015-05-29 2016-12-07 三星电子株式会社 数据优化的神经网络遍历

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
ADRIAN M. CAULFIELD 等: "A Cloud-Scale Acceleration Architecture", 《IEEE》 *
ADRIAN M. CAULFIELD 等: "A Cloud-Scale Acceleration Architecture", 《IEEE》, 31 December 2016 (2016-12-31), pages 1 - 13 *
JOHANN HAUSWALD 等: "DjiNN and Tonic: DNN as a Service and Its Implications for Future Warehouse Scale Computers", 《ACM》 *
JOHANN HAUSWALD 等: "DjiNN and Tonic: DNN as a Service and Its Implications for Future Warehouse Scale Computers", 《ACM》, 17 June 2015 (2015-06-17), pages 1 - 14 *
谢晓娜: "嵌入式实时系统节能和可靠性优化算法研究", 《中国优秀硕士学位论文全文数据库 信息科技辑》 *
谢晓娜: "嵌入式实时系统节能和可靠性优化算法研究", 《中国优秀硕士学位论文全文数据库 信息科技辑》, no. 02, 15 February 2016 (2016-02-15), pages 137 - 1 *

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Publication number Publication date
WO2018194845A1 (en) 2018-10-25
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WO2018194849A1 (en) 2018-10-25
CN110582785A (zh) 2019-12-17
US20220147833A1 (en) 2022-05-12
CL2019002864A1 (es) 2020-03-06
CN110678843A (zh) 2020-01-10
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US11205118B2 (en) 2021-12-21
CN110582785B (zh) 2024-02-27
CN110546611A (zh) 2019-12-06
US20200233820A1 (en) 2020-07-23
CN110520870A (zh) 2019-11-29
CA3056660A1 (en) 2018-10-25
WO2018194939A1 (en) 2018-10-25
WO2018194846A1 (en) 2018-10-25
US11182667B2 (en) 2021-11-23
EP3612947B1 (en) 2023-09-06
KR20230152828A (ko) 2023-11-03
US20180300602A1 (en) 2018-10-18
EP3612989A1 (en) 2020-02-26
KR20190141694A (ko) 2019-12-24
EP3612942A1 (en) 2020-02-26
CO2019011014A2 (es) 2019-10-21
US20180300633A1 (en) 2018-10-18
US20180300605A1 (en) 2018-10-18
CN110520909A (zh) 2019-11-29
US20180300616A1 (en) 2018-10-18
US20180300614A1 (en) 2018-10-18
EP3613026B1 (en) 2021-05-26
US10963403B2 (en) 2021-03-30
US11010315B2 (en) 2021-05-18
RU2019136750A3 (zh) 2021-12-22
EP3612948A1 (en) 2020-02-26
US20180300607A1 (en) 2018-10-18
US11750212B2 (en) 2023-09-05
WO2018194851A1 (en) 2018-10-25
US20180300604A1 (en) 2018-10-18
CN110506260B (zh) 2023-09-22
WO2018194995A1 (en) 2018-10-25
EP3612988A2 (en) 2020-02-26
EP3612991A1 (en) 2020-02-26
CN110537194B (zh) 2023-07-07
MX2019012388A (es) 2020-01-23
MX2023008178A (es) 2023-11-28
US11909422B2 (en) 2024-02-20
CN110520857A (zh) 2019-11-29
CN110506260A (zh) 2019-11-26
CN110546654B (zh) 2024-03-29
SG11201909175XA (en) 2019-11-28
EP3613026A1 (en) 2020-02-26
CN110520846B (zh) 2023-07-28
CN110546610B (zh) 2023-02-10
EP3612991B1 (en) 2023-12-13
US20180300617A1 (en) 2018-10-18
CN110546611B (zh) 2023-05-02
US20180300603A1 (en) 2018-10-18
CN110520856B (zh) 2023-03-31
EP3612937A1 (en) 2020-02-26
EP3612936B1 (en) 2023-10-18
WO2018194940A1 (en) 2018-10-25
US20180300613A1 (en) 2018-10-18
AU2018256212A1 (en) 2019-09-19
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