KR20200034499A - 메모리 장치와 통신하는 데이터 처리 장치 및 방법 - Google Patents

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Abstract

메모리 인터페이스를 통해서 메모리 장치와 통신하는 데이터 처리 장치는, 본 개시의 예시적 실시예에 따라, 제1 데이터를 생성하는 적어도 하나의 데이터 프로세서, 메모리 장치에 기입되는 제2 데이터를 제1 데이터로부터 생성하는 데이터 컨버터, 및 메모리 장치 및/또는 메모리 인터페이스의 소비 전력을 감소시키기 위하여 제1 데이터보다 작은 크기의 제2 데이터가 생성되도록, 데이터 컨버터를 인에이블하는 컨트롤러를 포함할 수 있다.

Description

메모리 장치와 통신하는 데이터 처리 장치 및 방법{DATA PROCESSING DEVICE AND METHOD OF COMMUNICATING WITH MEMORY DEVICE}
본 개시의 기술적 사상은 데이터 처리 장치에 관한 것으로서, 구체적으로 메모리 장치와 통신하는 데이터 처리 장치 및 방법에 관한 것이다.
데이터 처리 장치는, 입력 데이터, 출력 데이터 또는 입력 데이터로부터 출력 데이터를 생성하는 과정에서 발생하는 중간 데이터 등을 저장하고 저장된 데이터를 사용하기 위하여, 메모리 장치와 통신할 수 있다. 데이터 처리 장치 및 메모리 장치는 약속된 인터페이스, 즉 메모리 인터페이스를 통해서 상호 통신할 수 있고, 예컨대 복수의 신호 라인들을 통해서 전기적 신호를 주고받음으로써 상호 통신할 수 있다. 데이터 처리 장치에 의해서 처리되는 데이터의 양이 증가하고 데이터 처리 장치의 동작 속도가 상승함에 기인하여, 메모리 장치와의 통신이 더욱 빈번하게 발생할 수 있고, 보다 많은 양의 데이터가 메모리 인터페이스를 통해서 이동할 수 있다. 이에 따라, 메모리 장치 및 메모리 인터페이스에서 소비되는 전력이 현저하게 증가할 수 있다.
본 개시의 기술적 사상은 메모리 장치 및 메모리 인터페이스의 감소된 소비 전력을 제공하는 데이터 처리 장치 및 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따라 메모리 인터페이스를 통해서 메모리 장치와 통신하는 데이터 처리 장치는, 제1 데이터를 생성하는 적어도 하나의 데이터 프로세서, 메모리 장치에 기입되는 제2 데이터를 제1 데이터로부터 생성하는 데이터 컨버터, 및 메모리 장치 및/또는 메모리 인터페이스의 소비 전력을 감소시키기 위하여 제1 데이터보다 작은 크기의 제2 데이터가 생성되도록, 데이터 컨버터를 인에이블하는 컨트롤러를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따라 통신 채널을 통해서 수신된 신호를 처리하는 데이터 처리 장치는, 통신 채널을 통해서 수신된 신호를 처리함으로써 제1 데이터를 생성하는 데이터 프로세서, 메모리 인터페이스를 통해서 메모리 장치에 기입되는 제2 데이터를 제1 데이터로부터 생성하도록 구성되고, 인에이블시 제1 데이터보다 작은 크기의 제2 데이터를 생성하도록 구성되고, 디스에이블시 제1 데이터와 동일한 제2 데이터를 생성하는 데이터 컨버터, 및 통신 채널을 통해서 수신된 신호를 처리함으로써 획득된 채널 정보에 기초하여 데이터 컨버터를 제어하는 컨트롤러를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따라 메모리 인터페이스를 통해서 메모리 장치와 통신하는 방법은, 메모리 장치에 저장하기 위한 제1 데이터를 생성하는 단계, 제1 데이터를 변환함으로써 제2 데이터를 생성하는 단계, 및 제2 데이터를 메모리 장치에 기입하는 단계를 포함할 수 있고, 제2 데이터를 생성하는 단계는, 메모리 장치 및/또는 메모리 인터페이스의 소비 전력을 감소시키기 위하여 제1 데이터보다 작은 크기의 제2 데이터를 생성하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 데이터 처리 장치에 의하면, 메모리 장치 및/또는 메모리 인터페이스에서 소비되는 전력이 감소할 수 있고, 데이터 처리 장치 및 메모리 장치를 포함하는 시스템의 소비 전력이 감소할 수 있다.
또한, 본 개시의 예시적 실시예에 따른 데이터 처리 장치에 의하면, 시스템의 상태에 따라 메모리 장치 및/또는 메모리 인터페이스에서 소비되는 전력을 조절함으로써 시스템의 전력 효율성을 향상시킬 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 데이터 처리 장치를 포함하는 시스템을 나타낸다.
도 2는 본 개시의 예시적 실시예에 따라 메모리 장치와 통신하는 방법을 나타낸다.
도 3은 본 개시의 예시적 실시예에 따른 데이터 처리 장치를 나타낸다.
도 4는 본 개시의 예시적 실시예에 따라 도 3의 룩업 테이블의 예시를 나타낸다.
도 5는 본 개시의 예시적 실시예에 따른 데이터 처리 장치를 나타낸다.
도 6은 본 개시의 예시적 실시예에 따라 도 2의 단계 S100의 예시를 나타낸다.
도 7은 본 개시의 예시적 실시예에 따른 데이터 처리 장치를 나타낸다.
도 8은 본 개시의 예시적 실시예에 따라 도 2의 단계 S100의 예시를 나타낸다.
도 9는 본 개시의 예시적 실시예에 따른 데이터 처리 장치를 포함하는 사용자 기기 및 이를 포함하는 무선 통신 시스템을 나타낸다.
도 10 및 도 11은 본 개시의 예시적 실시예에 따라 도 2의 단계 S100의 예시들을 나타낸다.
도 12는 본 개시의 예시적 실시예에 따른 데이터 처리 장치를 포함하는 시스템을 나타낸다.
도 13은 본 개시의 예시적 실시예에 따라 도 12의 데이터 컨버터의 예시를 나타낸다.
도 14a 및 도 14b는 본 개시의 예시적 실시예들에 따라 도 13의 비트 레이트 컨버터의 동작의 예시들을 나타낸다.
도 15는 본 개시의 예시적 실시예에 따라 도 12의 데이터 컨버터의 예시를 나타낸다.
도 16은 본 개시의 예시적 실시예에 따라 메모리 장치와 통신하는 방법을 나타낸다.
도 1은 본 개시의 예시적 실시예에 따른 데이터 처리 장치(110)를 포함하는 시스템(100)을 나타내는 블록도이다. 도 1에 도시된 바와 같이, 시스템(100)은 메모리 인터페이스(IF)를 통해서 상호 통신하는 데이터 처리 장치(110) 및 메모리 장치(120)를 포함할 수 있다.
시스템(100)은 데이터 처리 장치(110) 및 메모리 장치(120)를 포함하는 임의의 장치(apparatus)를 지칭할 수 있다. 일부 실시예들에서, 시스템(100)은 컴퓨팅 시스템으로서, 랩탑 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 웨어러블 디바이스, PMP(Portable Media Player) 등을 포함하는 휴대형 컴퓨팅 시스템일 수도 있고, 데스크탑 컴퓨터, 서버, 가전 기기 등과 같은 고정형 컴퓨팅 시스템일 수도 있다. 일부 실시예들에서, 시스템(100)은 전술된 컴퓨팅 시스템들, 자동차 제어 시스템, 산업용 제어 시스템 등의 부품으로서, 데이터 처리 장치(110) 및 메모리 장치(120)가 실장된 기판(board)을 포함하는 모듈을 포함할 수도 있다.
일부 실시예들에서, 데이터 처리 장치(110) 및 메모리 장치(120)는 반도체 공정을 통해서 제조되는 반도체 칩들일 수 있다. 데이터 처리 장치(110) 및 메모리 장치(120)는, 일부 실시예들에서 하나의 반도체 패키지에 포함될 수도 있고, 일부 실시예들에서 독립적인 패키지들로서 인쇄회로기판(Printed Circuit Board)에 실장될 수도 있다. 데이터 처리 장치(110)는 비제한적인 예시로서, AP(Application Processor), ASIC(Application Specific Integrated Circuit), ASIP(Application Specific Instruction set Processor), FPGA(Field Programmable Gate Array) 등일 수 있다. 메모리 장치(120)는 비제한적인 예시로서, EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성(nonvolatile) 메모리를 포함할 수도 있고, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 휘발성(volatile) 메모리를 포함할 수도 있다.
데이터 처리 장치(110) 및 메모리 장치(120)는 메모리 인터페이스(IF)를 통해서 상호 통신할 수 있다. 데이터 처리 장치(110)는 메모리 인터페이스(IF)를 통해서, 예컨대 기입(write) 커맨드, 독출(read) 커맨드 등과 같은 커맨드 및 어드레스를 메모리 장치(120)에 제공할 수 있다. 또한, 데이터 처리 장치(110)는 기입 커맨드와 함께 데이터를 메모리 장치에 제공할 수도 있는 한편, 독출 커맨드에 후속하여 메모리 장치(120)로부터 데이터를 수신할 수도 있다. 도 1에 도시된 바와 같이, 본 명세서에서 메모리 인터페이스(IF)를 통해서, 데이터 처리 장치(110)가 메모리 장치(120)에 제공하는 데이터 및 메모리 장치(120)로부터 수신하는 데이터는, 제2 데이터(D2)로서 지칭될 수 있다. 이하에서, 본 개시의 예시적 실시예들은 데이터 처리 장치(110)가 제2 데이터(D2)를 메모리 장치(120)에 기입하는 동작을 주로 참조하여 설명될 것이다.
메모리 인터페이스(IF)는 비제한적인 예시로서, DDR2, DDR4, GDDR 등과 같이 통신을 위한 버스 프로토콜을 지칭할 수 있고, 적어도 하나의 채널을 정의할 수 있다. 일부 실시예들에서, 메모리 인터페이스(IF)는 커맨드, 어드레스 및 데이터를 위한 독립적인 채널들을 정의할 수도 있고, 커맨드, 어드레스 및 데이터 중 2이상이 공유하는 채널을 정의할 수도 있다. 채널은 적어도 하나의 신호 라인을 포함할 수 있고, 커맨드, 어드레스 및 데이터는 적어도 하나의 신호 라인을 통해서 전기적 신호로서 이동할 수 있다. 시스템(100)에서 처리가 요구되는 데이터의 양이 증가함에 따라, 데이터 처리 장치(110)에서 처리되는 데이터의 양이 증가할 수 있다. 이에 따라, 데이터 처리 장치(110)는 데이터의 기입 및/또는 독출을 위하여 메모리 인터페이스(IF)를 통해 메모리 장치(120)와 보다 빈번하게 통신할 수 있고, 메모리 장치(120) 및 메모리 인터페이스(IF)에서 소비되는 전력이 증가할 수 있다. 실험 결과들은 데이터 처리 속도 및 데이터의 양이 증가함에 따라, 데이터 처리 장치(110)에서 소비되는 전력보다 메모리 장치(120) 및 메모리 인터페이스(IF)에서 소비되는 전력이 보다 빠르게 증가하는 것을 보여준다. 이하에서, 도면들을 참조하여 후술되는 바와 같이, 데이터 처리 장치(110)는 메모리 인터페이스(IF)를 통해서 이동하는 제2 데이터(D2)의 크기를 감소시킴으로써 메모리 장치(120) 및 메모리 인터페이스(IF)에서 소비되는 전력을 감소시킬 수 있다. 본 명세서에서 다른 언급이 없는 한, 제2 데이터(D2)의 크기를 감소시킴으로써 메모리 장치(120) 및 메모리 인터페이스(IF)에서 소비되는 전력을 감소시키는 것은, 단순하게 메모리 인터페이스(IF)의 소비 전력을 감소시키는 것으로 지칭될 수도 있다.
도 1을 참조하면, 데이터 처리 장치(110)는 데이터 프로세서들(112), 데이터 컨버터(114) 및 컨트롤러(116)를 포함할 수 있다. 데이터 프로세서들(112)은 메모리 장치(120)에 저장하기 위한 제1 데이터(D1)를 생성할 수 있고, 제1 데이터(D1)를 데이터 컨버터(114)에 제공할 수 있다. 데이터 프로세서들(112)은 제1 내지 제n 데이터 프로세서들(DP1 내지 DPn)로 구성될 수 있다(n은 1보다 큰 정수). 일부 실시예들에서, 데이터 처리 장치(110)는, 도 1에 도시된 바와 상이하게, 하나의 데이터 프로세서만을 포함할 수도 있다.
제1 내지 제n 데이터 프로세서(DP1 내지 DPn) 각각은 제1 데이터(D1)를 생성하는 임의의 프로세서를 지칭할 수 있다. 예를 들면, 제1 내지 제n 데이터 프로세서(DP1 내지 DPn) 각각은, 명령어들을 실행하는, 예컨대 CPU(Central Processing Unit), DSP(Digital Signal Processor), GPU(Graphic Processing Unit) 등과 같은 코어를 포함할 수도 있고, 하드웨어 가속기(accelerator) 등과 같은 하드웨어 전용의 IP(Intellectual Property)일 수도 있다. 제1 내지 제n 데이터 프로세서들(DP1 내지 DPn) 각각은 처리 대상이 되는 입력 데이터, 입력 데이터를 처리함으로써 생성된 중간 데이터 및 결과 데이터로서 제1 데이터(D1)를 생성할 수 있다. 전술된 바와 같이, 데이터 처리 장치(110)의 데이터 처리량 및 처리속도가 증가함에 따라 데이터 컨버터(114)에 제공되는 제1 데이터(D1)의 크기가 증가할 수 있다.
데이터 컨버터(114)는 데이터 프로세서들(112)로부터 제1 데이터(D1)를 수신할 수 있고, 컨트롤러(116)로부터 수신되는 제어 신호(CTR)에 따라 제1 데이터(D1)를 변환함으로써 제2 데이터(D2)를 생성할 수 있다. 도 2를 참조하여 후술되는 바와 같이, 데이터 컨버터(114)는 제어 신호(CTR)에 따라 제1 데이터(D1)와 동일한 제2 데이터(D2)를 생성할 수도 있고, 제1 데이터(D1)보다 작은 크기를 가지는 제2 데이터(D2)를 생성할 수도 있다. 데이터 컨버터(114)는 제1 데이터(D1)보다 작은 크기를 가지는 제2 데이터(D2)를 생성하기 위하여, 임의의 방식으로 제1 데이터(D1)를 변환할 수 있다. 예를 들면, 데이터 컨버터(114)는 비손실 압축, 손실 압축과 같이 제1 데이터(D1)를 압축함으로써 제2 데이터(D2)를 생성할 수도 있고, 제1 데이터(D1)의 상위 비트들을 제거하는 비트 포화(bit saturation), 제1 데이터(D1)의 하위 비트들을 제거하는 비트 자르기(bit clipping)와 같은 제1 데이터(D1)의 비트폭을 감소시키는 기법, 데이터 맵핑(mapping), 데이터 펑처링(data puncturing) 등에 의해서 제2 데이터(D2)를 생성할 수도 있다. 일부 실시예들에서, 데이터 컨버터(114)는 복수의 변환 방식들을 지원할 수 있고, 제어 신호(CTR)에 따라 선택된 하나의 변환 방식에 의해서 제1 데이터(D1)로부터 제2 데이터(D2)를 생성할 수 있다.
컨트롤러(116)는 제2 데이터(D2)의 크기를 결정할 수 있고, 제2 데이터(D2)의 결정된 크기에 기초하여 데이터 컨버터(114)에 제어 신호(CTR)를 제공할 수 있다. 일부 실시예들에서, 컨트롤러(116)에 의해서 결정된 제2 데이터(D2)의 크기는, 제1 데이터(D1)에 대한 제2 데이터(D2)의 비율을 지칭할 수 있다. 일부 실시예들에서, 컨트롤러(116)에 의해서 결정된 제2 데이터(D2)의 크기는, 제2 데이터(D2)의 최대 크기를 지칭할 수도 있다.
컨트롤러(116)는 다양한 인자들에 기초하여 제2 데이터(D2)의 크기를 결정할 수 있고, 결정된 크기의 제2 데이터(D2)가 생성되어 메모리 인터페이스(IF)를 통해서 메모리 장치(120)에 제공되도록, 데이터 컨버터(114)를 제어할 수 있다. 일부 실시예들에서, 컨트롤러(116)는 메모리 장치(120) 및 메모리 인터페이스(IF)의 소비 전력을 감소시키기 위하여 제1 데이터(D1)보다 작은 크기의 제2 데이터(D2)가 생성되도록 제어 신호(CTR)를 생성할 수 있다. 예를 들면, 컨트롤러(116)는 제1 데이터(D1)에 포함된 일부 정보가 제거될지라도 데이터 처리 장치(110)의 동작에 영향이 없는 상태를 인식할 수 있고, 인식된 상태에 기초하여 데이터 컨버터(114)로 하여금 제1 데이터(D1)에 포함된 일부 정보를 제거함으로써 제2 데이터(D2)를 생성하도록 제어 신호(CTR)를 생성할 수 있다. 또한, 일부 실시예들에서, 컨트롤러(116)는 데이터 처리 장치(110)(또는 시스템(100))의 성능을 높이기 위하여 제1 데이터(D1)와 동일한 제2 데이터(D2)가 생성되도록 제어 신호(CTR)를 생성할 수도 있다. 컨트롤러(116)의 동작의 예시는 도 2를 참조하여 후술될 것이다. 데이터 컨버터(114) 및 컨트롤러(116) 각각은, 논리 합성에 의해서 설계되는 로직 블록을 포함할 수도 있고, 명령어들을 포함하는 소프트웨어 블록 및 이를 실행하는 프로세서를 포함할 수도 있다.
도 2는 본 개시의 예시적 실시예에 따라 메모리 장치와 통신하는 방법을 나타내는 순서도이다. 예를 들면, 도 2의 방법은 도 1의 컨트롤러(116)에 의해서 수행될 수 있다. 이하에서, 도 2는 도 1을 참조하여 설명될 것이다.
도 2를 참조하면, 단계 S100에서 메모리 장치(120) 및/또는 메모리 인터페이스(IF)의 전력을 저감(低減)할지 여부를 결정하는 동작이 수행될 수 있다. 일부 실시예들에서, 컨트롤러(116)는 시스템(100) 내부에서 획득된 내부 정보에 기초하여 메모리 장치(120) 및 메모리 인터페이스(IF)의 전력을 저감할지 여부를 결정할 수 있다. 일부 실시예들에서, 컨트롤러(116)는 시스템(100)의 외부로부터 수신된 신호로부터 추출된 외부 정보에 기초하여 메모리 장치(120) 및 메모리 인터페이스(IF)의 전력을 저감할지 여부를 결정할 수 있다. 또한, 일부 실시예들에서, 컨트롤러(116)는 내부 정보 및 외부 정보 모두에 기초하여 메모리 장치(120) 및 메모리 인터페이스(IF)의 전력을 저감할지 여부를 결정할 수도 있다.
단계 S100에 후속하여 단계 S200에서, 데이터 컨버터(114)를 제어하는 동작이 수행될 수 있다. 도 2에 도시된 바와 같이, 단계 S200은 단계 S201 및 단계 S202를 포함할 수 있고, 단계 S100에서 메모리 인터페이스(IF)의 전력을 저감하는 것으로 결정된 경우 단계 S201이 후속하여 수행될 수 있는 한편, 그렇지 아니한 경우 단계 S202가 후속하여 수행될 수 있다.
단계 S201에서, 데이터 컨버터(114)를 인에이블하는 동작이 수행될 수 있다. 예를 들면, 컨트롤러(116)는 데이터 컨버터(114)로 하여금 제1 데이터(D1)보다 작은 크기의 제2 데이터(D2)를 생성하도록, 데이터 컨버터(114)를 인에이블시킬 수 있다. 본 명세서에서, 인에이블된 데이터 컨버터(114)는 제1 데이터(D1)보다 작은 크기의 제2 데이터(D2)를 생성하는 상태에 대응할 수 있다. 일부 실시예들에서, 데이터 컨버터(114)는 복수의 변환 방식들을 지원할 수 있고, 컨트롤러(116)는 데이터 컨버터(114)를 인에이블하는 동시에 복수의 변환 방식들 중 하나를 지시할 수 있다.
단계 S202에서, 데이터 컨버터(114)를 디스에이블하는 동작이 수행될 수 있다. 예를 들면, 컨트롤러(116)는 데이터 컨버터(114)로 하여금 제1 데이터(D1)와 동일한 제2 데이터(D2)를 생성하도록, 데이터 컨버터(114)를 디스에이블시킬 수 있다. 본 명세서에서, 디스에이블된 데이터 컨버터(114)는 제1 데이터(D1)와 동일한 제2 데이터(D2)를 생성하는 상태에 대응할 수 있다. 예를 들면, 제어 신호(CTR)에 응답하여 디스에이블된 데이터 컨버터(114)는, 제1 데이터(D1)를 바이패스(bypass)시킴으로써 제2 데이터(D2)를 출력할 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 데이터 처리 장치(30)를 나타내는 블록도이다. 구체적으로, 도 1의 데이터 처리 장치(110)와 비교할 때, 도 3의 데이터 처리 장치(30)는 룩업 테이블(38)을 더 포함할 수 있다. 이하에서, 도 3은 도 1을 참조하여 설명될 것이며, 도 3에 대한 설명 중 도 1에 대한 설명과 중복되는 내용은 생략될 것이다.
도 3을 참조하면, 데이터 처리 장치(30)는 데이터 프로세서들(32), 데이터 컨버터(34), 컨트롤러(36) 및 룩업(lookup) 테이블(38)을 포함할 수 있다. 데이터 프로세서들(32)은 제1 내지 제n 데이터 프로세서(DP1 내지 DPn)로 구성될 수 있고(n은 1보다 큰 정수), 데이터 컨버터(34)에 제1 데이터(D1)를 제공할 수 있다. 예를 들면, 제1 내지 제n 데이터 프로세서(DP1 내지 DPn)는 버스를 공유할 수 있고, 메모리 장치(120)에 저장하기 위한 제1 데이터(D1)를 버스를 통해서 데이터 컨버터(34)에 제공할 수 있다.
데이터 프로세서들(32)은 일부 실시예들에서, 제1 내지 제n 데이터 프로세서(DP1 내지 DPn) 중 데이터 컨버터(34)에 제1 데이터(D1)를 현재 제공하는 데이터 프로세서를 나타내는 인덱스 데이터(IDX)를 제공할 수 있다. 예를 들면, 인덱스 데이터(IDX)는 1이상 n이하의 인덱스를 포함할 수 있다. 또한, 일부 실시예들에서, 데이터 프로세서들(32) 중 2이상의 데이터 프로세서들이 동시에 데이터 컨버터(34)에 제1 데이터(D1)를 제공할 수도 있다. 예를 들면, 제1 데이터 프로세서(DP1) 및 제n 데이터 프로세서(DPn)는 시분할 방식으로 제1 데이터(D1)를 데이터 컨버터(34)에 제공할 수 있고, 이 경우 인덱스 데이터(IDX)는 제1 데이터 프로세서(DP1)를 나타내는 인덱스 '1' 및 제n 데이터 프로세서(DPn)를 나타내는 인덱스 'n'을 포함할 수 있다.
룩업 테이블(38)은 컨트롤러(36)에 레퍼런스 데이터(REF)를 제공할 수 있다. 룩업 테이블(38)은 레퍼런스 데이터(REF)를 저장하기 위한 임의의 메모리 소자, 예컨대 비휘발성 메모리 소자를 포함할 수 있다. 레퍼런스 데이터(REF)는 컨트롤러(36)가 데이터 컨버터(34)를 제어하는데 필요한 정보, 즉 메모리 인터페이스(IF)의 소비 전력의 절감 여부를 결정하는데 필요한 정보를 포함할 수 있다. 레퍼런스 데이터(REF)는, 일부 실시예들에서 데이터 처리 장치(30)의 제조 과정에서 룩업 테이블(38)에 기입될 수 있다. 룩업 테이블(38) 및 레퍼런스 데이터(REF)의 예시는 도 4를 참조하여 후술될 것이다.
컨트롤러(36)는 데이터 프로세서들(32)로부터 인덱스 데이터(IDX)를 수신할 수 있고, 룩업 테이블(38)로부터 레퍼런스 데이터(REF)를 수신할 수 있고, 인덱스 데이터(IDX) 및 레퍼런스 데이터(REF)에 기초하여 제어 신호(CTR)를 생성할 수 있다. 일부 실시예들에서, 컨트롤러(36)는 인덱스 데이터(IDX)에 기초하여 데이터 프로세서들(32) 중 제1 데이터(D1)를 생성하는 적어도 하나의 데이터 프로세서를 인식할 수 있고, 인식된 적어도 하나의 데이터 프로세서가 생성한 제1 데이터(D1)에 기인하여 메모리 장치(120) 및 메모리 인터페이스(IF)에서 소비되는 전력을 추정할 수 있다. 또한, 도 4를 참조하여 후술되는 바와 같이, 컨트롤러(36)는 룩업 테이블(38)로부터 제공되는 레퍼런스 데이터(REF)에 기초하여 메모리 장치(120) 및 메모리 인터페이스(IF)에서 소비되는 전력을 추정할 수 있다. 컨트롤러(36)는 추정된 전력에 기초하여, 메모리 장치(120) 및 메모리 인터페이스(IF)의 소비 전력을 절감할지 여부, 즉 데이터 컨버터(34)의 인에이블 여부를 결정할 수 있다. 예를 들면, 컨트롤러(36)는 추정된 전력과 미리 정의된 적어도 하나의 기준값을 비교할 수 있고, 미리 정의된 조건을 충족시키는 경우, 예컨대 추정된 전력이 기준값보다 큰 경우 메모리 장치(120) 및 메모리 인터페이스(IF)의 소비 전력을 절감하기 위한 제어 신호(CTR)를 출력할 수 있다.
도 4는 본 개시의 예시적 실시예에 따라 도 3의 룩업 테이블(38)의 예시를 나타내는 도면이다. 도 3을 참조하여 전술된 바와 같이, 도 4의 룩업 테이블(38')은 레퍼런스 데이터(REF)를 저장할 수 있고, 도 3의 컨트롤러(36)는 레퍼런스 데이터(REF)에 기초하여 메모리 장치 및 메모리 인터페이스(IF)에서 소비되는 전력을 추정할 수 있다. 도 4에 도시된 룩업 테이블(38')에 포함된 데이터는 예시이며, 도 3의 룩업 테이블(38)은, 일부 실시예들에서 도 4에 도시된 데이터 중 일부만을 포함할 수도 있고, 일부 실시예들에서 도 4에 도시되지 아니한 데이터를 더 포함할 수도 있다. 이하에서, 도 4는 도 3을 참조하여 설명될 것이다.
일부 실시예들에서, 룩업 테이블(38')은 메모리 장치 및/또는 메모리 인터페이스(IF)에서 소비되는 전력을 엔트리로서 포함할 수 있다. 예를 들면, 도 4에 도시된 바와 같이, 룩업 테이블(38')은 복수의 엔트리들(예컨대, P10, Pn3 등)을 포함할 수 있고, 복수의 엔트리들 각각은 룩업 테이블(38')의 행 및 열에 대응하는 조건에서 메모리 장치 및/또는 메모리 인터페이스(IF)가 소비하는 전력에 대응할 수 있다. 컨트롤러(36)는 현재 조건에 대응하는 엔트리를 포함하는 레퍼런스 데이터(REF)를 룩업 테이블(38')로부터 수신할 수 있고, 레퍼런스 데이터(REF)에 기초하여 메모리 장치 및/또는 메모리 인터페이스(IF)가 소비하는 전력을 추정할 수 있다.
일부 실시예들에서, 룩업 테이블(38')은 데이터 프로세서들(32) 각각에 대응하는 전력 정보를 저장할 수 있다. 예를 들면, 도 4의 룩업 테이블(38')에서 하나의 행은 하나의 데이터 프로세서에 대응할 수 있고, 룩업 테이블(38')은 제1 데이터 프로세서(DP1)에 대한 전력 정보로서 P10, P11, P12 및 P13을 포함할 수 있다. 컨트롤러(36)는 데이터 프로세서들(32)로부터 수신된 인덱스 데이터(IDX)로부터 현재 제1 데이터(D1)를 생성하는 데이터 프로세서를 인식할 수 있고, 데이터 프로세서에 대응하는 전력 정보를 획득함으로써 메모리 장치 및/또는 메모리 인터페이스(IF)가 소비하는 전력을 추정할 수 있다.
일부 실시예들에서, 룩업 테이블(38')은 제1 데이터(D1)와 동일한 제2 데이터(D2)에 의해서 메모리 장치 및/또는 메모리 인터페이스(IF)에서 소비되는 전력(본 명세서에서 제1 전력으로 지칭될 수 있다)에 대한 정보를 포함할 수 있다. 다시 말해서, 룩업 테이블(38')은 데이터 컨버터(34)가 디스에이블된 상태에서 메모리 장치 및/또는 메모리 인터페이스(IF)에서 소비되는 전력에 대한 정보를 포함할 수 있다. 도 4에 도시된 바와 같이, 룩업 테이블(38')에서 두 번째 컬럼에 포함된 엔트리들(예컨대, P10, Pn0 등)은 데이터 컨버터(34)가 디스에이블된 상태에서, 제1 내지 제n 데이터 프로세서(DP1 내지 DPn)에 따라 메모리 장치 및/또는 메모리 인터페이스(IF)에서 소비되는 전력들(본 명세서에서 복수의 제1 전력들로서 지칭될 수 있다)에 대응할 수 있다. 예를 들면, 제1 데이터 프로세서(DP1)가 제1 데이터(D1)를 생성하고, 제1 데이터(D1)와 동일한 제2 데이터(D2)가 메모리 인터페이스(IF)를 통해서 메모리 장치(예컨대, 도 1의 120)에 기입되는 경우, 메모리 장치 및/또는 메모리 인터페이스(IF)가 소비하는 전력은 P10에 대응할 수 있다. 컨트롤러(36)는 룩업 테이블(38')의 두 번째 컬럼에 포함된 엔트리들에 기초하여, 데이터 컨버터(34)가 디스에이블된 상태에서 메모리 장치 및/또는 메모리 인터페이스(IF)가 소비하는 전력을 추정할 수 있다.
일부 실시예들에서, 룩업 테이블(38')은 제1 데이터(D1)보다 작은 크기의 제2 데이터(D2)에 의해서 메모리 장치 및/또는 메모리 인터페이스(IF)에서 소비되는 전력(본 명세서에서 제2 전력으로 지칭될 수 있다)에 대한 정보를 포함할 수 있다. 다시 말해서, 룩업 테이블(38')은 데이터 컨버터(34)가 인에이블된 상태에서 메모리 장치 및/또는 메모리 인터페이스(IF)에서 소비되는 전력에 대한 정보를 포함할 수 있다. 도 4에 도시된 바와 같이, 룩업 테이블(38')에서 세 번째 내지 다섯 번째 컬럼들에 포함된 엔트리들(예컨대, P11, Pn3 등)은 데이터 컨버터(34)가 인에이블된 상태에서, 제1 내지 제n 데이터 프로세서(DP1 내지 DPn)에 따라 메모리 메모리 장치 및/또는 인터페이스(IF)에서 소비되는 전력들에 대응할 수 있다.
도 1을 참조하여 전술된 바와 같이, 데이터 컨버터(34)는 복수의 변환 방식들을 지원할 수 있고, 이에 따라 룩업 테이블(38')은 복수의 변환 방식들에 대응하는 전력들(본 명세서에서 복수의 제2 전력들로서 지칭될 수 있다)에 대한 정보를 포함할 수 있다. 예를 들면, 제1 데이터 프로세서(DP1)가 제1 데이터(D1)를 생성하고, 데이터 컨버터(34)가 제1 변환 방식에 따라 제1 데이터(D1)를 변환함으로써 제2 데이터(D2)를 생성하는 경우, 메모리 장치 및/또는 메모리 인터페이스(IF)가 소비하는 전력은 P11에 대응할 수 있다. 비록 도 4에서 룩업 테이블(38')은 3개의 상이한 변환 방식들에 대응하는 엔트리들을 포함하는 것으로 도시되었으나, 데이터 컨버터(34)가 지원하는 변환 방식들에 따라 3개 미만 또는 3개 초과의 변환 방식들에 대응하는 엔트리들을 포함할 수도 있는 점은 이해될 것이다.
도 5는 본 개시의 예시적 실시예에 따른 데이터 처리 장치(50)를 나타내는 블록도이고, 도 6은 본 개시의 예시적 실시예에 따라 도 2의 단계 S100의 예시를 나타내는 순서도이다. 구체적으로, 도 5는 도 1의 데이터 처리 장치(110)와 비교할 때, 전력 요청(REQ)을 수신하는 컨트롤러(56)를 포함하는 데이터 처리 장치(50)를 나타내고, 도 6의 단계 S100a은 도 5의 컨트롤러(56)에 의해서 수행될 수 있다. 이하에서, 도 5 및 도 6은 도 1을 참조하여 설명될 것이고, 도 5 및 도 6에 대한 설명 중 도 1과 중복되는 내용은 생략될 것이다.
도 5를 참조하면, 데이터 처리 장치(50)는 데이터 프로세서들(52), 데이터 컨버터(54) 및 컨트롤러(56)를 포함할 수 있다. 데이터 프로세서들(52)은 제1 내지 제n 데이터 프로세서(DP1 내지 DPn)로 구성될 수 있고(n은 1보다 큰 정수), 데이터 컨버터(54)에 제1 데이터(D1)를 제공할 수 있다.
컨트롤러(56)는 전력 요청(REQ)에 기초하여, 데이터 컨버터(54)를 제어하기 위한 제어 신호(CTR)를 생성할 수 있다. 전력 요청(REQ)은 데이터 처리 장치(50)의 소비 전력에 대한 요청으로서 데이터 처리 장치(50)의 외부로부터 수신될 수 있다. 일부 실시예들에서, 전력 요청(REQ)은 데이터 처리 장치(50)를 포함하는 시스템(예컨대, 도 1의 100)의 외부로부터 수신될 수도 있다. 전력 요청(REQ)의 예시들은 도 6을 참조하여 후술될 것이다. 컨트롤러(56)는 전력 요청(REQ)에 기초하여 제어 신호(CTR)를 생성할 수 있고, 일부 실시예들에서 전력 요청(REQ)뿐만 아니라 메모리 장치(120) 및/또는 메모리 인터페이스(IF)의 추정된 전력에 기초하여 제어 신호(CTR)를 생성할 수도 있다.
도 6을 참조하면, 단계 S100a는 단계 S110a 및 단계 S120a를 포함할 수 있다. 도 2를 참조하여 전술된 바와 같이, 단계 S100a에서 메모리 인터페이스(IF)의 전력을 저감할지 여부를 결정하는 동작이 수행될 수 있다.
단계 S110a에서, 데이터 처리 장치(50)의 외부로부터 전력 요청(REQ)을 수신하는 동작이 수행될 수 있다. 예를 들면, 도 1의 시스템(100)은 데이터 처리 장치(110) 및 메모리 장치(120)뿐만 아니라 시스템(100)을 제어하는 메인 컨트롤러를 포함할 수 있고, 데이터 처리 장치(110)는 메인 컨트롤러로부터 전력 요청(REQ)을 수신할 수 있다. 도 6에 도시된 바와 같이, 단계 S110a는 단계 111a 및 단계 S112a를 포함할 수 있고, 일부 실시예들에서 단계 S110a는 단계 S111a 및 단계 S112a 중 하나만을 포함할 수도 있다.
단계 S111a에서, 모드 신호를 수신하는 동작이 수행될 수 있다. 예를 들면, 데이터 처리 장치(50)는 데이터 처리 장치(50)의 외부로부터 데이터 처리 장치(50)의 전력 모드를 나타내는 모드 정보를 포함하는 모드 신호를 전력 요청(REQ)으로서 수신할 수 있고, 모드 신호에 응답하여 정상 모드 또는 저전력 모드로 진입할 수 있다. 도 1 등을 참조하여 전술된 바와 같이, 시스템(100)에서 메모리 인터페이스(IF) 및 메모리 장치(120)에서 소비되는 전력이 중대할 수 있고, 이에 따라 컨트롤러(56)는 데이터 컨버터(54)를 제어함으로써 메모리 장치(120) 및/또는 메모리 인터페이스(IF)의 전력을, 데이터 처리 장치(50)의 전력 모드에 기초하여 조절할 수 있다.
단계 S112a에서, 타입 신호를 수신하는 동작이 수행될 수 있다. 타입 신호는 데이터 컨버터(54)에 의해서 수행되는 복수의 변환 방식들 중 하나를 지시할 수 있다. 예를 들면, 데이터 처리 장치(50)의 외부, 예컨대 메인 컨트롤러는 메모리 장치(120) 및/또는 메모리 인터페이스(IF)에 의해서 소비되는 전력에 대한 요건을 정의할 수 있고, 정의된 요건에 따라 제1 데이터(D1)로부터 제2 데이터(D2)를 생성하는데 사용되는 변환 방식을 직접 지시할 수 있다. 이에 따라, 컨트롤러(56)는 타입 신호에 따라 데이터 컨버터(54)를 제어함으로써 메모리 장치(120) 및/또는 메모리 인터페이스(IF)의 전력을 조절할 수 있다.
단계 S120a에서, 데이터 변환 여부 및/또는 변환 방식을 결정하는 동작이 수행될 수 있다. 예를 들면, 컨트롤러(56)는 전력 요청(REQ)으로서 단계 S110a에서 수신된 모드 신호 및/또는 타입 신호에 기초하여, 데이터 변환 여부(즉, 데이터 컨버터(54)의 인에이블 여부) 및/또는 변환 방식을 결정할 수 있다. 일부 실시예들에서, 모드 신호가 저전력 모드에 대응하는 경우, 컨트롤러(56)는 데이터 컨버터(54)를 인에이블시킬 수 있고, 이에 따라 제1 데이터(D1)보다 작은 크기의 제2 데이터(D2)가 생성될 수 있다. 다른 한편으로, 모드 신호가 정상 모드에 대응하는 경우, 컨트롤러(56)는 데이터 컨버터(54)를 디스에이블시킬 수 있고, 이에 따라 제1 데이터(D1)와 동일한 제2 데이터(D2)가 생성될 수 있다. 또한, 일부 실시예들에서, 컨트롤러(56)는 타입 신호가 나타내는 변환 방식에 따라 제1 데이터(D1)가 제2 데이터(D2)로 변환되도록 제어 신호(CTR)를 출력할 수 있다.
일부 실시예들에서, 컨트롤러(56)는 모드 신호뿐만 아니라 메모리 장치(120) 및/또는 메모리 인터페이스(IF)의 소비 전력에 기초하여 데이터 변환 여부 및/또는 변환 방식을 결정할 수도 있다. 예를 들면, 모드 신호가 저전력 모드에 대응하는 경우, 컨트롤러(56)는 메모리 장치(120) 및/또는 메모리 인터페이스(IF)의 소비 전력을 추정할 수 있고, 추정된 전력이 미리 정의된 기준치보다 낮은 경우 데이터 컨버터(54)를 디스에이블시킬 수도 있다. 또한, 모드 신호가 저전력 모드에 대응하는 경우, 컨트롤러(56)는 추정된 전력이 포함되는 범위에 따라 복수의 변환 방식들 중 하나를 결정할 수 있고, 결정된 변환 방식에 따라 제2 데이터(D2)가 생성되도록 데이터 컨버터(54)를 제어할 수 있다. 예를 들면, 추정된 전력이 낮은 경우, 컨트롤러(56)는 복수의 변환 방식들 중 데이터의 크기 감소가 상대적으로 낮은 변환 방식을 선택할 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 데이터 처리 장치(70)를 나타내는 블록도이고, 도 8은 본 개시의 예시적 실시예에 따라 도 2의 단계 S100의 예시를 나타내는 순서도이다. 구체적으로, 도 7은 도 1의 데이터 처리 장치(110)와 비교할 때, 내부 정보(INT)를 획득하는 컨트롤러(76)를 포함하는 데이터 처리 장치(50)를 나타내고, 도 8의 단계 S100b는 도 7의 컨트롤러(76)에 의해서 수행될 수 있다. 이하에서, 도 7 및 도 8은 도 1을 참조하여 설명될 것이고, 도 7 및 도 8에 대한 설명 중 도 1과 중복되는 내용은 생략될 것이다.
도 7을 참조하면, 데이터 처리 장치(70)는 데이터 프로세서들(72), 데이터 컨버터(74) 및 컨트롤러(76)를 포함할 수 있다. 데이터 프로세서들(72)은 제1 내지 제n 데이터 프로세서(DP1 내지 DPn)로 구성될 수 있고(n은 1보다 큰 정수), 데이터 컨버터(74)에 제1 데이터(D1)를 제공할 수 있다. 컨트롤러(76)는 내부 정보(INT)에 기초하여, 데이터 컨버터(74)를 제어하기 위한 제어 신호(CTR)를 생성할 수 있다. 내부 정보(INT)는 데이터 처리 장치(70)를 포함하는 시스템(예컨대, 도 1의 100) 내부에서 생성된 정보를 지칭할 수 있다. 일부 실시예들에서, 내부 정보(INT)는 데이터 처리 장치(70)의 외부로부터 수신된 적어도 하나의 신호로부터 데이터 처리 장치(70)에서 생성될 수도 있다. 내부 정보(INT)의 예시들은 도 8을 참조하여 후술될 것이다. 컨트롤러(76)는 내부 정보(INT)에 기초하여 제어 신호(CTR)를 생성할 수 있고, 일부 실시예들에서 내부 정보(INT)뿐만 아니라 메모리 인터페이스(IF)의 추정된 전력에 기초하여 제어 신호(CTR)를 생성할 수도 있다.
도 8을 참조하면, 단계 S100b는 단계 S110b 및 단계 S120b를 포함할 수 있다. 도 2를 참조하여 전술된 바와 같이, 단계 S110b에서 메모리 장치(120) 및/또는 메모리 인터페이스(IF)의 전력을 저감할지 여부를 결정하는 동작이 수행될 수 있다.
단계 S110b에서, 내부 정보(INT)를 획득하는 동작이 수행될 수 있다. 내부 정보(INT)는 데이터 처리 장치(70)를 포함하는 시스템(예컨대, 도 1의 100) 내부에서 생성된, 전력과 관계된 임의의 정보를 지칭할 수 있다. 일부 실시예들에서, 컨트롤러(76)는 내부 정보(INT)를 수신할 수도 있고, 적어도 하나의 파라미터로부터 내부 정보(INT)를 생성할 수도 있다. 도 8에 도시된 바와 같이, 단계 S110b는 단계 S111b, 단계 S112b 및 단계 S113b를 포함할 수 있고, 일부 실시예들에서 단계 S110b는 단계 S111b, 단계 S112b 및 단계 S113b 중 일부만을 포함할 수도 있다.
단계 S111b에서, 메모리 전력 정보를 획득하는 동작이 수행될 수 있다. 메모리 전력 정보는 메모리 장치(120) 및/또는 메모리 인터페이스(IF)에서 소비되는 전력을 측정함으로써 획득될 수 있고, 컨트롤러(76)는 메모리 전력 정보로부터 메모리 장치(120) 및/또는 메모리 인터페이스(IF)에서 소비되는 전력을 인식할 수 있다. 메모리 장치(120) 및/또는 메모리 인터페이스(IF)의 추정된 소비 전력을 사용하는 도 3의 컨트롤러(36)와 비교할 때, 도 7의 컨트롤러(76)는 메모리 장치(120) 및/또는 메모리 인터페이스(IF)의 측정된 소비 전력을 사용할 수 있다. 이에 따라, 이상에서 도면들을 참조하여 전술된 예시들의 메모리 장치(120) 및/또는 메모리 인터페이스(IF)의 추정된 소비 전력은, 일부 실시예들에서 메모리 장치(120) 및/또는 메모리 인터페이스(IF)의 측정된 소비 전력으로 대체될 수 있다.
단계 S112b에서, 인터페이스 대역폭 정보를 획득하는 동작이 수행될 수 있다. 인터페이스 대역폭 정보는, 메모리 인터페이스(IF)의 가용 대역폭을 나타낼 수 있고, 컨트롤러(76)는 인터페이스 대역폭 정보로부터 메모리 인터페이스(IF)의 가용 대역폭을 인식할 수 있다. 예를 들면, 메모리 인터페이스(IF)의 가용 대역폭은 메모리 장치(120)의 내부 상태에 의존할 수도 있고, 메모리 장치(120)에 액세스하는 다른 장치에 의존할 수도 있다. 컨트롤러(76)는, 일부 실시예들에서 메모리 장치(120)로부터 가용 대역폭 정보를 획득할 수도 있고, 일부 실시예들에서 메인 컨트롤러로부터 가용 대역폭 정보를 획득할 수도 있으며, 일부 실시예들에서 메모리 장치(120)가 데이터 처리 장치(70)에 의해서 단독으로 액세스되는 경우, 직접 가용 대역폭을 계산할 수도 있다.
단계 S113b에서, 메모리 공간 정보를 획득하는 동작이 수행될 수 있다. 메모리 공간 정보는, 메모리 장치(120)의 가용 공간을 나타낼 수 있고, 컨트롤러(76)는 메모리 공간 정보로부터 메모리 장치(120)의 가용 공간을 인식할 수 있다. 컨트롤러(76)는, 일부 실시예들에서 메모리 장치(120)로부터 메모리 공간 정보를 획득할 수도 있고, 일부 실시예들에서 메인 컨트롤러로부터 메모리 공간 정보를 획득할 수도 있으며, 일부 실시예들에서 메모리 장치(120)가 데이터 처리 장치(70)에 의해서 단독으로 액세스되는 경우, 직접 메모리 장치(120)의 가용 공간을 계산할 수도 있다.
단계 S120b에서, 데이터 변환 여부 및/또는 변환 방식을 결정하는 동작이 수행될 수 있다. 예를 들면, 컨트롤러(76)는 내부 정보(INT)로서 단계 S110b에서 획득된 메모리 전력 정보, 인터페이스 대역폭 정보 및 메모리 공간 정보 중 적어도 하나에 기초하여, 데이터 변환 여부(즉, 데이터 컨버터(74)의 인에이블 여부) 및/또는 변환 방식을 결정할 수 있다. 일부 실시예들에서, 컨트롤러(76)는 메모리 전력 정보에 기초하여, 메모리 장치(120) 및/또는 메모리 인터페이스(IF)의 소비 전력이 미리 정의된 기준치보다 높은 경우 데이터 컨버터(74)를 인에이블시킬 수 있는 한편, 메모리 장치(120) 및/또는 메모리 인터페이스(IF)의 소비 전력이 미리 정의된 기준치보다 낮은 경우 데이터 컨버터(74)를 디스에이블시킬 수 있다. 일부 실시예들에서, 컨트롤러(76)는 인터페이스 대역폭 정보에 기초하여, 메모리 인터페이스(IF)의 가용 대역폭이 미리 정의된 기준치보다 낮은 경우 데이터 컨버터(74)를 인에이블시킬 수 있는 한편, 메모리 인터페이스(IF)의 가용 대역폭이 미리 정의된 기준치보다 높은 경우 데이터 컨버터(74)를 디스에이블시킬 수 있다. 일부 실시예들에서, 컨트롤러(76)는 메모리 공간 정보에 기초하여, 메모리 장치(120)의 가용 공간이 미리 정의된 기준치보다 낮은 경우 데이터 컨버터(74)를 인에이블시킬 수 있는 한편, 메모리 장치(120)의 가용 공간이 미리 정의된 기준치보다 높은 경우 데이터 컨버터(74)를 디스에이블시킬 수 있다. 또한, 일부 실시예들에서, 전술된 조건들이 조합되어 평가될 수 있고, 예컨대 컨트롤러(76)는 2이상의 조건들이 충족되는 경우 데이터 컨버터(74)를 인에이블시키거나 디스에이블시킬 수 있다.
일부 실시예들에서, 컨트롤러(76)는 데이터 컨버터(74)를 인에이블시키는 경우, 단계 S110b에서 획득된 정보들이 나타내는 값이 포함된 범위에 따라 복수의 변환 방식들 중 하나를 결정할 수 있다. 예를 들면, 컨트롤러(76)는, 메모리 전력 정보로부터 인식된 메모리 장치(120) 및/또는 메모리 인터페이스(IF)의 소비 전력, 인터페이스 대역폭 정보로부터 인식된 메모리 인터페이스(IF)의 가용 대역폭 및 메모리 공간 정보로부터 인식된 메모리 장치(120)의 가용 공간 중 적어도 하나가, 미리 정의된 복수의 범위들 중 하나에 포함되는 경우, 해당 범위에 대응하는 변환 방식을 결정할 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 데이터 처리 장치(221)를 포함하는 사용자 기기(220) 및 이를 포함하는 무선 통신 시스템(200)을 나타내는 블록도이다. 후술되는 바와 같이, 본 개시의 예시적 실시예에 따른 데이터 처리 장치(221)는 통신 채널(CH)을 통해서 수신되거나 송신되는 신호를 처리하는데 사용될 수 있고, 메모리 장치(222) 및/또는 메모리 인터페이스(IF)에서 소비되는 전력을 동적으로(dynamically) 조절할 수 있다.
무선 통신 시스템(200)은, 비제한적인 예시로서 5G(5th generation wireless) 시스템, LTE(Long Term Evolution) 시스템, LTE-Advanced 시스템, CDMA(Code Division Multiple Access) 시스템, GSM(Global System for Mobile Communications) 시스템 등과 같은 셀룰러 네트워크(cellular network)를 이용하는 무선 통신 시스템일 수도 있고, WLAN(Wireless Local Area Network) 시스템 또는 다른 임의의 무선 통신 시스템일 수 있다. 이하에서, 무선 통신 시스템(200)은 셀룰러 네트워크를 이용하는 무선 통신 시스템을 주로 참조하여 설명될 것이나 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점은 이해될 것이다. 도 9에 도시된 바와 같이, 무선 통신 시스템(200)에서 무선 통신 장치들(210, 220)이 상호 통신할 수 있고, 무선 통신 장치들(210, 220) 각각은 본 개시의 예시적 실시예에 따른 데이터 처리 장치(예컨대, 2221)를 포함할 수 있다. 비록 도 9에서 사용자 기기(220)만이 데이터 처리 장치(221)를 포함하는 것을 도시되었으나, 기지국(210) 역시 데이터 처리 장치(221)와 동일하거나 유사한 데이터 처리 장치를 포함할 수도 있다.
기지국(Base Station; BS)(210)은 사용자 기기 및/또는 다른 기지국과 통신하는 고정된 지점(fixed station)을 지칭할 수 있고, 사용자 기기 및/또는 타 기지국과 통신함으로써 데이터 및 제어정보를 교환할 수 있다. 사용자 기기(User Equipment; UE)(220)는 고정되거나 이동성을 가질 수 있고, 기지국(210)과 통신하여 데이터 및/또는 제어정보를 송수신할 수 있는 임의의 기기들을 지칭할 수 있다.
사용자 기기(220) 및 기지국(210) 사이 무선 통신 네트워크는 가용 네트워크 자원들을 공유함으로써 다수의 사용자들이 통신하는 것을 지원할 수 있다. 예를 들면, 무선 통신 네트워크에서 CDMA(Code Division Multiple Access), FDMA(Frequency Division Multiple Access), TDMA(Time Division Multiple Access), OFDMA(Orthogonal Frequency Division Multiple Access), SC-FDMA(Single Carrier Frequency Division Multiple Access), OFDM-FDMA, OFDM-TDMA, OFDM-CDMA 등과 같은 다양한 다중 접속 방식으로 정보가 전달할 수 있다. 도 9에 도시된 바와 같이, 사용자 기기(220) 및 기지국(210)은 통신 채널(CH)을 통해서 상호 통신할 수 있다. 또한, 일부 실시예들에서, 사용자 기기(220)는 2D(Device-to-Device)와 같이, 사이드 링크(sidelink)를 통해서 다른 사용자 기기와 통신할 수도 있다.
사용자 기기(220)는 안테나(224), RFIC(223), 데이터 처리 장치(221) 및 메모리 장치(222)를 포함할 수 있다. 안테나(224)는 통신 채널(CH)을 통해서 기지국(210)으로부터 신호를 수신하거나 통신 채널(CH)을 통해서 기지국(210)으로 신호를 송신할 수 있다. RFIC(223)는 안테나(224) 및 데이터 처리 장치(221) 사이에서 RF대역의 신호 및 기저대역(baseband) 신호를 처리할 수 있다. 예를 들면, RFIC(223)는 필터, 저잡음 증폭기, 전력 증폭기, 믹서 등을 포함할 수 있고, 안테나(224)로부터 수신된 RF신호로부터 수신 신호(RX)를 생성할 수 있고, 데이터 처리 장치(221)로부터 수신된 송신 신호(TX)로부터 RF신호를 생성할 수 있다. 일부 실시예들에서, RFIC(223)는 송수신기(transceiver)로서 지칭될 수 있다.
데이터 처리 장치(221)는 메모리 인터페이스(IF)를 통해서 메모리 장치(222)와 통신할 수 있고, 제2 데이터(D2)를 메모리 장치(222)에 기입하거나 메모리 장치(222)로부터 독출할 수 있다. 일부 실시예들에서, 데이터 처리 장치(221)는 통신 채널(CH)을 통해서 수신된 신호를 처리함으로써 획득된 채널 정보에 기초하여 메모리 장치(222) 및/또는 메모리 인터페이스(IF)의 소비 전력을 조절할 수 있다. 예를 들면, 데이터 처리 장치(221)는 도 1의 데이터 처리 장치(110)와 유사하게, 수신 신호(RX)를 처리하거나 송신 신호(TX)를 생성하는 데이터 프로세서들을 포함할 수 있고, 제1 데이터(D1)로부터 제2 데이터(D2)를 생성하는 데이터 컨버터 및 데이터 컨버터를 제어하는 컨트롤러를 포함할 수 있다. 컨트롤러는 통신 채널(CH)과 관계된 채널 정보에 기초하여 데이터 변환 여부 및/또는 변환 방식을 결정할 수 있다.
도 10 및 도 11은 본 개시의 예시적 실시예에 따라 도 2의 단계 S100의 예시들을 나타내는 순서도이다. 구체적으로, 도 10은 도 9의 데이터 처리 장치(221)가 채널 정보 중 통신 채널(CH)의 상태와 관련된 정보를 사용하는 예시를 나타내고, 도 11은 도 9의 데이터 처리 장치(221)가 채널 정보 중 기지국(210)으로부터 수신된 지시를 처리하는 예시를 나타낸다. 도 2를 참조하여 전술된 바와 같이, 도 10의 단계 S100c 및 단계 S100d에서 메모리 장치 및/또는 메모리 인터페이스(IF)의 전력을 저감할지 여부를 결정하는 동작이 수행될 수 있다. 예를 들면, 도 10의 단계 S100c 및 도 11의 단계 S100d는 도 9의 데이터 처리 장치(221) 또는 데이터 처리 장치(221)에 포함된, 예컨대 도 1의 컨트롤러(116)와 같은, 컨트롤러에 의해서 수행될 수 있다. 이하에서 도 10 및 도 11은 도 9를 참조하여 데이터 처리 장치(221)에 의해서 수행되는 것으로 설명될 것이며, 도 10 및 도 11에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 10을 참조하면, 단계 S100c는 단계 S110c 및 단계 S120c를 포함할 수 있다. 우선 단계 S100c에서, 채널 정보를 획득하는 동작이 수행될 수 있다. 도 9를 참조하여 전술된 바와 같이, 채널 정보는 기지국(210)과의 통신 채널(CH)을 통해서 수신된 신호로부터 생성된, 통신 채널(CH)과 관계된 정보를 지칭할 수 있다. 도 10에 도시된 바와 같이, 단계 S110c는 단계 S111c, 단계 S112c 및 단계 S113c를 포함할 수 있고, 일부 실시예들에서 단계 S111c, S112c 및 단계 S113c 중 일부만을 포함할 수도 있다.
단계 S111c에서, BLER(Block Error Rate)를 획득하는 동작이 수행될 수 있다. 예를 들면, 데이터 처리 장치(221)는 데이터 처리 장치(221)에 포함된 적어도 하나의 데이터 프로세서가 수신 신호(TX)를 처리함으로써 생성된 데이터 디코딩 성공률로서 BLER을 획득할 수 있다. 낮은 BLER은, 양호한 통신 채널(CH)의 상태 등에 기인하여, 수신 신호(TX)에 리던던트(redundant) 정보들이 상대적으로 많이 포함되어 있는 것을 나타낼 수 있다. 이에 따라, BLER은 단계 S120c에서 메모리 장치(222) 및/또는 메모리 인터페이스(IF)의 소비 전력을 조절하기 위한 인자로 사용될 수 있다.
단계 S112c에서, 부호율(code rate)을 획득하는 동작이 수행될 수 있다. 예를 들면, 데이터 처리 장치(221)는 현재 통신 채널(CH)에서 사용되고 있는 부호율을 획득할 수 있다. 낮은 부호율은, 통신 채널(CH)을 통해서 수신된 데이터의 신뢰도가 높은 것을 의미할 수 있고, 수신된 데이터 전체를 디코딩에 사용할 필요성이 감소할 수 있다. 이에 따라, 부호율은 단계 S120c에서 메모리 장치(222) 및/또는 메모리 인터페이스(IF)의 소비 전력을 조절하기 위한 인자로 사용될 수 있다.
단계 S113c에서, MCS(Modulation and Coding Scheme)을 획득하는 동작이 수행될 수 있다. 예를 들면, 데이터 처리 장치(221)는 현재 통신 채널(CH)에서 사용되고 있는 MCS를 획득할 수 있다. 높은 MCS(또는 높은 MCS 인덱스)는, 통신 채널(CH)의 상태가 양호한 것을 나타낼 수 있고, 통신 채널(CH)을 통해서 수신된 데이터의 높은 신뢰도에 기인하여 수신된 데이터 전체를 디코딩에 사용할 필요성이 감소할 수 있다. 이에 따라, MCS는 단계 S120c에서 메모리 장치(222) 및/또는 메모리 인터페이스(IF)의 소비 전력을 조절하기 위한 인자로 사용될 수 있다.
단계 S120c에서, 데이터 변환 여부 및/또는 변환 방식을 결정하는 동작이 수행될 수 있다. 예를 들면, 컨트롤러(76)는 채널 정보로서 단계 S110b에서 획득된 BLER, 부호율 및 MCS 중 적어도 하나에 기초하여, 데이터 변환 여부(즉, 데이터 처리 장치(221)에 포함된 데이터 컨버터의 인에이블 여부) 및/또는 변환 방식을 결정할 수 있다. 예를 들면, 도 6의 단계 S120a 및 도 8의 단계 S120b와 유사하게, 데이터 처리 장치(221)는, BLER이 미리 정의된 기준치보다 낮은 경우, 부호율이 미리 정의된 기준치보다 낮은 경우, 그리고 MCS가 미리 정해진 기준치보다 높은 경우, 데이터 컨버터를 인에이블시킬 수 있고, 이상의 조건들 중 2이상이 충족된 경우 데이터 컨버터를 인에이블시킬 수도 있다. 또한, 데이터 처리 장치(221)는 단계 S110c에서 획득된 값이 포함된 범위에 따라 복수의 변환 방식들 중 하나를 결정할 수도 있다.
도 11을 참조하면, 단계 S100d는 단계 S110d 및 단계 S120d를 포함할 수 있다. 우선 단계 S100d에서, 기지국(210)으로부터 지시를 수신하고, 지시에 응답하여 필요한 정보를 획득하는 동작이 수행될 수 있다. 일부 실시예들에서, 기지국(210)은 사용자 기기(220)의 전력 모드를 지시하는 신호를 사용자 기기(220)에 제공할 수 있다. 예를 들면, 기지국(210)은 조건부 지시를 제공할 수 있고, 조건이 충족되는 경우 정상 모드 또는 저전력 모드로 진입 가능하다는 지시를 사용자 기기(220)에 제공할 수 있다. 사용자 기기(220)는 기지국(210)의 전력 모드에 대한 지시에 응답하여, 메모리 인터페이스(IF) 및/또는 메모리 장치(222)의 소비 전력을 저감할지 여부를 결정할 수 있다. 도 11에 도시된 바와 같이, 단계 S110d는 단계 S111d 및 단계 S112d를 포함할 수 있다.
단계 S111d에서, 모드 정보를 추출하는 동작이 수행될 수 있다. 예를 들면, 데이터 처리 장치(221)는 통신 채널(CH)에 포함된 컨트롤 채널을 통해서 기지국(210)으로부터 수신된 신호로부터 모드 정보를 추출할 수 있다. 전술된 바와 같이, 기지국(210)은 사용자 기기(220)의 전력 모드를 지시할 수 있고, 데이터 처리 장치(221)는 전력 모드를 나타내는 모드 정보를 추출할 수 있다.
단계 S112d에서, 기지국(210)의 지시에 응답하여 필요한 정보를 획득하는 동작이 수행될 수 있다. 도 11에 도시된 바와 같이, 단계 S112d는 단계 S112_1 및 단계 S112_2를 포함할 수 있고, 일부 실시예들에서 단계 S112_1 및 단계 S112_2 중 하나만을 포함할 수도 있다.
단계 S112_1에서 BLER을 획득하는 동작이 수행될 수 있다. 도 10을 참조하여 전술된 바와 같이, BLER은 단계 S120d에서 메모리 장치(222) 및/또는 메모리 인터페이스(IF)의 소비 전력을 조절하기 위한 인자로 사용될 수 있다. 일부 실시예들에서, 기지국(210)은 사용자 기기(220)가 제공하는 ACK/NACK 정보 등에 기초하여 사용자 기기(220)의 BLER을 인식할 수 있고, 미리 정의된 기준치 미만의 BLER이면 사용자 기기(220)에서 통신을 위해 사용되는 소비 전력이 저감 가능하다는 지시를 사용자 기기(220)에 제공할 수 있다.
단계 S112_2에서 디코딩 수준을 획득하는 동작이 수행될 수 있다. 도 10을 참조하여 전술된 바와 같이, 디코딩 수준은 단계 S120d에서 메모리 인터페이스(IF)의 소비 전력을 조절하기 위한 인자로 사용될 수 있다. 일부 실시예들에서, 단계 S111d에서 수출된 모드 정보는 디코딩 수준을 포함할 수 있다. 예를 들면, 기지국(210)은, 기지국(210) 및 사용자 기기(220)의 근접성 등에 기인하여 통신 채널(CH)이 양호한 경우, 사용자 기기(220)의 소비 전력을 감소시키기 위하여 데이터의 디코딩 수준이 저감 가능하다는 지시를 사용자 기기(220)에 제공할 수 있다.
단계 S120d에서, 데이터 변환 여부 및/또는 변환 방식을 결정하는 동작이 수행될 수 있다. 예를 들면, 데이터 처리 장치(221)는 단계 S112d에서 획득된 BLER 및/또는 디코딩 수준에 기초하여, 도 10의 단계 S120c와 유사하게, 데이터 변환 여부(즉, 데이터 처리 장치(221)에 포함된 데이터 컨버터의 인에이블 여부) 및/또는 변환 방식을 결정할 수 있다.
이상에서 도면들을 참조하여 전술된 실시예들이 조합될 수 있는 점은 이해될 것이다. 예를 들면, 데이터의 변환 여부 및/또는 변환 방식을 결정하는데 사용되는, 전술된 다양한 정보 및/또는 지시는 상호 조합되어 사용될 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 데이터 처리 장치(310)를 포함하는 시스템(300)을 나타내는 블록도이다. 구체적으로, 도 12의 시스템(300)은 도 9의 사용자 기기(220) 또는 사용자 기기(220)에 포함되는 부품에 대응할 수 있고, 데이터 처리 장치(310)는 통신 채널(CH)을 통해서 수신되는 신호를 처리할 수 있다. 도 1의 데이터 처리 장치(110)와 비교할 때, 도 12의 데이터 처리 장치(310)는 데이터 프로세서로서 재전송 결합기(312)를 포함할 수 있다. 도 12에 도시된 바와 같이, 시스템(300)은 메모리 인터페이스(IF)를 통해서 통신하는 데이터 처리 장치(310) 및 메모리 장치(320)를 포함할 수 있고, 도 12에 대한 설명 중 도 1에 대한 설명과 중복되는 내용은 생략될 것이다.
데이터 처리 장치(310)는 심볼 검출기(311), 재전송 결합기(312), 데이터 컨버터(314) 및 컨트롤러(316)를 포함할 수 있다. 심볼 검출기(311)는 도 9의 수신 신호(RX)를 처리함으로써 통신 채널(CH)을 통해서 수신된 신호에 포함된 심볼을 검출할 수 있다. 일부 실시예들에서, 심볼 검출기(311)는 초기 전송 및 재전송에서 생성된 LLR(Log Likelihood Ratio)일 수 있고, 채널 및 간섭 보상 등을 수행함으로써 심볼을 검출할 수 있고, 검출된 심볼을 디코딩이 가능한 값으로 변환함으로써 LLR을 생성할 수 있다.
재전송 결합기(312)는 심볼 검출기(311)로부터 수신되는 LLR에 기초하여 HARQ(Hybrid Automatic Retransmission Request)와 같은 재전송을 처리할 수 있고, 이전 전송과의 결합을 통해서 데이터(예컨대, 패킷)를 복구할 수 있다. 예를 들면, 재전송 결합기(312)는 오류가 발생한 최초 전송의 데이터를 폐기하는 대신 메모리 장치(320)에 저장할 수 있고, 재전송이 수신되면 메모리 장치(320)에 저장된 최초 전송의 데이터 및 재전송의 데이터를 결합함으로써 데이터를 복구할 수 있다. LLR을 표현하기 위하여 사용되는 비트수가 클수록 디코딩 성능이 향상될 수 있는 한편, 계산 복잡도 및 필요한 메모리 공간이 증가할 수 있다. 5G와 같은 고속의 무선 통신 시스템에서, 데이터 처리 장치(310)는 약 7Gbps의 데이터를 실시간으로 처리하는 것이 요구되므로, 메모리 장치(320) 및 메모리 인터페이스(IF)에서 소비되는 전력이 중대할 수 있다. 도면들을 참조하여 전술된 바와 같이, 컨트롤러(316)는 데이터 컨버터(314)를 제어함으로써 메모리 인터페이스(IF) 및/또는 메모리 장치(320)에서 소비되는 전력을 선택적으로 저감할 수 있고, 불필요한 소비 전력에 제거됨으로써 시스템(300)의 소비 전력이 감소될 수 있다. 도 13 내지 도 15를 참조하여, 데이터 컨버터(314)의 예시들이 후술될 것이다.
도 13은 본 개시의 예시적 실시예에 따라 도 12의 데이터 컨버터(314)의 예시를 나타내는 블록도이다. 도 13에 도시된 바와 같이, 데이터 컨버터(314a)는 제어 신호(CTR)에 기초하여, 제1 데이터(D1)로부터 제2 데이터(D2)를 생성할 수 있다. 제어 신호(CTR)에 의해서 데이터 컨버터(314a)가 인에이블된 경우, 제2 데이터(D2)는 제1 데이터(D1)보다 작은 크기를 가질 수 있는 한편, 제어 신호(CTR)에 의해서 데이터 컨버터(314a)가 디스에이블된 경우, 제2 데이터(D2)는 제1 데이터(D1)와 동일할 수 있다. 제어 데이터 컨버터(314a)는 비트 레이트 컨버터(314_2) 및 데이터 패커(314_4)를 포함할 수 있다.
비트 레이트 컨버터(314_2)는 m-비트수로 표현된 LLR을 포함하는 제1 데이터(D1)를 수신할 수 있고, k-비트수로 표현된 LLR을 포함하는, 변환된 제1 데이터(D1')를 생성할 수 있다(k≤m, k 및 m은 양의 정수). 비트 레이트 컨버터(314_2)는 제어 신호(CTR)에 기초하여 복수의 변환 방식들 중 하나에 의해서 제1 데이터(D1)로부터, 변환된 제1 데이터(D1')를 생성할 수 있다. 비트 레이트 컨버터(314_2)의 예시들은 도 14a, 도 14b 및 도 15를 참조하여 후술될 것이다.
데이터 패커(314_4)는 변환된 제1 데이터(D1')를 패킹함으로써 변환된 제1 데이터(D1')보다 감소된 크기의 제2 데이터(D2)를 생성할 수 있다. 일부 실시예들에서, 변환된 제1 데이터(D1')에 포함된 LLR은 음의 값을 가질 수 있고, k-비트는 부호 비트를 포함할 수 있다. 예를 들면, 도 14b를 참조하여 후술되는 바와 같이, 변환된 제1 데이터(D1')에서 LLR이 -1, 0, 1 중 하나의 값을 가지는 경우, LLR은 1개의 부호 비트를 포함하는 2-비트로 표현될 수 있다(k=3). 그러나, 2-비트는 상이한 4개의 값들을 가질 수 있으므로, -1, 0, 1과 같은 상이한 3개의 값들을 나타내기 위하여 2-비트로 표현 가능한 모든 값들이 사용되지 아니할 수 있다. 즉, 5개의 LLR들은 10-비트 대신 35=243를 표현하기 위한 8-비트만으로 표현될 수 있고, 예컨대 5개의 LLR들 -1, 1, 0, -1, 1은 아래 [수학식 1]과 같이 표현될 수 있다.
Figure pat00001
변환된 제1 데이터(D1')에 포함된 LLR이 가질 수 있는 값들의 개수가 L이고, M개의 LLR들을 패킹하는 경우, 패킹된 값은 아래 [수학식 2]와 같이 표현될 수 있다.
Figure pat00002
Figure pat00003
일부 실시예들에서, [수학식 2]의 M은 LM의 값이 2P(P는 양의 정수)에 근접하도록 결정될 수 있다.
도 14a 및 도 14b는 본 개시의 예시적 실시예들에 따라 도 13의 비트 레이트 컨버터(314_2)의 동작의 예시들을 나타내는 도면들이다. 도 13을 참조하여 전술된 바와 같이, 비트 레이트 컨버터(314_2)는 제어 신호(CTR)에 기초하여 m-비트수로 표현된 LLR을 포함하는 제1 데이터(D1)로부터 k-비트수로 표현된 LLR을 포함하는 변환된 제1 데이터(D1')를 생성할 수 있다. 이하에서, 도 14a 및 도 14b는 도 13을 참조하여 설명될 것이며, 도 14a 및 도 14b에 대한 설명 중 중복되는 내용은 생략될 것이다.
일부 실시예들에서, 비트 레이트 컨버터(314_2)는 제1 데이터(D1)에 포함된 LLR을 변환된 제1 데이터(D1')에 포함되는 LLR로 맵핑할 수 있다. 예를 들면, 도 14a에 도시된 바와 같이, 제1 데이터(D1)에 포함된 LLR은 부호 비트를 포함하는 6-비트로 표현될 수 있고(m=6), 비트 레이트 컨버터(314_2)는 제1 데이터(D1)에 포함된 LLR을, 부호 비트를 포함하는 3-비트로 표현된 LLR로 맵핑할 수 있다(k=3). 이에 따라, 도 14a의 예시에서 변환된 제1 데이터(D1')의 크기는 제1 데이터(D1)의 크기의 절반에 대응할 수 있다. 또한, 도 14b에 도시된 바와 같이, 비트 레이이트 컨버터(314_2)는 제1 데이터(D1)에 포함된 LLR을, 부호 비트를 포함하는 2-비트로 표현된 LLR로 맵핑할 수도 있다(k=2). 이에 따라, 도 14b의 예시에서 변환된 제1 데이터(D1')의 크기는 제1 데이터(D1)의 크기의 1/3에 대응할 수 있다. 도 12의 컨트롤러(316)는 요구되는 전력 감소량에 따라 제어 신호(CTR)를 생성할 수 있고, 비트 레이트 컨버터(314_2)는 제1 데이터(D1)에 포함된 LLR을 제어 신호(CTR)에 따라 상이한 비트수의 LLR로 맵핑할 수 있다.
일부 실시예들에서, 비트 레이트 컨버터(341_2)는, 도 12의 메모리 장치(320)로부터 독출된 제2 데이터(D2)로부터 언팩킹된 데이터를 맵핑함으로써 제1 데이터(D1)를 생성할 수 있다. 도 14a 및 도 14b의 예시들에서, 재전송 결합기(312)는 6-비트의 LLR을 연산할 수 있으므로(m=6), 메모리 장치(320)에 저장된 제2 데이터(D2)는, 도 13의 데이터 패커(314_4) 및 비트 레이트 컨버터(314_2)에 의해서 제1 데이터(D1)로 역변환될 수 있다. 이에 따라, 도 14a에 도시된 바와 같이, 비트 레이트 컨버터(341_2)는 3-비트의 LLR을 6-비트의 LLR로 맵핑할 수 있고, 이 때 3-비트의 LLR은 5개의 대표값들, -23, -8, 0, 8, 23으로 맵핑될 수 있다. 유사하게, 도 14b에 도시된 바와 같이, 비트 레이트 컨버터(341_2)는 2-비트의 LLR을 6-비트의 LLR로 맵핑할 수 있고, 이 때 2-비트의 LLR은 3개의 대표값들, -18, 0, 18으로 맵핑될 수 있다. 도 14a 및 도 14b는 비트 레이트 컨버터(314_2)에 의해서 수행되는 맵핑 동작의 예시들이며, 도 14a 및 도 14b에 도시된 바와 상이한 비트수의 LLR들 사이에서 맵핑이 수행될 수 있는 점은 이해될 것이다.
도 15는 본 개시의 예시적 실시예에 따라 도 12의 데이터 컨버터(314)의 예시를 나타내는 블록도이다. 구체적으로, 도 15는 데이터 펑처링(puncturing)을 수행하는 데이터 컨버터(314b)를 나타낸다. 이하에서, 도 15는 도 9 및 도 12를 참조하여 설명될 것이다.
도 9 및 도 12를 참조하여 전술된 바와 같이, 도 12의 데이터 처리 장치(310)는 통신 채널(CH)을 통해서 수신된 데이터는 리던던트 정보를 포함할 수 있고, 이에 따라 수신된 데이터 중 일부가 생략되더라도 기지국(210)이 전달하고자 하는 데이터를 복구할 수 있다. 이에 따라, 일부 실시예들에서, 도 12의 재전송 결합기(312)가 생성하는 제1 데이터(D1)에 포함된 모든 LLR을 이용하는 대신, 데이터를 복구가능한 수준까지 LLR 또는 심볼을 펑처링함으로써 메모리 인터페이스(IF) 및/또는 메모리 장치(320)의 소비 전력을 저감할 수 있다. 이를 위하여, 컨트롤러(316)는 펑처링 패턴에 대한 정보를 포함하는 제어 신호(CTR)를 생성할 수 있고, 데이터 컨버터(314b)는 제어 신호(CTR)에 기초하여 제1 데이터(D1)를 펑처링함으로써 제2 데이터(D2)를 생성할 수 있다.
도 16은 본 개시의 예시적 실시예에 따라 메모리 장치와 통신하는 방법을 나타내는 순서도이다. 구체적으로, 도 16은 메모리 장치에 데이터를 기입하는 방법을 나타낸다. 예를 들면, 도 16은 도 1의 메모리 장치(120)와 메모리 인터페이스(IF)를 통해서 통신하는 데이터 처리 장치(110)에 의해서 수행될 수 있다. 이하에서, 도 16은 도 1을 참조하여 설명될 것이다.
도 16을 참조하면, 단계 S20에서 제1 데이터(D1)를 생성하는 동작이 수행될 수 있다. 제1 데이터(D1)는 메모리 장치(120)에 저장하기 위한 데이터를 지칭할 수 있다. 예를 들면, 데이터 처리 장치(110)에 포함된 데이터 프로세서들(112)은 메모리 장치(120)에 저장하기 위한 제1 데이터(D1)를 생성할 수 있다. 제1 데이터(D1)는, 일부 실시예들에서 하나의 데이터 프로세서에 의해서 생성될 수도 있고, 일부 실시예들에서 2이상의 데이터 프로세서들에 의해서 생성된 데이터를 포함할 수도 있다.
단계 S40에서, 제1 데이터(D1)로부터 제2 데이터(D2)를 생성하는 동작이 수행될 수 있다. 도 1을 참조하여 전술된 바와 같이, 제2 데이터(D2)는 메모리 장치(120)에 기입되는 데이터를 지칭할 수 있다. 메모리 인터페이스(IF) 및/또는 메모리 장치(120)에 의해서 소비되는 전력을 감소시키기 위하여 제2 데이터(D2)는 제1 데이터(D1)보다 작은 크기를 가질 수 있다. 도 16에 도시된 바와 같이, 단계 S40은 단계 S42 및 단계 S44를 포함할 수 있다.
단계 S42에서, 제2 데이터(D2)의 크기를 결정하는 동작이 수행될 수 있다. 예를 들면, 컨트롤러(116)는, 이상에서 도면들을 참조하여 전술된 정보에 기초하여 제1 데이터(D1)의 변환 여부를 결정할 수 있고, 요구되는 제2 데이터(D2)의 크기를 결정할 수 있다. 컨트롤러(116)는 제2 데이터(D2)의 결정된 크기에 기초하여 복수의 변환 방식들 중 하나를 결정할 수 있고, 결정된 변환 방식에 따라 데이터 컨버터(114)를 제어할 수 있다.
단계 S44에서, 제1 데이터(D1)를 변환하는 동작이 수행될 수 있다. 예를 들면, 데이터 컨버터(114)는 컨트롤러(116)로부터 수신되는 제어 신호(CTR)에 응답하여 인에이블될 수 있고, 제1 데이터(D1)를 변환함으로써 제2 데이터(D2)를 생성할 수 있다. 일부 실시예들에서, 데이터 컨버터(114)는 복수의 변환 방식들을 지원할 수 있고, 제어 신호(CTR)에 포함된 변환 방식 정보에 따라 복수의 변환 방식들 중 하나에 기초하여 제2 데이터(D2)를 생성할 수 있다.
단계 S60에서, 제2 데이터(D2)를 기입하는 동작이 수행될 수 있다. 예를 들면, 데이터 컨버터(114)가 인에이블된 경우, 제2 데이터(D2)는 제1 데이터(D1)보다 작은 크기를 가질 수 있고, 이에 따라 제2 데이터(D2)를 기입하는 동안 메모리 인터페이스(IF) 및/또는 메모리 장치(120)에서 소비되는 전력이 감소될 수 있고, 또한 메모리 장치(120)에 저장된 제2 데이터(D2)를 독출하는 동안 메모리 인터페이스(IF) 및/또는 메모리 장치(120)에서 소비되는 전력이 감소될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 메모리 인터페이스를 통해서 메모리 장치와 통신하도록 구성된 데이터 처리 장치로서,
    제1 데이터를 생성하도록 구성된 적어도 하나의 데이터 프로세서;
    상기 메모리 장치에 기입되는 제2 데이터를 상기 제1 데이터로부터 생성하도록 구성된 데이터 컨버터; 및
    상기 메모리 장치 및/또는 상기 메모리 인터페이스의 소비 전력을 감소시키기 위하여 상기 제1 데이터보다 작은 크기의 상기 제2 데이터가 생성되도록, 상기 데이터 컨버터를 인에이블하도록 구성된 컨트롤러를 포함하는 데이터 처리 장치.
  2. 청구항 1에 있어서,
    상기 컨트롤러는, 상기 데이터 처리 장치의 성능을 상승시키기 위하여 상기 제1 데이터와 동일한 상기 제2 데이터가 생성되도록, 상기 데이터 컨버터를 디스에이블하도록 더 구성된 것을 특징으로 하는 데이터 처리 장치.
  3. 청구항 1에 있어서,
    상기 제1 데이터와 동일한 상기 제2 데이터에 의해서 상기 메모리 장치 및/또는 상기 메모리 인터페이스에서 소비되는 제1 전력에 대한 정보를 저장하는 룩업 테이블을 포함하고,
    상기 컨트롤러는, 상기 제1 전력에 대한 정보에 기초하여 상기 데이터 컨버터를 제어하도록 구성된 것을 특징으로 하는 데이터 처리 장치.
  4. 청구항 3에 있어서,
    상기 제1 데이터를 생성하도록 구성된 복수의 프로세서들을 포함하고,
    상기 룩업 테이블은, 상기 복수의 프로세서들 각각에 대응하는 복수의 제1 전력들에 대한 정보를 포함하고,
    상기 컨트롤러는, 상기 복수의 제1 전력들에 대한 정보에 기초하여 상기 데이터 컨버터를 제어하도록 구성된 것을 특징으로 하는 데이터 처리 장치.
  5. 청구항 1에 있어서,
    상기 제1 데이터 보다 작은 크기의 상기 제2 데이터에 의해서 상기 메모리 장치 및/또는 상기 메모리 인터페이스에서 소비되는 제2 전력에 대한 정보를 저장하는 룩업 테이블을 포함하고,
    상기 컨트롤러는, 상기 제2 전력에 대한 정보에 더 기초하여 상기 데이터 컨버터를 제어하도록 구성된 것을 특징으로 하는 데이터 처리 장치.
  6. 청구항 5에 있어서,
    상기 데이터 컨버터는, 복수의 변환 방식들 중 하나에 따라 상기 제1 데이터로부터 상기 제2 데이터를 생성하도록 구성되고
    상기 룩업 테이블은, 상기 복수의 변환 방식들 각각에 대응하는 복수의 제2 전력들에 대한 정보를 더 포함하고,
    상기 컨트롤러는, 상기 복수의 제2 전력들에 대한 정보에 더 기초하여 상기 데이터 컨버터를 제어하도록 구성된 것을 특징으로 하는 데이터 처리 장치.
  7. 청구항 1에 있어서,
    상기 컨트롤러는, 상기 데이터 처리 장치의 전력 모드를 지시하는 모드 신호를 수신하고, 상기 모드 신호에 기초하여 상기 데이터 컨버터를 제어하도록 구성된 것을 특징으로 하는 데이터 처리 장치.
  8. 청구항 7에 있어서,
    상기 데이터 컨버터는, 복수의 변환 방식들 중 하나에 따라 상기 제1 데이터로부터 상기 제2 데이터를 생성하도록 구성되고
    상기 컨트롤러는, 상기 복수의 변환 방식들 중 하나를 나타내는 타입 신호를 더 수신하고 상기 타입 신호에 더 기초하여 상기 데이터 컨버터를 제어하도록 구성된 것을 특징으로 하는 데이터 처리 장치.
  9. 청구항 1에 있어서,
    상기 컨트롤러는, 상기 메모리 장치 및/또는 상기 메모리 인터페이스의 소비 전력에 대응하는 메모리 전력 정보를 획득하고, 획득된 상기 메모리 전력 정보에 기초하여 상기 데이터 컨버터를 제어하도록 구성된 것을 특징으로 하는 데이터 처리 장치.
  10. 청구항 1에 있어서,
    상기 컨트롤러는, 상기 메모리 인터페이스의 가용 대역폭에 대응하는 인터페이스 대역폭 정보를 획득하고, 상기 가용 대역폭이 미리 정해진 값보다 낮은 경우 상기 데이터 컨버터를 인에이블하도록 구성된 것을 특징으로 하는 데이터 처리 장치.
  11. 청구항 1에 있어서,
    상기 컨트롤러는, 상기 메모리 장치의 가용 공간에 대응하는 메모리 공간 정보를 획득하고, 상기 가용 공간이 미리 정해진 기준값 보다 낮은 경우 상기 데이터 컨버터를 인에이블하도록 구성된 것을 특징으로 하는 데이터 처리 장치.
  12. 청구항 1에 있어서,
    상기 데이터 컨버터는, 맵핑 테이블에 기초하여 상기 제1 데이터를 상기 제2 데이터에 맵핑시킴으로써 상기 제2 데이터를 생성하도록 구성된 것을 특징으로 하는 데이터 처리 장치.
  13. 청구항 1에 있어서,
    상기 데이터 컨버터는, 상기 제1 데이터의 비트 폭을 감소시킴으로써 상기 제2 데이터를 생성하도록 구성된 것을 특징으로 하는 데이터 처리 장치.
  14. 청구항 1에 있어서,
    상기 데이터 컨버터는, 상기 제1 데이터를 펑처링(puncturing)함으로써 상기 제2 데이터를 생성하도록 구성된 것을 특징으로 하는 데이터 처리 장치.
  15. 통신 채널을 통해서 수신된 신호를 처리하도록 구성된 데이터 처리 장치로서,
    상기 통신 채널을 통해서 수신된 신호를 처리함으로써 제1 데이터를 생성하도록 구성된 데이터 프로세서;
    메모리 인터페이스를 통해서 메모리 장치에 기입되는 제2 데이터를 상기 제1 데이터로부터 생성하도록 구성되고, 인에이블시 상기 제1 데이터보다 작은 크기의 상기 제2 데이터를 생성하도록 구성되고, 디스에이블시 상기 제1 데이터와 동일한 상기 제2 데이터를 생성하도록 구성된 데이터 컨버터; 및
    상기 통신 채널을 통해서 수신된 신호를 처리함으로써 획득된 채널 정보에 기초하여 상기 데이터 컨버터를 제어하도록 구성된 컨트롤러를 포함하는 데이터 처리 장치.
  16. 청구항 15에 있어서,
    상기 통신 채널을 통해서 수신된 신호로부터 심볼을 추출하도록 구성된 심볼 검출기를 더 포함하고,
    상기 데이터 프로세서는, 추출된 상기 심볼로부터 상기 제1 데이터로서 LLR(Log Likelihood Ratio)을 생성하도록 구성된 재전송 결합기(retransmission combiner)인 것을 특징으로 하는 데이터 처리 장치.
  17. 청구항 15에 있어서,
    상기 컨트롤러는, 상기 통신 채널을 통해서 수신된 신호로부터 전력 모드를 지시하는 모드 정보를 추출하고 상기 모드 정보에 기초하여 상기 데이터 컨버터를 제어하도록 구성된 것을 특징으로 하는 데이터 처리 장치.
  18. 청구항 17에 있어서,
    상기 모드 정보는, BLER(Block Error Rate)에 따른 전력 모드의 전환을 포함하고,
    상기 컨트롤러는, BLER을 획득하고, 획득된 상기 BLER에 기초하여 상기 데이터 컨버터를 제어하도록 구성된 것을 특징으로 하는 데이터 처리 장치.
  19. 청구항 17에 있어서,
    상기 모드 정보는, 데이터 디코딩의 수준을 포함하고,
    상기 컨트롤러는, 상기 데이터 디코딩의 수준에 기초하여 상기 데이터 컨버터를 제어하도록 구성된 것을 특징으로 하는 데이터 처리 장치.
  20. 메모리 인터페이스를 통해서 메모리 장치와 통신하는 방법으로서,
    상기 메모리 장치에 저장하기 위한 제1 데이터를 생성하는 단계;
    상기 제1 데이터를 변환함으로써 제2 데이터를 생성하는 단계; 및
    상기 제2 데이터를 상기 메모리 장치에 기입하는 단계를 포함하고,
    상기 제2 데이터를 생성하는 단계는, 상기 메모리 장치 및/또는 상기 메모리 인터페이스의 소비 전력을 감소시키기 위하여 상기 제1 데이터보다 작은 크기의 상기 제2 데이터를 생성하는 단계를 포함하는 것을 특징으로 하는 방법.
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