CN110515559A - 基于同步通道运作架构闪存主控之高效能指令序列控制器 - Google Patents

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Abstract

本发明公开了一种基于同步通道运作架构闪存主控之高效能指令序列控制器，包括主控芯片、中枢控制器、闪存储存控制器、闪存储存组件、中枢控制寄存器、闪存超级页/块序列管理器、参数序列表，主控芯片内部设置有中枢控制器和若干个闪存储存控制器，中枢控制器与所有的闪存储存控制器相连，每个闪存储存控制器与闪存储存组件相对应，中枢控制器内部设置有中枢控制寄存器、闪存超级页/块序列管理器及参数序列表，该发明结构合理，各个闪存接口可以同时发出指令序列，有效的提升整体闪存主控模块的工作效能。

Description

基于同步通道运作架构闪存主控之高效能指令序列控制器
技术领域
本发明涉及基于同步通道运作架构闪存主控之高效能指令序列控制器技术领域，具体为一种基于同步通道运作架构闪存主控之高效能指令序列控制器。
背景技术
现行闪存主控设计在对超级页或超级块配置方式进行同步通道读写的多个闪存组件进行发出读取或写入指令操作时, 需要由处理器对各别闪存主控模块之寄存器做多次类似的读写动作以完成闪存指令序列所需之操作代码控制, 此方式不但耗时没效率,对于处理器资源之占用也非常巨大。特别是在需要对闪存超级页或超级块做频繁操作时无法有效提升操作性能，因此，亟待一种改进的技术来解决现有技术中所存在的这一问题。
发明内容
本发明的目的在于提供一种基于同步通道运作架构闪存主控之高效能指令序列控制器，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：一种基于同步通道运作架构闪存主控之高效能指令序列控制器，包括主控芯片、中枢控制器、闪存储存控制器、闪存储存组件、中枢控制寄存器、闪存超级页/块序列管理器、参数序列表，所述主控芯片内部设置有中枢控制器和若干个闪存储存控制器，所述中枢控制器与所有的闪存储存控制器相连，每个所述闪存储存控制器与闪存储存组件相对应，所述中枢控制器内部设置有中枢控制寄存器、闪存超级页/块序列管理器及参数序列表。
优选的，所述闪存储存控制器内部设置有指令序列控制模块、闪存序列控制器及参数表，所述闪存序列控制器分别与指令序列控制模块及参数表相连，所述闪存序列控制器与对应的闪存储存组件相连。
优选的，其使用方法包括以下步骤：
步骤一：配置闪存指令序列产生器的中枢控制器，使主控端在需要对超级块或超级页配置多个闪存组件发出读取或写入等任意指令时, 只需要由处理器从中枢主控制寄存器读写少数信息后, 中枢控制器直接调用事先预存的任意一个闪存指令序列, 发射或排程指令到个别闪存通道序列控制模块, 并由个别闪存储存控制器快速无误的对闪存储存组件发出任意指令序列完成各种读写与抹除等各种指令程序；
步骤二：个别闪存通道序列控制模块在收到中枢控制器下达的同一组或不同组指令或将该指令排序进入各别指令队列之后,会对该闪存序列指令之任意参数与物理位址或特征值等项目,重新置换掉各别通道另外配置的参数或重新映射之物理位址等项目；
步骤三：若超级页或超级块仅需进行部份页或部份块之写入或读出时, 中枢控制器也可以遮蔽指令或个别通道职能的方式,进而对部份而非全部通道的闪存储存控制器授予指令进入队列中,以达成该次超级页或超级块的部份写或部份读的操作。
与现有技术相比，本发明的有益效果是：
配置中枢闪存指令序列产生器的主控制器, 以同时控制控制多组个别闪存通道的闪存指令队列控制器, 使主控端在需要对超级块或超级页配置的多个闪存组件发出读取或写入等任意指令时, 只需要由处理器读写少数信息予闪存指令序列产生器之中枢主控制器的寄存器后, 藉由直接调用中枢主控制器内已事先预存的任一闪存指令序列, 快速无误的发射或排程指令到个别闪存通道序列控制模块, 再由个别序列控制模块对各别闪存组件发出任意指令序列, 并由各别控制器对各别闪存组件完成各种读写与抹除等指令程序, 藉以有效提升整体闪存主控模块的工作效能。
附图说明
图1为本发明的结构示意图。
图2为闪存储存控制器的结构示意图。
图3为主控芯片内部的多通道闪存储存控制器及配置中枢闪存指令序列控制器的状况示意图。
图4为主控芯片内部的多通道闪存储存控制器但未配置中枢闪存指令序列控制器的状况示意图。
图中，主控芯片1、中枢控制器2、闪存储存控制器3、闪存储存组件4、中枢控制寄存器5、闪存超级页/块序列管理器6、参数序列表7、指令序列控制模块8、闪存序列控制器9、参数表10。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1，本发明提供一种技术方案：一种基于同步通道运作架构闪存主控之高效能指令序列控制器，包括主控芯片1、中枢控制器2、闪存储存控制器3、闪存储存组件4、中枢控制寄存器5、闪存超级页/块序列管理器6、参数序列表7，主控芯片1内部设置有中枢控制器2和若干个闪存储存控制器3，中枢控制器2与所有的闪存储存控制器3相连，每个闪存储存控制器3与闪存储存组件4相对应，中枢控制器2内部设置有中枢控制寄存器5、闪存超级页/块序列管理器6及参数序列表7。
如图2所示，闪存储存控制器3内部设置有指令序列控制模块8、闪存序列控制器9及参数表10，闪存序列控制器9分别与指令序列控制模块8及参数表10相连，闪存序列控制器9与对应的闪存储存组件4相连。
如图3所示，一种基于同步通道运作架构闪存主控之高效能指令序列控制器，其使用方法包括以下步骤：
步骤一：配置闪存指令序列产生器的中枢控制器2，使主控端在需要对超级块或超级页配置多个闪存组件发出读取或写入等任意指令时, 只需要由处理器从中枢主控制寄存器读写少数信息后, 中枢控制器2直接调用事先预存的任意一个闪存指令序列, 发射或排程指令到个别闪存通道序列控制模块, 并由个别闪存储存控制器3快速无误的对闪存储存组件4发出任意指令序列完成各种读写与抹除等各种指令程序；
步骤二：个别闪存通道序列控制模块在收到中枢控制器2下达的同一组或不同组指令或将该指令排序进入各别指令队列之后,会对该闪存序列指令之任意参数与物理位址或特征值等项目,重新置换掉各别通道另外配置的参数或重新映射之物理位址等项目；
步骤三：若超级页或超级块仅需进行部份页或部份块之写入或读出时, 中枢控制器2也可以遮蔽指令或个别通道职能的方式,进而对部份而非全部通道的闪存储存控制器3授予指令进入队列中,以达成该次超级页或超级块的部份写或部份读的操作。
实施例的，如图4所示，如果主控芯片内部的多通道闪存储存控制器但未配置中枢闪存指令序列控制器的情况下，各个通道接口职能依序各自发出指令序列，闪存主控模块的工作效能较低。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (3)

1.一种基于同步通道运作架构闪存主控之高效能指令序列控制器，其特征在于：包括主控芯片（1）、中枢控制器（2）、闪存储存控制器（3）、闪存储存组件（4）、中枢控制寄存器（5）、闪存超级页/块序列管理器（6）及参数序列表（7），所述主控芯片（1）内部设置有中枢控制器（2）和若干个闪存储存控制器（3），所述中枢控制器（2）与所有的闪存储存控制器（3）相连，每个所述闪存储存控制器（3）与闪存储存组件（4）相对应，所述中枢控制器（2）内部设置有中枢控制寄存器（5）、闪存超级页/块序列管理器（6）及参数序列表（7）。
2.根据权利要求1所述的一种基于同步通道运作架构闪存主控之高效能指令序列控制器，其特征在于：所述闪存储存控制器（3）内部设置有指令序列控制模块（8）、闪存序列控制器（9）及参数表（10），所述闪存序列控制器（9）分别与指令序列控制模块（8）及参数表（10）相连，所述闪存序列控制器（9）与对应的闪存储存组件（4）相连。
3.根据权利要求1所述的一种基于同步通道运作架构闪存主控之高效能指令序列控制器，其特征在于：其使用方法包括以下步骤：
步骤一：配置闪存指令序列产生器的中枢控制器（2），使主控端在需要对超级块或超级页配置多个闪存组件发出读取或写入等任意指令时, 只需要由处理器从中枢主控制寄存器读写少数信息后, 中枢控制器（2）直接调用事先预存的任意一个闪存指令序列, 发射或排程指令到个别闪存通道序列控制模块, 并由个别闪存储存控制器（3）快速无误的对闪存储存组件（4）发出任意指令序列完成各种读写与抹除等各种指令程序；
步骤二：个别闪存通道序列控制模块在收到中枢控制器（2）下达的同一组或不同组指令或将该指令排序进入各别指令队列之后,会对该闪存序列指令之任意参数与物理位址或特征值等项目,重新置换掉各别通道另外配置的参数或重新映射之物理位址等项目；
步骤三：若超级页或超级块仅需进行部份页或部份块之写入或读出时, 中枢控制器（2）也可以遮蔽指令或个别通道职能的方式,进而对部份而非全部通道的闪存储存控制器（3）授予指令进入队列中,以达成该次超级页或超级块的部份写或部份读的操作。
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Assignee: Zhongguancun Technology Leasing Co.,Ltd.

Assignor: JIANGSU HUACUN ELECTRONIC TECHNOLOGY Co.,Ltd.

Contract record no.: X2023980034103

Denomination of invention: Efficient instruction sequence controller based on synchronous channel operation architecture for flash memory master control

Granted publication date: 20220830

License type: Exclusive License

Record date: 20230327

PE01 Entry into force of the registration of the contract for pledge of patent right
PE01 Entry into force of the registration of the contract for pledge of patent right

Denomination of invention: Efficient instruction sequence controller based on synchronous channel operation architecture for flash memory master control

Effective date of registration: 20230329

Granted publication date: 20220830

Pledgee: Zhongguancun Technology Leasing Co.,Ltd.

Pledgor: JIANGSU HUACUN ELECTRONIC TECHNOLOGY Co.,Ltd.

Registration number: Y2023980036858