CN110504223A - 半导体封装结构及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000003292 glue Substances 0.000 claims abstract description 116
- 239000000945 filler Substances 0.000 claims abstract description 51
- 238000005520 cutting process Methods 0.000 claims abstract description 36
- 239000011159 matrix material Substances 0.000 claims description 5
- 230000012447 hatching Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 230000003139 buffering effect Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000004904 shortening Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 239000000084 colloidal system Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- ZCQWOFVYLHDMMC-UHFFFAOYSA-N Oxazole Chemical compound C1=COC=N1 ZCQWOFVYLHDMMC-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000011469 building brick Substances 0.000 description 1
- 238000005253 cladding Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 238000005323 electroforming Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920002577 polybenzoxazole Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920006389 polyphenyl polymer Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000011135 tin Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
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Abstract
本发明提供一种半导体封装结构，包括晶圆、图案化介电层、多个第二芯片以及底填胶体。晶圆包括多个第一芯片及将这些第一芯片分隔开来的多条切割道。各第一芯片上具有一芯片接合区。图案化介电层配置于晶圆上，并包括多个开口、多个点胶槽以及多个流道。开口分别暴露出芯片接合区。点胶槽分别位于切割道上。流道分别连通点胶槽与芯片接合区。各芯片接合区对应连通至少一点胶槽。第二芯片分别配置于芯片接合区。底填胶体位于点胶槽与流道内，并填充于第一芯片与第二芯片之间。本发明更提供一种半导体封装结构的制造方法。
Description
技术领域
本发明涉及一种半导体封装结构及制造方法，尤其涉及一种用于晶圆级封装的半导体封装结构及其制造方法。
背景技术
随着电子产品的需求朝向高功能化、信号传输高速化及电路组件高密度化，以及电子产品的轻薄化，目前的构装技术逐渐走向单构装系统(System in Package,SIP)的系统整合阶段，将多个电子组件堆栈于同一构装内。目前使用的堆栈技术例如有层叠式芯片堆栈。以芯片附接在晶圆(Chip on Wafer,CoW)为例，晶圆(Wafer)上具有多个第一芯片，多个第二芯片分别地对接到晶圆(Wafer)的这些第一芯片上，并填入底填胶体固定，其后再沿着晶圆的切割道切割出多个半导体封装结构。在现有的半导体封装结构中，各个第一芯片上会预留一定尺寸的点胶区域，且点胶机需对应各个第一芯片的点胶区域逐个配置底填胶体，使得第一芯片的尺寸难以缩减，连带地影响现有的半导体封装结构的尺寸，而且点胶所需时间及使用胶量也无法有效地缩减，使得生产效率无法提升。
发明内容
本发明是针对一种半导体封装结构，其尺寸能够缩减且具有提升的生产效率。
本发明是针对一种半导体封装结构的制造方法，其可制造出上述的半导体封装结构。
根据本发明的实施例，半导体封装结构，包括晶圆、图案化介电层、多个第二芯片以及底填胶体。晶圆包括多个第一芯片以及将这些第一芯片分隔开来的多条切割道。各第一芯片上具有一芯片接合区。图案化介电层配置于晶圆上。图案化介电层包括多个开口、多个点胶槽以及多个流道。这些开口分别暴露出这些芯片接合区。这些点胶槽分别位于这些切割道上。这些流道分别流通这些点胶槽与这些芯片接合区。各芯片接合区对应连通至少一点胶槽。这些第二芯片分别配置于这些芯片接合区。底填胶体位于这些点胶槽及这些流道内，并填充于这些第一芯片与这些第二芯片之间。。
根据本发明的实施例，半导体封装结构的制造方法，包括下列步骤：提供晶圆，包括多个第一芯片以及将这些第一芯片分隔开来的多条切割道，其中各第一芯片上具有一芯片接合区；形成图案化介电层于晶圆上，其中图案化介电层包括多个开口、多个点胶槽以及多个流道，这些开口分别暴露出这些芯片接合区，这些点胶槽分别位于这些切割道上，这些流道分别连通这些点胶槽与这些芯片接合区，且各芯片接合区对应连通至少一点胶槽；分别配置多个第二芯片至这些芯片接合区；以及配置一底填胶体至这些点胶槽，使部分底填胶体从这些点胶槽沿着这些流道而往连通的这些芯片接合区流动，且填充于这些第一芯片与这些第二芯片之间。
基于上述，本发明的半导体封装结构及半导体封装结构的制造方法，通过在晶圆上的图案化介电层形成暴露出芯片接合区的开口、点胶槽及连通点胶槽与芯片接合区的流道，且将点胶槽配置于切割道上，使配置于点胶槽的底填胶体通过流道引导流入芯片接合区。因此不需在第一芯片上预留点胶区域。如此，第一芯片的表面上的设计可被简化，且第一芯片的尺寸可被缩减，而使得半导体封装结构的尺寸能够缩减。此外，由于第一芯片上不需预留点胶区域，因此可以使第一芯片在表面上的设计更有裕度。另外，多个第一芯片可以共享一个点胶槽进行底填胶体的填入制程。因此，可以减少点胶槽设置的数量，更可以减少点胶的次数与胶量、缩短点胶所需的时间并提升点胶的效率，以提升半导体封装结构的生产效率。
附图说明
包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
图1A示出为晶圆的上视示意图；
图1B示出为图1A的晶圆的局部剖面示意图；
图2、图3B、图4B、图5B示出为半导体封装结构的制造方法的局部剖面示意图；
图3A、图4A、图5A分别示出为图3B、图4B、图5B的半导体封装结构的局部放大上视示意图；
图6示出为图5A的半导体封装结构沿剖面线B-B’的局部剖面示意图；
图7示出为图5A的半导体封装结构沿剖面线C-C’的局部剖面示意图；
图8示出为第一芯片组区的局部放大上视示意图。
附图标号说明
10：半导体封装结构；
20：点胶机；
100：晶圆；
105、105a：第一芯片组区；
110：第一芯片；
112：芯片接合区；
120：切割道；
130：图案化介电层；
130’：介电层；
132：开口；
134、134a：点胶槽；
136、136a：流道；
140：第二芯片；
142：凸块；
150：底填胶体；
A-A’、B-B’、C-C’：剖面线；
D1：第一方向；
D2：第二方向。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同组件符号在附图和描述中用来表示相同或相似部分。
图1A示出为晶圆的上视示意图。图1B示出为图1A的晶圆的局部剖面示意图。图2、图3B、图4B以及图5B示出为半导体封装结构的制造方法的局部剖面示意图。图3A、图4A以及图5A分别示出为图3B、图4B以及图5B的半导体封装结构的局部放大上视示意图。具体而言，图3B、图4B以及图5B分别示出为图3A、图4A以及图5A的半导体封装结构沿剖面线A-A’的局部剖面示意图。本实施例的半导体封装结构10的制造方法包括下列步骤：首先，提供一晶圆100。在本实施例中，晶圆100包括多个第一芯片110以及将这些第一芯片110分隔开来的多条切割道120，各第一芯片110上具有一芯片接合区112。在此必须说明的是，图1A示意性地示出了多个以矩阵排列的第一芯片110以及多条交叉环绕各第一芯片110的切割道120，但本发明不以此为限。此外，图1B示意性地示出两个第一芯片110由一个切割道120分隔，但本发明不以此为限。亦即，这些第一芯片110以及这些切割道120的数量、排列方式以及尺寸比例不以图1A及图1B所示为限。
详细而言，晶圆100的这些第一芯片110之间以切割道120分隔，以便在切割后可形成独立的芯片。换句话说，切割道120位于相邻的第一芯片110之间的区域。此外，切割道120环绕第一芯片110的四个边，构成一网格状图案，但本发明不以此为限。
接着，形成一图案化介电层130于晶圆100上(如图3A所示)。请先参考图2，上述形成图案化介电层130的步骤包括形成一介电层130’于晶圆100上。上述介电层130’的材料可为一般的感旋光性光阻材料、聚酰亚胺(polyimide,PI)层或是聚苯恶唑(Polybenzoxazole,PBO)层，再罩设一光罩(未示出)于介电层130’上，并进行曝光(Exposure)的程序。光罩的图案对应于所欲暴露出的晶圆100的图案。
接着，进行显影(Develop)的程序，以显影液将未曝光的介电层130’溶解并移除。请参考图2、图3A及图3B，举例而言，移除晶圆100上的部分介电层130’而形成多个开口132、多个点胶槽134以及多个流道136。接着，通过加热的方式固化(Curing)未被移除的介电层130’，再通过例如是氧气电浆的方式对固化的介电层130’、这些开口132、这些点胶槽134及这些流道136进行表面处理，即可完成图案化介电层130。
在本实施例中，图案化介电层130包括多个开口132、多个点胶槽134以及多个流道136。这些开口132分别暴露出这些第一芯片110上的芯片接合区112。此外，这些点胶槽134分别设置于这些切割道120上。这些流道136分别对应连通这些点胶槽134与这些开口132所暴露出的这些芯片接合区112，且各芯片接合区112对应连通至少一个点胶槽134。
值得注意的是，在本实施例中，多个第一芯片110分别以相邻的两个这些第一芯片110为一组而划分出多个第一芯片组区105。举例而言，如图3A所示，以在一第一方向D1上相邻的两第一芯片110为一组为例，各第一芯片组区105中的两个第一芯片110以一条切割道120隔开，但本发明不以此为限。在其他实施例中，第一芯片组区105也可以在一第二方向D2相邻的两个第一芯片110为一组。第一方向D1垂直于第二方向D2。在本实施例中，各第一芯片组区105中隔开两个第一芯片110的切割道120上具有一个点胶槽134。举例而言，点胶槽134重叠于切割道120，且位于两个第一芯片110之间，但本发明不以此为限。两个流道136分别连通点胶槽134与两个第一芯片110上的芯片接合区112。换言之，各第一芯片组区105的两个第一芯片110上的这些芯片接合区112连通一个点胶槽134。具体而言，对应芯片接合区112的开口132、点胶槽134以及流道136可以在第一方向D1上彼此连通，而在图案化介电层130上形成一个沟槽图案。
请参考图4A以及图4B，接着，分别配置多个第二芯片140至这些第一芯片110上的这些芯片接合区112。在本实施例中，第一芯片110的尺寸大于第二芯片140的尺寸，尺寸较小的第二芯片140覆置于尺寸较大的第一芯片110上。如图4B所示，第二芯片140以多个凸块142电性连接第一芯片110。具体而言，第一芯片110于芯片接合区112中可以包括多个第一接垫(未标示)，第二芯片140也包括多个第二接垫(未标示)。多个凸块142可以设置于多个第二接垫上并电性连接第一接垫，以电性导通第一接垫以及第二接垫，使第二芯片140电性连接至第一芯片110，但本发明不以此为限。
在本实施例中，凸块142可为电镀凸块、结线凸块或焊锡凸块，其材质可包括金、银、铜、锡、镍或其组合。于本发明附图中，凸块142系列举为四方型为例，然而，其外观形状不仅可成型为球状、圆柱状或圆顶柱状，其所选用的材料亦可采用单一种金属材料或采用两种或两种以上的金属材料电镀成型，例如，铜柱(Copper Pillar)上形成一层锡(SolderCap)，或铜柱外壁覆盖一层金。
请参考图5A以及图5B，最后，配置一底填胶体150(underfill)至点胶槽134，使部分底填胶体150从点胶槽134沿着流道136而往连通的芯片接合区112流动。举例而言，可以通过点胶机20(如图5B所示)将底填胶体150滴入点胶槽134中，但本发明不以此为限。在本实施例中，各第一芯片组区105中，底填胶体150是沿着两个流道136自点胶槽134往对应的两个芯片接合区112流动，并填充于对应的第一芯片110与第二芯片140之间的间隙，以包覆这些凸块142，致使底填胶体150位于点胶槽134及流道136内并填充于第一芯片110与第二芯片140之间。至此，已大致完成半导体封装结构10的制作。底填胶体150的材质例如为环氧树脂(Epoxy)。
在本实施例中，当点胶机20将底填胶体150配置于点胶槽134时，底填胶体150会先容置于点胶槽134，再沿着流道136流入开口132所暴露的芯片接合区112内。流入芯片接合区112的底填胶体150，可接触第一芯片110与第二芯片140之间微小的间隙，而被间隙间的毛细力引导，填入第一芯片110与第二芯片140之间的间隙，提供第一芯片110与第二芯片140之间固定的效果。底填胶体150进而可以包覆凸块142以提供缓冲、防尘及防潮的保护效果，提升半导体封装结构10的可靠度。
此外，在本实施例中，如图5A所示，一个点胶槽134通过两个流道136连通相邻的两个第一芯片110的芯片接合区112，但本发明不限于此。换句话说，这些流道136的数量对应于这些芯片接合区112的数量(例如：流道136的数量等于芯片接合区112的数量)，且这些流道136的数量大于这些点胶槽134的数量。藉此，相邻的两个第一芯片110可以通过一个点胶槽134进行底填胶体150的填入制程。
图6示出为图5A的半导体封装结构沿剖面线B-B’的局部剖面示意图。
图7示出为图5A的半导体封装结构沿剖面线C-C’的局部剖面示意图。请参考图5A、图6以及图7，在本实施例中，剖面线B-B’平行于剖面线C-C’，均沿着第二方向D2延伸。图6所示为图案化介电层130在切割道120上所形成的点胶槽134。图7所示为图案化介电层130在第一芯片110上所形成的流道136。在本实施例中，于第二方向D2上，点胶槽134的最大宽度大于流道136的最大宽度。也就是说，于第二方向D2上，流道136连通点胶槽134的口径小于点胶槽134的最大宽度。然而本发明不以此为限，在其他实施例中，于第二方向D2上，点胶槽134的最大宽度也可以等于流道136的最大宽度。换句话说，于第二方向D2上，点胶槽134的宽度可以大于或等于流道136的宽度。
如此，以点胶槽134的宽度大于流道136的宽度为例，当底填胶体150配置于宽度较大的点胶槽134时，宽度较小的流道136可以通过毛细现象引导底填胶体150自点胶槽134通过流道136，再流入芯片接合区112。因此，底填胶体150于流道136中的流速可以提升，增加底填胶体150填入第一芯片110与第二芯片140之间的效率，并缩短点胶所需的时间。在此需注意的是，图5A示意性地示出底填胶体150部分地形成于图案化介电层130上，但底填胶体150也可以不外溢至图案化介电层130上。相较于现有的半导体封装结构的点胶制程，在本实施例中，由于底填胶体150可以被图案化介电层130的点胶槽134及流道136引导至芯片接合区112，因此可减少底填胶体150任意地流动而外溢的程度。
请再次参考图5A，在本实施例中，点胶槽134可以沿着第二方向D2延伸。举例而言，如图5A所示，点胶槽134于俯视上的图案可例如为长条形，但本发明不以此为限。在其他实施例中，点胶槽134于俯视上的图案也可以为圆形或椭圆形等。藉此，点胶槽134的延伸宽度可以提供底填胶体150缓冲的效果。如此，当底填胶体150配置于点胶槽134时，底填胶体150可以向多个方向平均的扩散，更进一步地减少底填胶体150外溢出点胶槽134及流道136的程度。
综上所述，本发明的半导体封装结构10可通过图案化介电层130，将点胶槽134配置于切割道120上，再通过流道136将点胶槽134内的底填胶体150引导流入芯片接合区112，因此不需在第一芯片110上预留点胶区域。如此，第一芯片110的表面上的设计可被简化，且第一芯片110的尺寸可被缩减，而使得半导体封装结构10的尺寸能够缩减。此外，由于第一芯片110上不需预留点胶区域，因此可以使第一芯片110在表面上的设计更有裕度。另外，由于上述流道136的数量对应于芯片接合区112的数量，且流道136的数量大于点胶槽134的数量，也就是说多个第一芯片110可以共享一个点胶槽134进行底填胶体150的填入制程。如此，相较于现有在各第一芯片110上预留点胶区域的技术，本发明的半导体封装结构10可以将点胶槽134设置的数量减少至小于第一芯片110的数量。因此，可以减少点胶的次数与胶量、缩短点胶所需的时间并提升点胶的效率，以提升半导体封装结构10的生产效率。此外，将点胶槽134的范围沿切割道120延伸的方向做延伸还可以提供底填胶体150缓冲的效果，减少底填胶体150外溢出点胶槽134及流道136的程度。
在此必须说明的是，下述实施例沿用前述实施例的组件标号与部分内容，其中采用相同的标号来表示相同或近似的组件，关于省略了相同技术内容的部分说明可参考前述实施例，下述实施例中不再重复赘述。
图8示出为第一芯片组区的局部放大上视示意图。请参考图5A及图8，本实施例的第一芯片组区105a与图5A中的第一芯片组区105相似，二者主要差异之处在于：在本实施例中，这些第一芯片110是分别以2x2的矩阵排列的四个第一芯片110为一组而划分出多个第一芯片组区105a。在此必须说明的是，本发明的图8为了清楚表达起见，示意性地示出二条切割道120位于矩阵排列的四个第一芯片110之间，而省略了其余环绕这些四个第一芯片110的多条切割道120。
在本实施例中，于各第一芯片组区105a中隔开四个第一芯片110且彼此相交的两条切割道120的相交处具有一个点胶槽134a，且这四个第一芯片110上的这些芯片接合区112连通点胶槽134a。具体而言，四个流道136a分别连通点胶槽134a与对应的四个开口132所暴露出的芯片接合区112。藉此，当底填胶体150配置于点胶槽134a时，底填胶体150可以通过流道136a流入连通的开口132所暴露出的芯片接合区112，并填充于第一芯片110与第二芯片140之间的间隙。如此，第一芯片组区105a可获致与上述实施例的相同技术功效。
在本实施例中，点胶槽134a可以沿着彼此相交的两条切割道120于第一方向D1以及第二方向D2上延伸。举例而言，如图8所示，点胶槽134a于俯视上的图案可例如为十字形，但本发明不以此为限。在其他实施例中，点胶槽134a于俯视上的图案也可以为圆形、椭圆形或星形等。藉此，点胶槽134a在第一方向D1及第二方向D2上的延伸宽度，可以提供底填胶体150缓冲的效果。如此，当底填胶体150配置于点胶槽134a时，底填胶体150可以向多个方向平均的扩散，减少底填胶体150外溢出点胶槽134a及流道136a的程度。
综上所述，本发明的半导体封装结构及半导体封装结构的制造方法，通过在晶圆上的图案化介电层形成暴露出芯片接合区的开口、点胶槽及连通点胶槽与芯片接合区的流道，且将点胶槽配置于切割道上，使配置于点胶槽的底填胶体通过流道引导流入芯片接合区。因此不需在第一芯片上预留点胶区域。如此，第一芯片的表面上的设计可被简化，且第一芯片的尺寸可被缩减，而使得半导体封装结构的尺寸能够缩减。此外，由于第一芯片上不需预留点胶区域，因此可以使第一芯片在表面上的设计更有裕度。另外，多个第一芯片可以共享一个点胶槽进行底填胶体的填入制程。因此，可以减少点胶槽设置的数量，更可以减少点胶的次数与胶量、缩短点胶所需的时间并提升点胶的效率，以提升半导体封装结构的生产效率。此外，由于流道连通点胶槽的口径小于点胶槽的最大宽度，因此流道可以引导底填胶体通过流道，流入芯片接合区，增加底填胶体的流速。另外，底填胶体自点胶槽被流道引导至芯片接合区，可以减少底填胶体任意流动而外溢的程度。此外，点胶槽还可以提供底填胶体平均扩散的缓冲空间。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (10)
1.一种半导体封装结构，其特征在于，包括：
晶圆，包括多个第一芯片以及将所述多个第一芯片分隔开来的多条切割道，其中各所述第一芯片上具有芯片接合区；
图案化介电层，配置于所述晶圆上，所述图案化介电层包括多个开口、多个点胶槽以及多个流道，所述多个开口分别暴露出所述多个芯片接合区，所述多个点胶槽分别位于所述多个切割道上，所述多个流道分别连通所述多个点胶槽与所述多个芯片接合区，其中各所述芯片接合区对应连通至少一所述点胶槽；
多个第二芯片，分别配置于所述多个芯片接合区；以及
底填胶体，位于所述多个点胶槽及所述多个流道内并填充于所述多个第一芯片与所述多个第二芯片之间。
2.根据权利要求1所述的半导体封装结构，其特征在于，其中所述多个第一芯片分别以相邻的两个所述多个第一芯片为一组而划分出多个第一芯片组区，于各所述第一芯片组区中隔开所述两个第一芯片的所述切割道上具有一个所述点胶槽，且所述两个第一芯片上的所述多个芯片接合区连通所述点胶槽。
3.根据权利要求1所述的半导体封装结构，其特征在于，其中所述多个第一芯片分别以2x2的矩阵排列的四个所述多个第一芯片为一组而划分出多个第一芯片组区，于各所述第一芯片组区中隔开所述四个第一芯片且彼此相交的两条所述多个切割道的相交处具有一个所述点胶槽，且所述四个第一芯片上的所述多个芯片接合区连通所述点胶槽。
4.根据权利要求1所述的半导体封装结构，其特征在于，其中所述多个第二芯片分别以多个凸块电性连接所述多个第一芯片。
5.根据权利要求1所述的半导体封装结构，其特征在于，其中所述多个流道的数量对应于所述多个芯片接合区的数量，且所述多个流道的数量大于所述多个点胶槽的数量。
6.一种半导体封装结构的制造方法，其特征在于，包括：
提供晶圆，包括多个第一芯片以及将所述多个第一芯片分隔开来的多条切割道，其中各所述第一芯片上具有芯片接合区；
形成图案化介电层于所述晶圆上，其中所述图案化介电层包括多个开口、多个点胶槽以及多个流道，所述多个开口分别暴露出所述多个芯片接合区，所述多个点胶槽分别位于所述多个切割道上，所述多个流道分别连通所述多个点胶槽与所述多个芯片接合区，其中各所述芯片接合区对应连通至少一所述点胶槽；
分别配置多个第二芯片至所述多个芯片接合区；以及
配置底填胶体至所述多个点胶槽，使部分所述底填胶体从所述多个点胶槽沿着所述多个流道而往连通的所述多个芯片接合区流动，且填充于所述多个第一芯片与所述多个第二芯片之间。
7.根据权利要求6所述的半导体封装结构的制造方法，其特征在于，其中形成所述图案化介电层的步骤中，还包括：
形成介电层于所述晶圆上；以及
移除所述晶圆上的部分所述介电层而形成所述多个开口、所述多个点胶槽以及所述多个流道，其中所述多个第一芯片分别以相邻的两个所述多个第一芯片为一组而划分出多个第一芯片组区，于各所述第一芯片组区中隔开所述两个第一芯片的所述切割道上具有一个所述点胶槽，且所述两个第一芯片上的所述多个芯片接合区连通所述点胶槽。
8.根据权利要求6所述的半导体封装结构的制造方法，其特征在于，其中形成所述图案化介电层的步骤中，还包括：
形成介电层于所述晶圆上；以及
移除所述晶圆上的部分所述介电层而形成所述多个开口、所述多个点胶槽以及所述多个流道，其中所述多个第一芯片分别以2x2的矩阵排列的四个所述多个第一芯片为一组而划分出多个第一芯片组区，于各所述第一芯片组区中隔开所述四个第一芯片且彼此相交的两条所述多个切割道的相交处具有一个所述点胶槽，且所述四个第一芯片上的所述多个芯片接合区连通所述点胶槽。
9.根据权利要求6所述的半导体封装结构的制造方法，其特征在于，其中所述多个第二芯片分别以多个凸块电性连接所述多个第一芯片。
10.根据权利要求6所述的半导体封装结构的制造方法，其特征在于，其中所述多个流道的数量对应于所述多个芯片接合区的数量，且所述多个流道的数量大于所述多个点胶槽的数量。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW107117110 | 2018-05-18 | ||
| TW107117110A TWI659507B (zh) | 2018-05-18 | 2018-05-18 | 半導體封裝結構及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110504223A true CN110504223A (zh) | 2019-11-26 |
| CN110504223B CN110504223B (zh) | 2021-02-19 |
Family
ID=67348141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810986439.4A Active CN110504223B (zh) | 2018-05-18 | 2018-08-28 | 半导体封装结构及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN110504223B (zh) |
| TW (1) | TWI659507B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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2018
- 2018-05-18 TW TW107117110A patent/TWI659507B/zh active
- 2018-08-28 CN CN201810986439.4A patent/CN110504223B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| TWI659507B (zh) | 2019-05-11 |
| CN110504223B (zh) | 2021-02-19 |
| TW202005007A (zh) | 2020-01-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |