CN110476071B - 光电二极管仿真器、测试电路和仿真光电二极管的方法 - Google Patents

光电二极管仿真器、测试电路和仿真光电二极管的方法 Download PDF

Info

Publication number
CN110476071B
CN110476071B CN201880021700.5A CN201880021700A CN110476071B CN 110476071 B CN110476071 B CN 110476071B CN 201880021700 A CN201880021700 A CN 201880021700A CN 110476071 B CN110476071 B CN 110476071B
Authority
CN
China
Prior art keywords
transistor
circuit
node
output
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880021700.5A
Other languages
English (en)
Other versions
CN110476071A (zh
Inventor
M·拉杰
Y·弗兰斯
K-Y·常
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xilinx Inc
Original Assignee
Xilinx Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xilinx Inc filed Critical Xilinx Inc
Publication of CN110476071A publication Critical patent/CN110476071A/zh
Application granted granted Critical
Publication of CN110476071B publication Critical patent/CN110476071B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
    • H04B10/07—Arrangements for monitoring or testing transmission systems; Arrangements for fault measurement of transmission systems
    • H04B10/073—Arrangements for monitoring or testing transmission systems; Arrangements for fault measurement of transmission systems using an out-of-service signal
    • H04B10/0731—Testing or characterisation of optical devices, e.g. amplifiers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G01R31/2632—Circuits therefor for testing diodes
    • G01R31/2635—Testing light-emitting diodes, laser diodes or photodiodes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled

Landscapes

  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Optics & Photonics (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种示例光电二极管仿真器电路(202)包括：第一电流源电路(M1，M2，Iref)；第一和第二晶体管(M4，M5)，其源极耦合在一起并且耦合到第一电流源电路的输出，第二晶体管的漏极耦合到第一节点(N2)；第三晶体管(M7)，耦合在第一晶体管的漏极和复制负载电路(302)之间；第二电流源电路(M3，M6)，耦合到第一节点；电容器(C1)，耦合在第一节点和电气地之间；以及第四晶体管(M8)，其源极耦合到第一节点，并且漏极提供输出电流。

Description

光电二极管仿真器、测试电路和仿真光电二极管的方法
技术领域
本公开的示例总体上涉及电子电路，并且更具体地涉及对光学接收器进行电测试。
背景技术
设计集成电路(IC)涉及全面的自测试。对于具有光电集成的IC而言，这种自测试变得更加重要。在与光电二极管(PD)集成之前，应当先对光学接收器进行电气测试。之前对光学接收器进行电测试的技术仅允许调整数据眼开口。这样的技术不允许仿真不同的光电二极管电容的效果和/或仿真改变光学发射器激光功率的效果。
发明内容
在一个示例中，光电二极管仿真器电路包括：第一电流源电路；第一和第二晶体管，其源极耦合在一起并且耦合到第一电流源电路的输出，第二晶体管的漏极耦合到第一节点；第三晶体管，耦合在第一晶体管的漏极和复制负载电路之间；第二电流源电路，耦合到第一节点；电容器，耦合在第一节点与电气地之间；以及第四晶体管，其源极耦合到第一节点，并且漏极提供输出电流。
在一些实施例中，第一晶体管的栅极可以接收第一逻辑信号，第二晶体管的栅极可以接收第二逻辑信号，并且第一和第二逻辑信号可以是彼此的逻辑补码。
在一些实施例中，第四晶体管的栅极可以接收第三逻辑信号。
在一些实施例中，第三晶体管的栅极可以耦合到电气地。
在一些实施例中，第一电流源电路可以包括第五和第六晶体管，其栅极在第二节点处耦合在一起。第五和第六晶体管的源极可以耦合到供电电压。第六晶体管的漏极可以是第一电流源电路的输出，并且第五晶体管的漏极可以耦合到第二节点。电流源可以耦合在第二节点和电气地之间。
在一些实施例中，第二电流源可以包括第七晶体管，该第七晶体管具有耦合到供电电压的源极、耦合到第二节点的栅极以及漏极。第八晶体管可以具有耦合到第七晶体管的漏极的源极、耦合到电气地的栅极以及耦合到第一节点的漏极。
在另一示例中，一种接收器中的测试电路包括：数据生成器，被配置成生成第一和第二逻辑信号，该第一和第二逻辑信号是彼此的逻辑补码；以及光电二极管仿真器电路。光电二极管仿真器电路包括：第一电流源电路；第一和第二晶体管，其源极耦合在一起并且耦合到第一电流源电路的输出，其中第二晶体管的漏极耦合到第一节点，并且第一和第二晶体管的栅极分别接收第一和第二逻辑信号；第三晶体管，耦合在第一晶体管的漏极和复制负载电路之间；第二电流源电路，耦合到第一节点；电容器，耦合在第一节点与电气地之间；以及第四晶体管，其源极耦合到第一节点，并且漏极提供输出电流。
在一些实施例中，第一晶体管的栅极可以接收第一逻辑信号，第二晶体管的栅极可以接收第二逻辑信号，并且第一和第二逻辑信号可以是彼此的逻辑补码。
在一些实施例中，第四晶体管的栅极可以接收第三逻辑信号。
在一些实施例中，第三晶体管的栅极可以耦合到电气地。
在一些实施例中，第一电流源电路可以包括第五和第六晶体管，其栅极在第二节点处耦合在一起。第五和第六晶体管的源极可以耦合到供电电压。第六晶体管的漏极可以是第一电流源电路的输出，并且第五晶体管的漏极可以耦合到第二节点。电流源可以耦合在第二节点和电气地之间。
在一些实施例中，第二电流源可以包括第七晶体管，该第七晶体管具有耦合到供电电压的源极、耦合到第二节点的栅极以及漏极。第八晶体管可以具有耦合到第七晶体管的漏极的源极、耦合到电气地的栅极以及耦合到第一节点的漏极。
在另一示例中，一种仿真在接收器的输入处的光电二极管的方法包括：将光电二极管仿真器电路耦合到接收器的输入；利用差分数据信号驱动光电二极管仿真器电路中的差分晶体管对的差分输入，该差分晶体管对向耦合到接收器的输出节点提供输出电流；控制光电二极管仿真器电路的第一电流源，向差分晶体管对提供第一电流；控制光电二极管仿真器电路的第二电流源，向输出节点提供第二电流；以及调整耦合在输出节点和电气地之间的电容器的电容。
在一些实施例中，驱动步骤可以包括基于伪随机二进制序列生成第一信号，以及将第一信号串行化以生成差分数据信号。
在一些实施例中，可以控制第一电流以控制在接收器的输出处的数据眼的开口。
在一些实施例中，可以控制第二电流以控制提供给输出节点的平均电流。
在一些实施例中，可以调整电容以控制在接收器的输出处的数据眼的斜率。
在一些实施例中，输出节点可以耦合到接收器的跨阻放大器(TIA)。
在一些实施例中，可以控制第一电流以仿真光学发射器的光学调制幅度(OMA)，可以控制第二电流以控制在接收器的输出处的数据眼的平均幅度，并且可以调整电容以仿真光电二极管的带宽。
参考以下详细描述，可以理解这些和其他方面。
附图说明
为了可以详细理解上述特征的方式，可以通过参考示例实施方式来进行上面简要概述的更具体的描述，其中一些示例在附图中示出。但是，应当注意，附图仅示出了通常的示例性实施方式，因此不应当视为对其范围的限制。
图1是描绘根据一个示例的集成电路的框图。
图2是描绘图1的接收器内的测试电路的框图。
图3是描绘根据一个示例的光电二极管仿真器电路的示意图。
图4是描绘根据一个示例的数据生成器的框图。
图5是根据一个示例的眼图的绘图。
图6是描绘根据一个示例的用于仿真在接收器的输入处的光电二极管的方法的流程图。
图7是图示其中可以使用图1的接收器的示例现场可编程门阵列(FPGA)的框图。
为了便于理解，尽可能使用相同的附图标记来表示图中共同的相同元件。可以预期，一个示例的元件可以有益地并入其他示例中。
具体实施方式
在下文中参考附图描述各种特征。应当注意，附图可以按比例绘制或可以不按比例绘制，并且贯穿附图，相似结构或功能的元件由相似的附图标记表示。应当注意，附图仅旨在有助于特征的描述。它们不旨在作为所要求保护的发明的详尽描述或对所要求保护的发明的范围的限制。另外，说明的示例不必具有所示的所有方面或优点。结合特定示例描述的方面或优点不必限于该示例，并且可以在任何其他示例中实践，即使未如此说明或未如此明确描述。
图1是描绘根据一个示例的集成电路100的框图。IC 100包括接收器102和后端电路106。接收器126可以是收发器的一部分(例如，串行器/解串器的一部分)。为了形成通信系统，接收器102可以通过电介质107(例如，印刷电路板(PCB)迹线、过孔、电缆、连接器、去耦电容器等)耦合到源电路。在光学通信系统中，源电路是光电二极管108，光电二极管108又通过光学介质112(例如，光纤等)耦合到光学发射器110。
在一个示例中，接收器102包括测试电路104。测试电路104被配置成仿真光电二极管108并生成接收器102的测试数据模式自测试。测试电路104用于在与光电二极管108集成之前，对接收器102进行电测试。因此，接收器102可以在没有光电二极管108和光学发射器110的情况下实施自测试。后端电路106被配置成接收接收器102的输出。在接收器102的自测试期间，后端电路106可以对照预期输出来验证接收器的输出。备选地，后端电路106可以接收接收器102的输出并将其转发到另一电路或系统(其可以在IC 100中或在IC 100的外部)，其进一步可以将接收器输出与预期输出进行比较。
图2是描绘接收器102内的测试电路104的框图。测试电路104包括光电二极管仿真器电路202和数据生成器204。光电二极管仿真器电路202的输入耦合到数据生成器204的输出。光电二极管仿真器电路202的输出耦合到接收器102的跨阻放大器(TIA)206。TIA206的输出耦合到接收器102的其他下游电路系统(未示出)，诸如限幅器电路系统、均衡器电路系统等。数据生成器204的输入耦合到接收器102中的时钟源208(例如，锁相环(PLL)电路等)的输出。在一个示例中，光电二极管仿真器电路202的另一输入耦合到控制电路210的输出。控制电路210可以向光电二极管仿真器电路202提供一个或多个控制信号以用于控制它的各个方面(例如，使能信号以开启或关闭光电二极管仿真器电路202)。
图3是描绘根据一个示例的光电二极管仿真器电路202的示意图。光电二极管仿真器电路202包括晶体管M1…M8、电流源Iref、电容器C1和复制TIA 302。晶体管M1…M8是p沟道场效应晶体管(FET)，诸如P型金属氧化物FET(MOSFET)(也被称为PMOS晶体管)。
晶体管M1和M2形成栅极耦合的晶体管对。晶体管M1和M2的源极耦合到供电电压(avtt)。晶体管M1的漏极耦合到电流源Iref。电流源Iref耦合在晶体管M1和电气地之间。晶体管M1和M2的栅极耦合到节点N1。晶体管M1的漏极也耦合到节点N1。
晶体管M4和M5形成源极耦合晶体管对(也被称为差分晶体管对)。晶体管M4和M5的源极耦合到晶体管M2的漏极。晶体管M4的漏极耦合到晶体管M7的源极。晶体管M7的漏极耦合到复制TIA302。晶体管M7的栅极耦合到电气地。晶体管M5的漏极耦合到节点N2。晶体管M4的栅极接收信号D，并且晶体管M5的栅极接收信号Db，该信号Db是信号D的逻辑补码。信号D、Db由数据生成器204生成，如下文进一步描述的。
晶体管M3的源极耦合到供电电压avtt。晶体管M3的栅极耦合到节点N1。晶体管M3的漏极耦合到晶体管M6的源极。晶体管M6的栅极耦合到电气地。晶体管M6的漏极耦合到节点N2。
晶体管M8的源极耦合到节点N2。晶体管M8的栅极接收使能信号(En)。晶体管M8的漏极耦合到TIA 206。电容器C1耦合在节点N2和电气地之间。
在操作中，晶体管M1和M2以及电流源Iref共同形成恒定电流源，该恒定电流源提供电流IO以偏置差分晶体管对M4、M5。通常，(IO/Iref)＝[(W2/L2)/(W1/L1)]，其中W1和L1分别是晶体管M1的宽度和沟道长度，并且W2和L2分别是晶体管M2的宽度和沟道长度。在一个示例中，晶体管M1和M2的沟道长度相同或基本相同。因此，电流IO等于电流Iref乘以晶体管M2的宽度与晶体管M1的宽度的比值。可以通过变化晶体管M2的有效宽度来变化电流IO。在一个示例中，可以使用选择性地并联耦合的多个晶体管来实施晶体管M2，以实施可变宽度晶体管。晶体管M2的有效宽度可以由控制电路210控制。
信号D和Db形成到差分晶体管对M4、M5的差分输入。差分晶体管对M4、M5用作根据信号D、Db的状态，将电流IO转移到左分支(包括M4、M7和复制TIA 302)或右分支(包括晶体管M5、晶体管M8和TIA 206)的开关。差分晶体管对M4、M5从M1、M2和Iref形成的恒流源汲取恒定电流IO。
晶体管M3和M6形成提供电流IDC的电流源。类似于晶体管M2，可以使用选择性地并联耦合的多个晶体管来实施晶体管M3，以实施可变宽度晶体管。晶体管M3的有效宽度可以由控制电路210控制以控制IDC的值。
晶体管M8用作基于信号EN的状态的开关。如果信号EN为逻辑低，则晶体管M8导通；如果信号EN为逻辑高，则晶体管M8关断。因此，晶体管M8对由晶体管M5提供的电流和电流IDC之和进行选通。晶体管M8确保光电二极管仿真器电路202不会在TIA 206上产生额外的电容负载。电容器C1(可以是固定电容或可变电容)被添加到节点N2以仿真光电二极管的电容。
晶体管M7用作虚设开关。复制TIA电路302提供与TIA 206相同或基本相同的负载。晶体管M7和复制TIA电路302提供相对于右分支的负载对称性。如下面所描述的那样生成数据信号D和Db。
图5是根据一个示例的眼图500的绘图。在该绘图中，水平轴表示时间，垂直轴表示提供给TIA 206的电流。当执行自测试操作时，控制电路210可以控制电流IO来调整数据眼开口502。这仿真了光学发射器的光学调制幅度(OMA)。控制电路210可以控制电流IDC来调节平均电流，即，在保持眼开口不变的同时向上或向下移动数据眼(如图5中的平均幅度504所示)。这仿真了光学发射器的激光功率。最后，控制电路210可以控制电容器C1来调整电容性负载并且改变数据眼的斜率506并增加或减少符号间干扰(ISI)。这仿真了光电二极管的带宽限制。
图6是描绘根据一个示例的用于仿真在接收器的输入处的光电二极管的方法600的流程图。方法600在步骤602开始，其中光电二极管仿真器电路202耦合到接收器102的输入(例如，耦合到TIA 206的输入)。在步骤604，数据生成器204利用差分数据信号D、Db驱动差分晶体管对M4、M5。差分晶体管对M4、M5向节点N2提供输出电流(例如，在基本上为零的电流和IO之间交替的时变电流)。
在步骤606，控制电路210控制由M1、M2和Iref形成的电流源，向差分晶体管对M4、M5提供电流IO。如上所述，控制电流IO就控制了在接收器102的输出处的数据眼的开口502。这仿真了光学发射器的OMA。如上所述，控制电路210可以通过选择性地控制实施晶体管M2的并联晶体管的数量，来控制晶体管M2的有效宽度以控制电流IO。
在步骤608，控制电路210控制由晶体管M3和M6形成的电流源，以向输出节点N2提供电流IDC。如上所述，控制电路210可以通过选择性地控制实施晶体管M3的并联晶体管的数量，来控制晶体管M3的有效宽度以控制电流IDC。如上所述，控制电流IDC就控制了提供给节点N2的平均电流。这控制了数据眼的平均幅度504。
在步骤610，控制电路210调整电容器C1的电容。如上所述，控制电容器C1就控制了数据眼的斜率506，并且用于仿真光电二极管的带宽。
图4是描绘根据一个示例的数据生成器204的框图。数据生成器204包括电流模式逻辑(CML)缓冲器402、同相和正交(IQ)校正电路(“IQ校正404”)、CML-互补金属氧化物半导体(CMOS)转换器406、占空比失真(DCD)校正电路(“DCD校正408”)、时钟分频器410、伪随机二进制序列(PRBS)生成器412以及至少一个串行器电路413。在该示例中，串行器电路413包括128：16串行器414、16：4串行器416和4：1串行器418。
CML缓冲器402的输入接收时钟信号的四个时钟相位(例如0度、90度、180度和270度时钟相位)。时钟信号由时钟生成器(例如，PLL)的电流模式逻辑提供。CML缓冲器402的输出耦合到IQ校正电路404的输入。IQ校正电路404的输出耦合到CML-CMOS转换器406的输入。CML-CMOS转换器406的输出耦合到DCD校正电路408。DCD校正电路408的输出耦合到时钟分频器410的输入。时钟分频器410的输出分别耦合到PRBS生成器412、128：16串行器414和16：4串行器416。DCD校正电路408的输出也耦合到4：1串行器418的输入。PRBS生成器412的输出耦合到128：16串行器414的输入。128：16串行器414的输出耦合到16：4串行器416的输入。16：4串行器416的输出耦合到4：1串行器418的输入。4：1串行器418提供信号D和Db作为输出。信号D和Db向图3中所示的光电二极管仿真器电路202的差分晶体管对M4、M5提供差分输入。CML缓冲器402、IQ校正电路404、CML-CMOS转换器406以及DCD校正电路408可以使用本领域公知的用于执行这种功能的电路来实施。
在操作中，CML缓冲器402缓冲四相位时钟信号。IQ校正电路404校正由CML缓冲器402输出的时钟信号的相位误差。CML-CMOS转换器406将基于CML的时钟信号转换为基于CMOS的时钟信号。DCD校正电路408校正由CML-CMOS转换器406输出的时钟信号中的占空比误差。4：1串行器418基于由DCD校正电路408输出的时钟信号进行操作。PRBS生成器412、128：16串行器414和16：4串行器416基于由DCD校正电路408输出的时钟信号的相应的经分频的版本进行操作。PRBS生成器412生成伪随机二进制序列作为输出。串行器413将PRBS生成器412的并行输出转换为串行输出D。信号Db是信号D的逻辑补码。
PRBS生成器412以比输入时钟信号慢128倍的频率操作。在该示例中，使用三级对PRBS生成器412的输出进行串行化。通过适当地对输入时钟信号的频率分频来生成前两级的时钟信号。输入时钟信号由串行化的最后一级直接使用。
上述接收器102可以在诸如现场可编程门阵列(FPGA)或类似类型的可编程电路的集成电路内实施。图7图示了FPGA 700的架构，该FPGA 700包括大量不同的可编程块，包括多个千兆位收发器(“MGT”)1、可配置逻辑块(“CLB”)2、随机存取存储器块(“BRAM”)3、输入/输出块(“IOB”)4、配置和时钟逻辑(“CONFIG/CLOCK”)5、数字信号处理块(“DSP”)6、专用输入/输出块(“I/O”)7(例如配置端口和时钟端口)，以及其他可编程逻辑8(诸如数字时钟管理器、模数转换器、系统监视逻辑等)。一些FPGA还包括专用处理器块(“PROC”)10。FPGA700可以包括上述接收器102的一个或多个实例(例如，在MGT 1内或作为一个或多个独立电路)。
在一些FPGA中，每个可编程区块可以包括至少一个可编程互连元件(“INT”)11，其具有到相同区块内的可编程逻辑元件的输入和输出端子20的连接，如图7的上部包括的示例所示。每个可编程互连元件11还可以包括到相同区块或其他区块中的相邻可编程互连元件的互连段22的连接。每个可编程互连元件11还可以包括到逻辑块(未示出)之间的通用路由资源的互连段24的连接。通用路由资源可以包括逻辑块(未示出)和开关块(未示出)之间的路由通道，逻辑块包括互连段(例如，互连段24)的轨道，开关块用于连接互连段。通用路由资源的互连段(例如，互连段24)可以跨越一个或多个逻辑块。可编程互连元件11与通用路由资源一起为所图示FPGA实施可编程互连结构(“可编程互连”)。
在一个示例实施方式中，CLB 2可以包括可配置逻辑元件(“CLE”)12，其可以被编程为实施用户逻辑以及单个可编程互连元件(“INT”)11。BRAM 3可以包括BRAM逻辑元件(“BRL”)13以及一个或多个可编程互连元件。通常，区块中包括的互连元件的数量取决于区块的高度。在图示的示例中，BRAM区块具有与5个CLB相同的高度，但是也可以使用其他数目(例如4)。区块6可以包括DSP逻辑元件(“DSPL”)14以及适当数量的可编程互连元件。例如，IOB 4可以包括输入/输出逻辑元件(“IOL”)15的两个实例以及可编程互连元件11的一个实例。本领域技术人员将清楚，例如，连接到I/O逻辑元件15的实际I/O焊盘通常不限于输入/输出逻辑元件15的区域。
在图示的示例中，靠近裸片中心的水平区域(图7中示出)用于配置、时钟和其他控制逻辑。从该水平区域或列延伸的垂直列9用于跨FPGA的宽度分配时钟信号和配置信号。
利用图7中图示的架构的一些FPGA包括附加的逻辑块，该附加的逻辑块打乱了构成该FPGA很大一部分的规则的柱状结构。附加的逻辑块可以是可编程块和/或专用逻辑。例如，处理器块10跨越CLB和BRAM的几个列。处理器块10可以具有各种组件，其范围从单个微处理器到微处理器、存储器控制器、外围设备等的完整的可编程处理系统。
注意，图7仅旨在说明示例性FPGA架构。例如，在图7上部包括的一行中的逻辑块的数量、行的相对宽度、行的数量和顺序、行中包含的逻辑块的类型、逻辑块的相对大小以及互连/逻辑实施方式纯粹是示例性的。例如，在实际的FPGA中，无论CLB出现在何处，通常都包括一个以上的相邻CLB行，以有助于用户逻辑的有效实施，但是相邻CLB行的数量随FPGA的整体大小而变化。
尽管前述内容针对特定示例，但是在不脱离其基本范围的情况下可以设计其他和另外的示例，并且其范围由所附权利要求确定。

Claims (13)

1.一种光电二极管仿真器电路，包括：
第一电流源电路；
第一晶体管和第二晶体管，其源极连接在一起并且连接到所述第一电流源电路的输出，所述第二晶体管的漏极连接到第一节点；
第三晶体管，连接在所述第一晶体管的漏极和复制负载电路之间；
第二电流源电路，连接到所述第一节点；
电容器，连接在所述第一节点与电气地之间；以及
第四晶体管，其源极连接到所述第一节点，并且漏极提供输出电流；
其中所述第一晶体管的栅极接收第一逻辑信号，所述第二晶体管的栅极接收第二逻辑信号，并且所述第一逻辑信号和所述第二逻辑信号是彼此的逻辑补码。
2.根据权利要求1所述的光电二极管仿真器电路，其中所述第四晶体管的栅极接收第三逻辑信号。
3.根据权利要求1-2中任一项所述的光电二极管仿真器电路，其中所述第三晶体管的栅极连接到所述电气地。
4.根据权利要求1-2中任一项所述的光电二极管仿真器电路，其中所述第一电流源电路包括：
第五晶体管和第六晶体管，其栅极在第二节点处连接在一起，其中所述第五晶体管和所述第六晶体管的源极连接到供电电压，所述第六晶体管的漏极是所述第一电流源电路的所述输出，并且所述第五晶体管的漏极连接到所述第二节点；以及
连接在所述第二节点和所述电气地之间的电流源。
5.根据权利要求4所述的光电二极管仿真器电路，其中所述第二电流源包括：
第七晶体管，具有连接到所述供电电压的源极、连接到所述第二节点的栅极以及漏极；
第八晶体管，具有连接到所述第七晶体管的所述漏极的源极、连接到所述电气地的栅极以及连接到所述第一节点的漏极。
6.一种接收器中的测试电路，包括：
数据生成器，被配置成生成第一逻辑信号和第二逻辑信号，所述第一逻辑信号和所述第二逻辑信号是彼此的逻辑补码；以及
光电二极管仿真器电路，包括：
第一电流源电路；
第一晶体管和第二晶体管，其源极连接在一起并且连接到所述第一电流源电路的输出，其中所述第二晶体管的漏极连接到第一节点，并且所述第一晶体管和所述第二晶体管的栅极分别接收所述第一逻辑信号和所述第二逻辑信号；
第三晶体管，连接在所述第一晶体管的漏极和复制负载电路之间；
第二电流源电路，连接到所述第一节点；
电容器，连接在所述第一节点与电气地之间；以及
第四晶体管，其源极连接到所述第一节点，并且漏极提供输出电流。
7.根据权利要求6所述的测试电路，其中所述第四晶体管的所述栅极接收第三逻辑信号。
8.根据权利要求6至7中任一项所述的测试电路，其中所述第三晶体管的所述栅极连接到所述电气地。
9.根据权利要求6至7中任一项所述的测试电路，其中所述第一电流源电路包括：
第五晶体管和第六晶体管，其栅极在第二节点处连接在一起，其中所述第五晶体管和所述第六晶体管的源极连接到供电电压，所述第六晶体管的漏极是所述第一电流源电路的所述输出，并且所述第五晶体管的漏极连接到所述第二节点；以及
连接在所述第二节点和所述电气地之间的电流源。
10.根据权利要求9所述的测试电路，其中所述第二电流源包括：
第七晶体管，具有连接到所述供电电压的源极、连接到所述第二节点的栅极以及漏极；
第八晶体管，具有连接到所述第七晶体管的所述漏极的源极、连接到所述电气地的栅极以及连接到所述第一节点的漏极。
11.根据权利要求6至7中任一项所述的测试电路，其中所述数据生成器包括：
电流模式逻辑CML缓冲器；
同相和正交IQ校正电路，连接到所述CML缓冲器的输出；
CML-互补金属氧化物半导体CMOS电路，连接到所述IQ校正电路的输出；
占空比失真DCD校正电路，连接到所述CML-CMOS电路的输出；
多个时钟分频器，连接到所述DCD校正电路的输出；
伪随机二进制序列PRBS生成器，连接到所述多个时钟分频器的第一输出；和
串行器电路，连接到所述PRBS生成器的输出、所述多个时钟分频器的至少附加的输出以及所述DCD校正电路的所述输出，所述串行器输出所述第一逻辑信号和所述第二逻辑信号。
12.一种仿真在接收器的输入处的光电二极管的方法，包括：
将光电二极管仿真器电路连接到所述接收器的所述输入；
利用差分数据信号驱动所述光电二极管仿真器电路中的差分晶体管对的差分输入，所述差分晶体管对向连接到所述接收器的输出节点提供输出电流；
控制所述光电二极管仿真器电路的第一电流源，向所述差分晶体管对提供第一电流；
控制所述光电二极管仿真器电路的第二电流源，向所述输出节点提供第二电流；以及
调整连接在所述输出节点和电气地之间的电容器的电容。
13.根据权利要求12所述的方法，其中所述驱动步骤包括：
基于伪随机二进制序列生成第一信号；以及
串行化所述第一信号以生成所述差分数据信号。
CN201880021700.5A 2017-03-30 2018-02-26 光电二极管仿真器、测试电路和仿真光电二极管的方法 Active CN110476071B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/474,588 2017-03-30
US15/474,588 US9960844B1 (en) 2017-03-30 2017-03-30 Electrically testing an optical receiver
PCT/US2018/019728 WO2018182895A1 (en) 2017-03-30 2018-02-26 Electrically testing an optical receiver

Publications (2)

Publication Number Publication Date
CN110476071A CN110476071A (zh) 2019-11-19
CN110476071B true CN110476071B (zh) 2021-01-22

Family

ID=61622706

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880021700.5A Active CN110476071B (zh) 2017-03-30 2018-02-26 光电二极管仿真器、测试电路和仿真光电二极管的方法

Country Status (6)

Country Link
US (1) US9960844B1 (zh)
EP (1) EP3602784B1 (zh)
JP (1) JP7132940B2 (zh)
KR (1) KR102468651B1 (zh)
CN (1) CN110476071B (zh)
WO (1) WO2018182895A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10481246B2 (en) * 2017-05-22 2019-11-19 Analog Devices Global Unlimited Company Photo-diode emulator circuit for transimpedance amplifier testing
US10367591B2 (en) * 2018-01-04 2019-07-30 Xilinx, Inc. Optical driver with asymmetric pre-emphasis
US10797658B1 (en) 2019-07-29 2020-10-06 Xilinx, Inc. Low power optical link
US12007432B2 (en) 2022-07-18 2024-06-11 Cisco Technology, Inc. Enhanced direct current (DC) built-in-self-test (BIST) coverage for optical engines and advanced packaging

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009225095A (ja) * 2008-03-17 2009-10-01 Tdk Corp 光電流・電圧変換回路
CN201369728Y (zh) * 2008-12-02 2009-12-23 成都新易盛通信技术有限公司 一种光模块接收端性能测试装置
CN103901253A (zh) * 2014-04-15 2014-07-02 电子科技大学 一种微电流检测电路
CN204559589U (zh) * 2015-05-06 2015-08-12 大连藏龙光电子科技有限公司 光接收器性能测试系统
JP2015148869A (ja) * 2014-02-05 2015-08-20 日本電信電話株式会社 光デバイスシミュレーション方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3429541A1 (de) * 1984-08-10 1986-02-13 Seidenberg, Jürgen, Dipl.-Ing., 5100 Aachen Verfahren und einrichtung zur bestimmung der strahlungswellenlaenge und der wellenlaengenkorrigierten strahlungsleistung monochromatischer lichtwellen
JP2571408B2 (ja) * 1987-12-11 1997-01-16 富士通株式会社 通信システムの試験方法
JP2979814B2 (ja) * 1992-01-28 1999-11-15 日本電気株式会社 シリアルデータ転送装置
US5337250A (en) * 1992-03-24 1994-08-09 Sidiski Joseph F Apparatus for testing a microprocessor based register
US6534855B1 (en) * 1997-08-22 2003-03-18 Micron Technology, Inc. Wireless communications system and method of making
US6556318B1 (en) * 1998-07-20 2003-04-29 At&T Corp. Method and apparatus for signal and switch monitoring in an optical cross connect
US7421213B2 (en) * 2003-12-19 2008-09-02 Avago Technologies Limited Optical receiver control device with a switchable bandwidth
US7205845B2 (en) * 2004-07-02 2007-04-17 Infineon Technologies Fiber Optics Gmbh Amplifier circuit for converting the current signal from an optical receiving element into a voltage signal
JP2008311524A (ja) 2007-06-15 2008-12-25 Sumitomo Electric Ind Ltd 半導体レーザ駆動回路
FR2943178B1 (fr) * 2009-03-13 2011-08-26 New Imaging Technologies Sas Capteur matriciel a faible consommation
TW201109696A (en) * 2009-09-11 2011-03-16 Chroma Ate Inc Electronic load capable of simulating LED characteristics and simulation method of same
US8290726B2 (en) * 2010-04-28 2012-10-16 Raytheon Company Photoconductive photodiode built-in test (BIT)
JP5570445B2 (ja) 2011-01-26 2014-08-13 株式会社日立製作所 送信回路
JP2012175205A (ja) 2011-02-18 2012-09-10 Jvc Kenwood Corp 無線通信装置および無線通信装置の制御方法
US8798484B2 (en) * 2012-02-16 2014-08-05 International Business Machines Corporation Optical receiver using infinite impulse response decision feedback equalization
US9215114B2 (en) * 2012-05-04 2015-12-15 California Institute Of Technology Double-sampling receiver with dynamic offset modulation for optical and electrical signaling
JP5915426B2 (ja) 2012-07-10 2016-05-11 住友電気工業株式会社 光受信器および受光電流モニタ方法
US20140034815A1 (en) * 2012-08-06 2014-02-06 Agency For Science, Technology And Research Self-powered photodetector and method of fabrication thereof
US9897648B2 (en) * 2015-04-03 2018-02-20 Cosemi Technologies, Inc. On-chip built-in test and operational qualification
US10545526B2 (en) 2015-06-25 2020-01-28 Semiconductor Energy Laboratory Co., Ltd. Circuit, driving method thereof, and semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009225095A (ja) * 2008-03-17 2009-10-01 Tdk Corp 光電流・電圧変換回路
CN201369728Y (zh) * 2008-12-02 2009-12-23 成都新易盛通信技术有限公司 一种光模块接收端性能测试装置
JP2015148869A (ja) * 2014-02-05 2015-08-20 日本電信電話株式会社 光デバイスシミュレーション方法
CN103901253A (zh) * 2014-04-15 2014-07-02 电子科技大学 一种微电流检测电路
CN204559589U (zh) * 2015-05-06 2015-08-12 大连藏龙光电子科技有限公司 光接收器性能测试系统

Also Published As

Publication number Publication date
EP3602784A1 (en) 2020-02-05
KR102468651B1 (ko) 2022-11-17
KR20190130009A (ko) 2019-11-20
JP2020515843A (ja) 2020-05-28
EP3602784B1 (en) 2021-05-19
CN110476071A (zh) 2019-11-19
WO2018182895A1 (en) 2018-10-04
JP7132940B2 (ja) 2022-09-07
US9960844B1 (en) 2018-05-01

Similar Documents

Publication Publication Date Title
CN110476071B (zh) 光电二极管仿真器、测试电路和仿真光电二极管的方法
KR101965788B1 (ko) 단일 종단형 구성가능한 다중 모드 드라이버
US8878568B1 (en) High-speed SSR transmit driver
US8004330B1 (en) Reduction of electromagnetic interference for differential signals
US20070057702A1 (en) Output buffer circuit
CN107636478B (zh) 用于注入测试信号以测试交流耦合互连的发射机
JP7316224B2 (ja) 差動入力レシーバを実現するための回路および方法
US7106099B1 (en) Decision-feedback equalization clocking apparatus and method
US9385718B1 (en) Input-output buffer circuit with a gate bias generator
Green et al. Design of CMOS CML circuits for high-speed broadband communications
JP4477705B2 (ja) 差動増幅回路
Kim et al. A 5.2-Gb/s low-swing voltage-mode transmitter with an AC-/DC-coupled equalizer and a voltage offset generator
US7679397B1 (en) Techniques for precision biasing output driver for a calibrated on-chip termination circuit
KR20210148386A (ko) 전압 드라이버 회로
Chae et al. Design and comparative study of voltage regulation-based 2-tap flexible feed-forward equalizer for voltage-mode transmitters
US20150194950A1 (en) Circuit for improving clock rates in high speed electronic circuits using feedback based flip-flops
US8065570B1 (en) Testing an integrated circuit having configurable input/output terminals
CN110058637B (zh) 时钟分配
JP2023501475A (ja) 電流ステアリングデジタル－アナログ変換器に組み込まれた可変出力電力（ｖｏｐ）
Jagannathan et al. Design of aging aware 5 Gbps LVDS transmitter for automotive applications
KR20210153604A (ko) 스위치 누설 보상 회로들
US9887552B2 (en) Fine timing adjustment method
Abugharbieh et al. Line-impedance matching and signal conditioning capabilities for high-speed feed-forward voltage-mode transmit drivers
KR102646553B1 (ko) 전압조정기 기반의 송신 이퀄라이제이션 장치
Mathieu et al. An AC coupled 10 Gb/s LVDS-compatible receiver with latched data biasing in 130 nm SiGe BiCMOS

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant