KR20190130009A

KR20190130009A - 광 수신기의 전기적 테스트

Info

Publication number: KR20190130009A
Application number: KR1020197031851A
Authority: KR
Inventors: 마얀크 라즈; 요한 프랜스; 쿤-영 창
Original assignee: 자일링크스 인코포레이티드
Priority date: 2017-03-30
Filing date: 2018-02-26
Publication date: 2019-11-20
Also published as: JP2020515843A; KR102468651B1; EP3602784B1; CN110476071B; US9960844B1; EP3602784A1; JP7132940B2; CN110476071A; WO2018182895A1

Abstract

예시적인 포토다이오드 에뮬레이터 회로(202)는: 제1 전류 소스 회로(M1, M2, Iref); 제1 트랜지스터 및 제2 트랜지스터(M4, M5) ― 제1 트랜지스터 및 제2 트랜지스터는, 함께 커플링되고 그리고 제1 전류 소스 회로의 출력에 커플링된 소스들을 갖고, 제2 트랜지스터의 드레인은 제1 노드(N2)에 커플링됨 ―; 제1 트랜지스터의 드레인과 레플리카 로드 회로(302) 사이에 커플링된 제3 트랜지스터(M7); 제1 노드에 커플링된 제2 전류 소스 회로(M3, M6); 제1 노드와 전기 접지 사이에 커플링된 커패시터(C1); 및 출력 전류를 공급하는 드레인 및 제1 노드에 커플링된 소스를 갖는 제4 트랜지스터(M8)를 포함한다.

Description

광 수신기의 전기적 테스트

본 개시내용의 예들은 일반적으로, 전자 회로, 구체적으로는 광 수신기를 전기적으로 테스트하는 것에 관한 것이다.

집적 회로(IC; integrated circuit)를 설계하는 것은 포괄적인 자체-테스트를 수반한다. 그러한 자체-테스트는, 광전자 통합을 가진 IC들에 대해 더 중요해진다. 광 수신기는 포토 다이오드(PD; photo diode)와 통합되기 전에 전기적으로 테스트되어야 한다. 광 수신기를 전기적으로 테스트하는 종래의 기법들은 데이터 아이 개방(data eye opening)의 조정만을 허용한다. 그러한 기법들은, 상이한 포토 다이오드 커패시턴스의 효과 및/또는 광 송신기 레이저 파워를 변경하는 것의 효과의 에뮬레이션(emulation)을 허용하지 않는다.

일 예에서, 포토다이오드 에뮬레이터 회로는: 제1 전류 소스 회로; 제1 트랜지스터 및 제2 트랜지스터 ― 제1 트랜지스터 및 제2 트랜지스터는, 함께 커플링되고 그리고 제1 전류 소스 회로의 출력에 커플링된 소스들을 갖고, 제2 트랜지스터의 드레인은 제1 노드에 커플링됨 ―; 제1 트랜지스터의 드레인과 레플리카 로드 회로(replica load circuit) 사이에 커플링된 제3 트랜지스터; 제1 노드에 커플링된 제2 전류 소스 회로; 제1 노드와 전기 접지 사이에 커플링된 커패시터; 및 출력 전류를 공급하는 드레인 및 제1 노드에 커플링된 소스를 갖는 제4 트랜지스터를 포함한다.

일부 실시예들에서, 제1 트랜지스터의 게이트는 제1 논리 신호를 수신할 수 있고, 제2 트랜지스터의 게이트는 제2 논리 신호를 수신할 수 있고, 그리고 제1 논리 신호와 제2 논리 신호는 서로 논리적 보수(logical complement)들일 수 있다.

일부 실시예들에서, 제4 트랜지스터의 게이트는 제3 논리 신호를 수신할 수 있다.

일부 실시예들에서, 제3 트랜지스터의 게이트는 전기 접지에 커플링될 수 있다.

일부 실시예들에서, 제1 전류 소스 회로는 제2 노드에 함께 커플링된 게이트들을 갖는 제5 트랜지스터 및 제6 트랜지스터를 포함할 수 있다. 제5 트랜지스터 및 제6 트랜지스터의 소스들은 공급 전압에 커플링될 수 있다. 제6 트랜지스터의 드레인은 제1 전류 소스 회로의 출력일 수 있고, 제5 트랜지스터의 드레인은 제2 노드에 커플링될 수 있다. 전류 소스가 제2 노드와 전기 접지 사이에 커플링될 수 있다.

일부 실시예들에서, 제2 전류 소스는, 공급 전압에 커플링된 소스, 제2 노드에 커플링된 게이트, 및 드레인을 갖는 제7 트랜지스터를 포함할 수 있다. 제8 트랜지스터는, 제7 트랜지스터의 드레인에 커플링된 소스, 전기 접지에 커플링된 게이트, 및 제1 노드에 커플링된 드레인을 가질 수 있다.

다른 예에서, 수신기의 테스트 회로는, 서로 논리적 보수들인 제1 논리 신호 및 제2 논리 신호를 생성하도록 구성된 데이터 생성기, 및 포토다이오드 에뮬레이터 회로를 포함한다. 포토다이오드 에뮬레이터 회로는: 제1 전류 소스 회로; 제1 트랜지스터 및 제2 트랜지스터 ― 제1 트랜지스터 및 제2 트랜지스터는, 함께 커플링되고 그리고 제1 전류 소스 회로의 출력에 커플링된 소스들을 갖고, 제2 트랜지스터의 드레인은 제1 노드에 커플링되고, 제1 트랜지스터 및 제2 트랜지스터의 게이트들은 제1 논리 신호 및 제2 논리 신호를 각각 수신함 ―; 제1 트랜지스터의 드레인과 레플리카 로드 회로 사이에 커플링된 제3 트랜지스터; 제1 노드에 커플링된 제2 전류 소스 회로; 제1 노드와 전기 접지 사이에 커플링된 커패시터; 및 출력 전류를 공급하는 드레인 및 제1 노드에 커플링된 소스를 갖는 제4 트랜지스터를 포함한다.

일부 실시예들에서, 제1 트랜지스터의 게이트는 제1 논리 신호를 수신할 수 있고, 제2 트랜지스터의 게이트는 제2 논리 신호를 수신할 수 있고, 그리고 제1 논리 신호와 제2 논리 신호는 서로 논리적 보수들일 수 있다.

일부 실시예들에서, 제1 전류 소스 회로는, 제2 노드에 함께 커플링된 게이트들을 갖는 제5 트랜지스터 및 제6 트랜지스터를 포함할 수 있다. 제5 트랜지스터 및 제6 트랜지스터의 소스들은 공급 전압에 커플링될 수 있다. 제6 트랜지스터의 드레인은 제1 전류 소스 회로의 출력일 수 있고, 제5 트랜지스터의 드레인은 제2 노드에 커플링될 수 있다. 전류 소스가 제2 노드와 전기 접지 사이에 커플링될 수 있다.

다른 예에서, 수신기의 입력에서 포토다이오드를 에뮬레이팅하는 방법은: 포토다이오드 에뮬레이터 회로를 수신기의 입력에 커플링하는 단계; 차동 데이터 신호들로 포토다이오드 에뮬레이터 회로의 차동 트랜지스터 쌍의 차동 입력을 드라이빙하는 단계 ― 차동 트랜지스터 쌍은 수신기에 커플링된 출력 노드에 출력 전류를 공급함 ―; 차동 트랜지스터 쌍에 제1 전류를 공급하도록 포토다이오드 에뮬레이터 회로의 제1 전류 소스를 제어하는 단계; 출력 노드에 제2 전류를 공급하도록 포토다이오드 에뮬레이터 회로의 제2 전류 소스를 제어하는 단계; 및 출력 노드와 전기 접지 사이에 커플링된 커패시터의 커패시턴스를 조정하는 단계를 포함한다.

일부 실시예들에서, 드라이빙하는 단계는, 의사랜덤 바이너리 시퀀스에 기반하여 제1 신호를 생성하는 단계, 및 차동 데이터 신호들을 생성하기 위해 제1 신호를 직렬화하는 단계를 포함할 수 있다.

일부 실시예들에서, 제1 전류는 수신기의 출력에서 데이터 아이(data eye)의 개방을 제어하도록 제어될 수 있다.

일부 실시예들에서, 제2 전류는 출력 노드에 공급되는 평균 전류를 제어하도록 제어될 수 있다.

일부 실시예들에서, 커패시턴스는 수신기의 출력에서 데이터 아이의 기울기를 제어하도록 조정될 수 있다.

일부 실시예들에서, 출력 노드는 수신기의 트랜스임피던스 증폭기(TIA; transimpedance amplifier)에 커플링될 수 있다.

일부 실시예들에서, 제1 전류는 광 송신기의 광 변조 진폭(OMA; optical modulation amplitude)을 에뮬레이팅하도록 제어될 수 있고, 제2 전류는 수신기의 출력에서 데이터 아이의 평균 크기를 제어하도록 제어될 수 있고, 커패시턴스는 포토다이오드의 대역폭을 에뮬레이팅하도록 조정될 수 있다.

이러한 그리고 다른 양상들은 다음의 상세한 설명을 참조하여 이해될 수 있다.

위에서 열거된 특징들이 상세히 이해될 수 있는 방식으로, 상기 간략하게 요약된 더 구체적인 설명이 예시적인 구현들을 참조하여 이루어질 수 있으며, 그 예시적인 구현들 중 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 전형적인 예시적 구현들만을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 한다.
도 1은 일 예에 따른 집적 회로를 도시하는 블록도이다.
도 2는 도 1의 수신기 내의 테스트 회로를 도시하는 블록도이다.
도 3은 일 예에 따른 포토다이오드 에뮬레이터 회로를 도시하는 개략도이다.
도 4는 일 예에 따른 데이터 생성기를 도시하는 블록도이다.
도 5는 일 예에 따른 아이 다이어그램(eye diagram)의 플롯이다.
도 6은 일 예에 따라 수신기의 입력에서 포토다이오드를 에뮬레이팅하는 방법을 도시하는 흐름도이다.
도 7은 도 1의 수신기가 사용될 수 있는 예시적인 필드 프로그램가능 게이트 어레이(FPGA; field programmable gate array)를 예시하는 블록도이다.
이해를 용이하게 하기 위해, 도면들에 대해 공통적인 동일한 엘리먼트들을 가리키기 위해 가능한 경우 동일한 도면 부호들이 사용되었다. 일 예의 엘리먼트들이 다른 예들에 유익하게 통합될 수 있음이 고려된다.

도면들을 참조하여 다양한 특징들이 아래에서 설명된다. 도면들은 실척대로 그려졌을 수 있거나 또는 실척대로 그려지지 않았을 수 있으며, 유사한 구조들 또는 기능들의 엘리먼트들은 도면들 전체에 걸쳐 유사한 도면 부호들로 표시된다는 것이 주목되어야 한다. 또한, 도면들이 단지 특징들의 설명을 용이하게 하도록 의도되었다는 것이 주목되어야 한다. 도면들은 청구된 발명의 완전한 설명 또는 청구된 발명의 범위에 대한 제한으로 의도되지 않는다. 부가하여, 예시된 예는 도시된 모든 양상들 또는 장점들을 가질 필요는 없다. 특정 예와 함께 설명된 양상 또는 장점은 반드시 그 예로 제한되지는 않으며, 그렇게 예시되지 않거나 또는 그렇게 명시적으로 설명되지 않더라도 임의의 다른 예들에서 실시될 수 있다.

도 1은 일 예에 따른 집적 회로(100)를 도시하는 블록도이다. IC(100)는 수신기(102) 및 백엔드 회로(106)를 포함한다. 수신기(102)는 트랜시버의 부분일 수 있다(예컨대, 직렬화기/역직렬화기의 부분). 통신 시스템을 형성하기 위해, 수신기(102)는 전기 매체(107)(예컨대, 인쇄 회로 기판(PCB; printed circuit board) 트레이스들, 비아들, 케이블들, 커넥터들, 디커플링 커패시터들 등)를 통해 소스 회로에 커플링될 수 있다. 광 통신 시스템에서, 소스 회로는 포토다이오드(108)이며, 포토다이오드(108)는 차례로, 광 매체(112)(예컨대, 광섬유들 등)를 통해 광 송신기(110)에 커플링된다.

일 예에서, 수신기(102)는 테스트 회로(104)를 포함한다. 테스트 회로(104)는, 포토다이오드(108)를 에뮬레이팅하고 그리고 수신기(102)의 테스트 데이터 패턴 자체-테스트(test data pattern self-testing)를 생성하도록 구성된다. 테스트 회로(104)는, 포토다이오드(108)와의 통합 전에 수신기(102)를 전기적으로 테스트하는 데 사용된다. 따라서, 수신기(102)는, 포토다이오드(108) 및 광 송신기(110)의 부재 시의 자체-테스트를 구현할 수 있다. 백엔드 회로(106)는 수신기(102)의 출력을 수신하도록 구성된다. 수신기(102)의 자체-테스트 동안, 백엔드 회로(106)는 수신기의 출력을 예상된 출력에 대해 검증할 수 있다. 대안적으로, 백엔드 회로(106)는 수신기(102)의 출력을 수신하여 (IC(100)에 있거나 또는 IC(100) 외부에 있을 수 있는) 다른 회로 또는 시스템에 포워딩할 수 있고, 그 다른 회로 또는 시스템은 차례로, 수신기 출력을 예상된 출력에 대해 비교할 수 있다.

도 2는 수신기(102) 내의 테스트 회로(104)를 도시하는 블록도이다. 테스트 회로(104)는 포토다이오드 에뮬레이터 회로(202) 및 데이터 생성기(204)를 포함한다. 포토다이오드 에뮬레이터 회로(202)의 입력은 데이터 생성기(204)의 출력에 커플링된다. 포토다이오드 에뮬레이터 회로(202)의 출력은 수신기(102)의 트랜스임피던스 증폭기(TIA; transimpedance amplifier)(206)에 커플링된다. TIA(206)의 출력은 수신기(102)의 다른 다운스트림의 회로(도시되지 않음), 이를테면, 슬라이서 회로, 등화기 회로 등에 커플링된다. 데이터 생성기(204)의 입력은 수신기(102)의 클록 소스(208)(예컨대, 위상-동기 루프(PLL; phase-locked loop) 회로 등)의 출력에 커플링된다. 일 예에서, 포토다이오드 에뮬레이터 회로(202)의 다른 입력은 제어 회로(210)의 출력에 커플링된다. 제어 회로(210)는 포토다이오드 에뮬레이터 회로(202)의 양상들을 제어하기 위한 하나 이상의 제어 신호들(예컨대, 포토다이오드 에뮬레이터 회로(202)를 턴 온 또는 턴 오프 하기 위한 인에이블 신호(enable signal))을 포토다이오드 에뮬레이터 회로(202)에 제공할 수 있다.

도 3은 일 예에 따른 포토다이오드 에뮬레이터 회로(202)를 도시하는 개략도이다. 포토다이오드 에뮬레이터 회로(202)는 트랜지스터들(M1…M8), 전류 소스(Iref), 커패시터(C1), 및 레플리카 TIA(302)를 포함한다. 트랜지스터들(M1…M8)은 p-채널 전계 효과 트랜지스터(FET; field effect transistor)들, 이를테면, P형 금속-산화물 FET(MOSFET; metal-oxide FET)들(PMOS 트랜지스터들로도 지칭됨)이다.

트랜지스터들(M1 및 M2)은 게이트-커플링된 트랜지스터 쌍(gate-coupled transistor pair)을 형성한다. 트랜지스터들(M1 및 M2)의 소스들은 공급 전압(avtt)에 커플링된다. 트랜지스터(M1)의 드레인은 전류 소스(Iref)에 커플링된다. 전류 소스(Iref)는 트랜지스터(M1)와 전기 접지 사이에 커플링된다. 트랜지스터들(M1 및 M2)의 게이트들은 노드(N1)에 커플링된다. 트랜지스터(M1)의 드레인은 또한, 노드(N1)에 커플링된다.

트랜지스터들(M4 및 M5)은 소스-커플링된 트랜지스터 쌍(차동 트랜지스터 쌍으로도 지칭됨)을 형성한다. 트랜지스터들(M4 및 M5)의 소스들은 트랜지스터(M2)의 드레인에 커플링된다. 트랜지스터(M4)의 드레인은 트랜지스터(M7)의 소스에 커플링된다. 트랜지스터(M7)의 드레인은 레플리카 TIA(302)에 커플링된다. 트랜지스터(M7)의 게이트는 전기 접지에 커플링된다. 트랜지스터(M5)의 드레인은 노드(N2)에 커플링된다. 트랜지스터(M4)의 게이트는 신호(D)를 수신하고, 트랜지스터(M5)의 게이트는 신호(Db)를 수신하며, 신호(Db)는 신호(D)의 논리적 보수이다. 신호들(D, Db)은, 아래에서 추가로 설명되는 바와 같이, 데이터 생성기(204)에 의해 생성된다.

트랜지스터(M3)의 소스는 공급 전압(avtt)에 커플링된다. 트랜지스터(M3)의 게이트는 노드(N1)에 커플링된다. 트랜지스터(M3)의 드레인은 트랜지스터(M6)의 소스에 커플링된다. 트랜지스터(M6)의 게이트는 전기 접지에 커플링된다. 트랜지스터(M6)의 드레인은 노드(N2)에 커플링된다.

트랜지스터(M8)의 소스는 노드(N2)에 커플링된다. 트랜지스터(M8)의 게이트는 인에이블 신호(En)를 수신한다. 트랜지스터(M8)의 드레인은 TIA(206)에 커플링된다. 커패시터(C1)는 노드(N2)와 전기 접지 사이에 커플링된다.

동작 시에, 트랜지스터들(M1 및 M2) 및 전류 소스(Iref)는 집합적으로, 차동 트랜지스터 쌍(M4, M5)을 바이어싱하기 위한 전류(I_O)를 소싱(source)하는 정전류 소스를 형성한다. 일반적으로, (I_O/Iref) = [(W₂/L₂) / (W₁/L₁)]이며, 여기서 W₁ 및 L₁은 각각 트랜지스터(M1)의 폭 및 채널 길이이고, W₂ 및 L₂는 각각 트랜지스터(M2)의 폭 및 채널 길이이다. 일 예에서, 트랜지스터들(M1 및 M2)의 채널 길이들은 동일하거나 또는 실질적으로 동일하다. 따라서, 전류(I_O)는, 전류(Iref)에 트랜지스터(M2)의 폭 대 트랜지스터(M1)의 폭의 비율을 곱한 것과 동일하다. 전류(I_O)는 트랜지스터(M2)의 유효 폭을 변화시킴으로써 변화될 수 있다. 일 예에서, 트랜지스터(M2)는 가변-폭 트랜지스터를 구현하기 위해 병렬로 선택적으로 커플링되는 복수의 트랜지스터들을 사용하여 구현될 수 있다. 트랜지스터(M2)의 유효 폭은 제어 회로(210)에 의해 제어될 수 있다.

신호들(D 및 Db)은 차동 트랜지스터 쌍(M4, M5)에 대한 차동 입력을 형성한다. 차동 트랜지스터 쌍(M4, M5)은, 신호들(D, Db)의 상태에 따라, 전류(I_O)를 좌측 브랜치(M4, M7, 및 레플리카 TIA(302)를 포함함) 또는 우측 브랜치(트랜지스터(M5), 트랜지스터(M8), 및 TIA(206)를 포함함)로 전환시키는 스위치로서 기능한다. 차동 트랜지스터 쌍(M4, M5)은, M1, M2, 및 Iref에 의해 형성되는 정전류 소스로부터 정전류(I_O)를 인출한다.

트랜지스터들(M3 및 M6)은 전류(I_DC)를 공급하는 전류 소스를 형성한다. 트랜지스터(M2)와 유사하게, 트랜지스터(M3)는 가변-폭 트랜지스터를 구현하기 위해 병렬로 선택적으로 커플링되는 복수의 트랜지스터들을 사용하여 구현될 수 있다. 트랜지스터(M3)의 유효 폭은 I_DC의 값을 제어하기 위해 제어 회로(210)에 의해 제어될 수 있다.

트랜지스터(M8)는 신호(EN)의 상태에 기반하여 스위치로서 기능한다. 신호(EN)가 로직 로우(low)인 경우, 트랜지스터(M8)는 온이며; 신호(EN)가 로직 하이(high)인 경우, 트랜지스터(M8)는 오프이다. 따라서, 트랜지스터(M8)는, 트랜지스터(M5)에 의해 공급된 전류와 전류(I_DC)의 합을 게이팅(gate)한다. 트랜지스터(M8)는, 포토다이오드 에뮬레이터 회로(202)의 결과로서 TIA(206)에 대해 어떤 가외의 용량성 로딩도 없음을 보장한다. 커패시터(C1)(커패시터(C1)는 고정 또는 가변 커패시턴스일 수 있음)는 포토다이오드의 커패시턴스를 에뮬레이팅하기 위해 노드(N2)에 추가된다.

트랜지스터(M7)는 더미 스위치로서 기능한다. 레플리카 TIA 회로(302)는, TIA(206)와 동일하거나 또는 실질적으로 동일한 로드를 제공한다. 트랜지스터(M7) 및 레플리카 TIA 회로(302)는 우측 브랜치에 대해 로드 대칭(load symmetry)을 제공한다. 데이터 신호들(D 및 Db)은 아래에서 설명되는 바와 같이 생성된다.

도 5는 일 예에 따른 아이 다이어그램(500)의 플롯이다. 플롯에서, 수평 축은 시간을 나타내고, 수직 축은 TIA(206)에 공급되는 전류를 나타낸다. 자체-테스트 동작을 수행할 때, 제어 회로(210)는 데이터 아이 개방(502)을 조정하기 위해 전류(I_O)를 제어할 수 있다. 이는 광 송신기의 광 변조 진폭(OMA)을 에뮬레이팅한다. 제어 회로(210)는, 평균 전류를 조정하기 위해, 즉, (도 5에서 평균 크기(504)로 도시된 바와 같이) 아이 개방을 동일하게 유지하면서 데이터 아이를 위로 또는 아래로 이동시키기 위해, 전류(I_DC)를 제어할 수 있다. 이는 광 송신기의 레이저 파워를 에뮬레이팅한다. 마지막으로, 제어 회로(210)는, 용량성 로드를 조정하고 그리고 데이터 아이의 기울기(506)를 변경하고 그리고 심볼간 간섭(ISI; intersymbol interference)을 증가 또는 감소시키도록 커패시터(C1)를 제어할 수 있다. 이는 포토다이오드의 대역폭 제약을 에뮬레이팅한다.

도 6은 일 예에 따라 수신기의 입력에서 포토다이오드를 에뮬레이팅하는 방법(600)을 도시하는 흐름도이다. 방법(600)은 단계(602)에서 시작되며, 단계(602)에서, 포토다이오드 에뮬레이터 회로(202)는 수신기(102)의 입력에(예컨대, TIA(206)의 입력에) 커플링된다. 단계(604)에서, 데이터 생성기(204)는 차동 데이터 신호들(D, Db)로 차동 트랜지스터 쌍(M4, M5)을 드라이빙한다. 차동 트랜지스터 쌍(M4, M5)은 출력 전류(예컨대, 실질적으로 제로 전류와 I_O 사이에서 교번하는 시변 전류)를 노드(N2)에 공급한다.

단계(606)에서, 제어 회로(210)는, 전류(I_O)를 차동 트랜지스터 쌍(M4, M5)에 공급하기 위해, M1, M2, 및 Iref에 의해 형성된 전류 소스를 제어한다. 위에서 논의된 바와 같이, 전류(I_O)를 제어하는 것은 수신기(102)의 출력에서 데이터 아이의 개방(502)을 제어한다. 이는 광 송신기의 OMA를 에뮬레이팅한다. 위에서 논의된 바와 같이, 제어 회로(210)는, 트랜지스터(M2)를 구현하는 다수의 병렬 트랜지스터들을 선택적으로 제어하는 것을 통해 트랜지스터(M2)의 유효 폭을 제어함으로써, 전류(I_O)를 제어할 수 있다.

단계(608)에서, 제어 회로(210)는, 전류(I_DC)를 출력 노드(N2)에 공급하기 위해, 트랜지스터들(M3 및 M6)에 의해 형성된 전류 소스를 제어한다. 위에서 논의된 바와 같이, 제어 회로(210)는, 트랜지스터(M3)를 구현하는 다수의 병렬 트랜지스터들을 선택적으로 제어하는 것을 통해 트랜지스터(M3)의 유효 폭을 제어함으로써, 전류(I_DC)를 제어할 수 있다. 위에서 논의된 바와 같이, 전류(I_DC)를 제어하는 것은 노드(N2)에 공급되는 평균 전류를 제어한다. 이는 데이터 아이의 평균 크기(504)를 제어한다.

단계(610)에서, 제어 회로(210)는 커패시터(C1)의 커패시턴스를 조정한다. 위에서 논의된 바와 같이, 커패시터(C1)를 제어하는 것은 데이터 아이의 기울기(506)를 제어하며, 포토다이오드의 대역폭을 에뮬레이팅하는 데 사용된다.

도 4는 일 예에 따른 데이터 생성기(204)를 도시하는 블록도이다. 데이터 생성기(204)는, 전류-모드 로직(CML; current-mode logic) 버퍼(402), 동위상 및 직교(IQ; in-phase and quadrature) 보정 회로("IQ 보정(404)"), CML-투-상보형 금속 산화물 반도체(CMOS; complementary metal oxide semiconductor) 변환기(406), 듀티 사이클 왜곡(DCD; duty cycle distortion) 보정 회로("DCD 보정(408)"), 클록 분배기들(410), 의사랜덤 바이너리 시퀀스(PRBS; pseudorandom binary sequence) 생성기(412), 및 적어도 하나의 직렬화기 회로(413)를 포함한다. 그 예에서, 직렬화기 회로(413)는 128:16 직렬화기(414), 16:4 직렬화기(416), 및 4:1 직렬화기(418)를 포함한다.

CML 버퍼(402)의 입력은 클록 신호의 4개의 클록 위상들(예컨대, 0, 90, 180, 및 270도 클록 위상들)을 수신한다. 클록 신호들은 클록 생성기(예컨대, PLL)의 전류-모드 로직에 의해 제공된다. CML 버퍼(402)의 출력은 IQ 보정 회로(404)의 입력에 커플링된다. IQ 보정 회로(404)의 출력은 CML-투-CMOS 변환기(406)의 입력에 커플링된다. CML-투-CMOS 변환기(406)의 출력은 DCD 보정 회로(408)에 커플링된다. DCD 보정 회로(408)의 출력은 클록 분배기들(410)의 입력에 커플링된다. 클록 분배기들(410)의 출력들은 PRBS 생성기(412), 128:16 직렬화기(414), 및 16:4 직렬화기(416)에 각각 커플링된다. DCD 보정 회로(408)의 출력은 또한, 4:1 직렬화기(418)의 입력에 커플링된다. PRBS 생성기(412)의 출력은 128:16 직렬화기(414)의 입력에 커플링된다. 128:16 직렬화기(414)의 출력은 16:4 직렬화기(416)의 입력에 커플링된다. 16:4 직렬화기(416)의 출력은 4:1 직렬화기(418)의 입력에 커플링된다. 4:1 직렬화기(418)는 신호들(D 및 Db)을 출력으로서 제공한다. 신호들(D 및 Db)은 도 3에 도시된 포토다이오드 에뮬레이터 회로(202)의 차동 트랜지스터 쌍(M4, M5)에 차동 입력을 제공한다. CML 버퍼(402), IQ 보정 회로(404), CML-투-CMOS 변환기(406), 및 DCD 보정 회로(408)는, 그러한 기능들을 수행하기 위한, 당해 기술분야에 잘 알려진 회로들을 사용하여 구현될 수 있다.

동작 시에, CML 버퍼(402)는 4상(four-phase) 클록 신호들을 버퍼링한다. IQ 보정 회로(404)는 CML 버퍼(402)에 의해 출력된 클록 신호들의 위상 에러들을 보정한다. CML-투-CMOS 변환기(406)는 CML-기반 클록 신호들을 CMOS-기반 클록 신호들로 변환한다. DCD 보정 회로(408)는 CML-투-CMOS 변환기(406)에 의해 출력된 클록 신호들에서 듀티 사이클 에러들을 보정한다. 4:1 직렬화기(418)는 DCD 보정 회로(408)에 의해 출력된 클록 신호들에 기반하여 동작한다. PRBS 생성기(412), 128:16 직렬화기(414), 및 16:4 직렬화기(416)는 DCD 보정 회로(408)에 의해 출력된 클록 신호들의 개개의 분배된 버전들에 기반하여 동작된다. PRBS 생성기(412)는 의사랜덤 바이너리 시퀀스를 출력으로서 생성한다. 직렬화기(413)는 PRBS 생성기(412)의 병렬 출력을 직렬 출력(D)으로 변환한다. 신호(Db)는 신호(D)의 논리적 보수이다.

PRBS 생성기(412)는 입력 클록 신호들보다 128배 더 느린 주파수에서 동작한다. 그 예에서, PRBS 생성기(412)의 출력은 3개의 스테이지들을 사용하여 직렬화된다. 첫 번째 2개의 스테이지들에 대한 클록 신호들은 입력 클록 신호들의 주파수를 적절하게 분배함으로써 생성된다. 입력 클록 신호들은 직렬화의 마지막 스테이지에 의해 직접적으로 사용된다.

위에서 설명된 수신기(102)는 집적 회로, 이를테면, 필드 프로그램가능 게이트 어레이(FPGA) 또는 유사한 타입의 프로그램가능 회로 내에 구현될 수 있다. 도 7은 FPGA(700)의 아키텍처를 예시하며, FPGA(700)의 아키텍처는, 멀티-기가비트 트랜시버(multi-gigabit transceiver)("MGT")들(1), 구성가능 로직 블록(configurable logic block)("CLB")들(2), 랜덤 액세스 메모리 블록(random access memory block)("BRAM")들(3), 입력/출력 블록(input/output block)("IOB")들(4), 구성 및 클록킹 로직(configuration and clocking logic)("CONFIG/CLOCKS")(5), 디지털 신호 프로세싱 블록(digital signal processing block)("DSP")들(6), 특화된 입력/출력 블록(specialized input/output block)들("I/O")(7)(예컨대, 구성 포트들 및 클록 포트들), 및 다른 프로그램가능 로직(8), 이를테면, 디지털 클록 관리자들, 아날로그-투-디지털 변환기들, 시스템 모니터링 로직 등을 포함하는 많은 수의 상이한 프로그램가능 타일들을 포함한다. 일부 FPGA들은 또한, 전용 프로세서 블록(dedicated processor block)들("PROC")(10)을 포함한다. FPGA(700)는 위에서 설명된 수신기(102)의 하나 이상의 인스턴스들을 (예컨대, MGT(1) 내에 또는 줄지어 서 있는(stand-along) 회로(들)로서) 포함할 수 있다.

일부 FPGA들에서, 각각의 프로그램가능 타일은, 도 7의 최상부에 포함된 예들에 의해 도시된 바와 같이, 동일한 타일 내의 프로그램가능 로직 엘리먼트의 입력 및 출력 단자들(20)에 대한 연결들을 갖는 적어도 하나의 프로그램가능 상호연결 엘리먼트(programmable interconnect element)("INT")(11)를 포함할 수 있다. 각각의 프로그램가능 상호연결 엘리먼트(11)는 또한, 동일한 타일 또는 다른 타일(들)에서 인접한 프로그램가능 상호연결 엘리먼트(들)의 세그먼트들(22)을 상호연결시키기 위한 연결들을 포함할 수 있다. 각각의 프로그램가능 상호연결 엘리먼트(11)는 또한, 로직 블록들(도시되지 않음) 사이에서 일반적인 라우팅 리소스들의 세그먼트들(24)을 상호연결시키기 위한 연결들을 포함할 수 있다. 일반적인 라우팅 리소스들은, 상호연결 세그먼트들(예컨대, 상호연결 세그먼트들(24))의 트랙들을 포함하는 로직 블록들(도시되지 않음)과 상호연결 세그먼트들을 연결시키기 위한 스위치 블록들(도시되지 않음) 사이의 라우팅 채널들을 포함할 수 있다. 일반적인 라우팅 리소스들의 상호연결 세그먼트들(예컨대, 상호연결 세그먼트들(24))은 하나 이상의 로직 블록들에 걸쳐 있을 수 있다. 일반적인 라우팅 리소스들과 함께 취해진 프로그램가능 상호연결 엘리먼트들(11)은 예시된 FPGA에 대한 프로그램가능 상호연결 구조("프로그램가능 상호연결")를 구현한다.

예시적인 구현에서, CLB(2)는, 사용자 로직 플러스 단일 프로그램가능 상호연결 엘리먼트("INT")(11)를 구현하도록 프로그래밍될 수 있는 구성가능 로직 엘리먼트(configurable logic element)("CLE")(12)를 포함할 수 있다. BRAM(3)은 하나 이상의 프로그램가능 상호연결 엘리먼트들에 부가하여 BRAM 로직 엘리먼트(BRAM logic element)("BRL")(13)를 포함할 수 있다. 통상적으로, 타일에 포함된 상호연결 엘리먼트들의 개수는 타일의 높이에 의존한다. 도시된 예에서, BRAM 타일은 5개의 CLB들과 동일한 높이를 갖지만, 다른 수들(예컨대, 4)이 또한 사용될 수 있다. DSP 타일(6)은 적절한 수의 프로그램가능 상호연결 엘리먼트들에 부가하여 DSP 로직 엘리먼트(DSP logic element)("DSPL")(14)를 포함할 수 있다. IOB(4)는, 예컨대, 프로그램가능 상호연결 엘리먼트(11)의 하나의 인스턴스에 부가하여 입력/출력 로직 엘리먼트(input/output logic element)("IOL")(15)의 2개의 인스턴스들을 포함할 수 있다. 당업자들에게 자명할 바와 같이, 예컨대, I/O 로직 엘리먼트(15)에 연결된 실제 I/O 패드들은 통상적으로, 입력/출력 로직 엘리먼트(15)의 영역으로 한정되지 않는다.

도시된 예에서, (도 7에 도시된) 다이의 중심 근처의 수평 영역은 구성, 클록, 및 다른 제어 로직을 위해 사용된다. 이러한 수평 영역 또는 열(column)로부터 연장되는 수직 열들(9)은 FPGA의 너비(breadth)에 걸쳐 클록들 및 구성 신호들을 분배하는 데 사용된다.

도 7에 예시된 아키텍처를 활용하는 일부 FPGA들은 FPGA의 많은 부분을 구성하는 일반적인 열 구조(columnar structure)를 방해하는 부가적인 로직 블록들을 포함한다. 부가적인 로직 블록들은 프로그램가능 블록들 및/또는 전용 로직일 수 있다. 예컨대, 프로세서 블록(10)은 CLB들 및 BRAM들의 몇몇 열들에 걸쳐 있다. 프로세서 블록(10)은, 단일 마이크로프로세서로부터 마이크로프로세서(들), 메모리 제어기들, 주변기기들 등의 완전한 프로그램가능 프로세싱 시스템까지의 범위에 이르는 다양한 컴포넌트들을 포함할 수 있다.

도 7은 단지 예시적인 FPGA 아키텍처를 예시하도록 의도된다는 것이 주목된다. 예컨대, 행(row) 내의 로직 블록들의 개수들, 행들의 상대적인 폭, 행들의 개수 및 순서, 행들에 포함된 로직 블록들의 타입들, 로직 블록들의 상대적인 사이즈들, 및 도 7의 최상부에 포함된 상호연결/로직 구현들은 순수하게 예시적이다. 예컨대, 실제 FPGA에서, CLB들이 등장할 때마다, 사용자 로직의 효율적인 구현을 용이하게 하기 위해 CLB들의 1개보다 많은 인접한 행이 통상적으로 포함되지만, 인접한 CLB 행들의 개수는 FPGA의 전체 사이즈에 따라 변한다.

전술한 바가 특정 예들에 관한 것이지만, 다른 그리고 추가적인 예들이, 본 발명의 기본 범위를 벗어나지 않으면서 고안될 수 있고, 본 발명의 범위는 다음의 청구항들에 의해 결정된다.

Claims

제1 전류 소스 회로;
제1 트랜지스터 및 제2 트랜지스터 ― 상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 함께 커플링되고 그리고 상기 제1 전류 소스 회로의 출력에 커플링된 소스들을 갖고, 상기 제2 트랜지스터의 드레인은 제1 노드에 커플링됨 ―;
상기 제1 트랜지스터의 드레인과 레플리카 로드 회로(replica load circuit) 사이에 커플링된 제3 트랜지스터;
상기 제1 노드에 커플링된 제2 전류 소스 회로;
상기 제1 노드와 전기 접지 사이에 커플링된 커패시터; 및
출력 전류를 공급하는 드레인 및 상기 제1 노드에 커플링된 소스를 갖는 제4 트랜지스터를 포함하는,
포토다이오드 에뮬레이터 회로(photodiode emulator circuit).
제1 항에 있어서,
상기 제1 트랜지스터의 게이트는 제1 논리 신호를 수신하고, 상기 제2 트랜지스터의 게이트는 제2 논리 신호를 수신하고, 그리고 상기 제1 논리 신호와 상기 제2 논리 신호는 서로 논리적 보수(logical complement)들인,
포토다이오드 에뮬레이터 회로.
제2 항에 있어서,
상기 제4 트랜지스터의 게이트는 제3 논리 신호를 수신하는,
포토다이오드 에뮬레이터 회로.
제1 항 내지 제3 항 중 어느 한 항에 있어서,
상기 제3 트랜지스터의 게이트는 상기 전기 접지에 커플링되는,
포토다이오드 에뮬레이터 회로.
제1 항 내지 제4 항 중 어느 한 항에 있어서,
상기 제1 전류 소스 회로는,
제2 노드에서 함께 커플링된 게이트들을 갖는 제5 트랜지스터 및 제6 트랜지스터 ― 상기 제5 트랜지스터 및 상기 제6 트랜지스터의 소스들은 공급 전압에 커플링되고, 상기 제6 트랜지스터의 드레인은 상기 제1 전류 소스 회로의 출력이고, 그리고 상기 제5 트랜지스터의 드레인은 상기 제2 노드에 커플링됨 ―; 및
상기 제2 노드와 상기 전기 접지 사이에 커플링된 전류 소스를 포함하는,
포토다이오드 에뮬레이터 회로.
제5 항에 있어서,
상기 제2 전류 소스는,
상기 공급 전압에 커플링된 소스, 상기 제2 노드에 커플링된 게이트, 및 드레인을 갖는 제7 트랜지스터;
상기 제7 트랜지스터의 드레인에 커플링된 소스, 상기 전기 접지에 커플링된 게이트, 및 상기 제1 노드에 커플링된 드레인을 갖는 제8 트랜지스터를 포함하는,
포토다이오드 에뮬레이터 회로.
서로 논리적 보수들인 제1 논리 신호 및 제2 논리 신호를 생성하도록 구성된 데이터 생성기; 및
포토다이오드 에뮬레이터 회로를 포함하며,
상기 포토다이오드 에뮬레이터 회로는,
제1 전류 소스 회로;
제1 트랜지스터 및 제2 트랜지스터 ― 상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 함께 커플링되고 그리고 상기 제1 전류 소스 회로의 출력에 커플링된 소스들을 갖고, 상기 제2 트랜지스터의 드레인은 제1 노드에 커플링되고, 그리고 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트들은 상기 제1 논리 신호 및 상기 제2 논리 신호를 각각 수신함 ―;
상기 제1 트랜지스터의 드레인과 레플리카 로드 회로 사이에 커플링된 제3 트랜지스터;
상기 제1 노드에 커플링된 제2 전류 소스 회로;
상기 제1 노드와 전기 접지 사이에 커플링된 커패시터; 및
출력 전류를 공급하는 드레인 및 상기 제1 노드에 커플링된 소스를 갖는 제4 트랜지스터를 포함하는,
수신기의 테스트 회로.
제7 항에 있어서,
상기 제1 트랜지스터의 게이트는 제1 논리 신호를 수신하고, 상기 제2 트랜지스터의 게이트는 제2 논리 신호를 수신하고, 그리고 상기 제1 논리 신호와 상기 제2 논리 신호는 서로 논리적 보수들인,
수신기의 테스트 회로.
제8 항에 있어서,
상기 제4 트랜지스터의 게이트는 제3 논리 신호를 수신하는,
수신기의 테스트 회로.
제7 항 내지 제9 항 중 어느 한 항에 있어서,
상기 제3 트랜지스터의 게이트는 상기 전기 접지에 커플링되는,
수신기의 테스트 회로.
제7 항 내지 제10 항 중 어느 한 항에 있어서,
상기 제1 전류 소스 회로는,
제2 노드에서 함께 커플링된 게이트들을 갖는 제5 트랜지스터 및 제6 트랜지스터 ― 상기 제5 트랜지스터 및 상기 제6 트랜지스터의 소스들은 공급 전압에 커플링되고, 상기 제6 트랜지스터의 드레인은 상기 제1 전류 소스 회로의 출력이고, 그리고 상기 제5 트랜지스터의 드레인은 상기 제2 노드에 커플링됨 ―; 및
상기 제2 노드와 상기 전기 접지 사이에 커플링된 전류 소스를 포함하는,
수신기의 테스트 회로.
제11 항에 있어서,
상기 제2 전류 소스는,
상기 공급 전압에 커플링된 소스, 상기 제2 노드에 커플링된 게이트, 및 드레인을 갖는 제7 트랜지스터;
상기 제7 트랜지스터의 드레인에 커플링된 소스, 상기 전기 접지에 커플링된 게이트, 및 상기 제1 노드에 커플링된 드레인을 갖는 제8 트랜지스터를 포함하는,
수신기의 테스트 회로.
제7 항 내지 제12 항 중 어느 한 항에 있어서,
상기 데이터 생성기는,
전류-모드 로직(CML; current-mode logic) 버퍼;
상기 CML 버퍼의 출력에 커플링된 동위상 및 직교(IQ; in-phase and quadrature) 보정 회로;
상기 IQ 보정 회로의 출력에 커플링된 CML-투-상보형 금속 산화물 반도체(CMOS; complementary metal oxide semiconductor) 회로;
상기 CML-투-CMOS 회로의 출력에 커플링된 듀티-사이클 왜곡(DCD; duty-cycle distortion) 보정 회로;
상기 DCD 보정 회로의 출력에 커플링된 복수의 클록 분배기들;
상기 복수의 클록 분배기들의 제1 출력에 커플링된 의사랜덤 바이너리 시퀀스 생성기(PRBS; pseudorandom binary sequence generator); 및
상기 PRBS 생성기의 출력, 상기 복수의 클록 분배기들의 적어도 추가의 출력, 및 상기 DCD 보정 회로의 출력에 커플링된 직렬화기 회로를 포함하며,
상기 직렬화기는 상기 제1 논리 신호 및 상기 제2 논리 신호를 출력하는,
수신기의 테스트 회로.
수신기의 입력에서 포토다이오드를 에뮬레이팅하는 방법으로서,
포토다이오드 에뮬레이터 회로를 상기 수신기의 입력에 커플링하는 단계;
차동 데이터 신호들로 상기 포토다이오드 에뮬레이터 회로의 차동 트랜지스터 쌍의 차동 입력을 드라이빙하는 단계 ― 상기 차동 트랜지스터 쌍은 상기 수신기에 커플링된 출력 노드에 출력 전류를 공급함 ―;
상기 차동 트랜지스터 쌍에 제1 전류를 공급하도록 상기 포토다이오드 에뮬레이터 회로의 제1 전류 소스를 제어하는 단계;
상기 출력 노드에 제2 전류를 공급하도록 상기 포토다이오드 에뮬레이터 회로의 제2 전류 소스를 제어하는 단계; 및
상기 출력 노드와 전기 접지 사이에 커플링된 커패시터의 커패시턴스를 조정하는 단계를 포함하는,
포토다이오드를 에뮬레이팅하는 방법.
제14 항에 있어서,
상기 드라이빙하는 단계는,
의사랜덤 바이너리 시퀀스에 기반하여 제1 신호를 생성하는 단계; 및
상기 차동 데이터 신호들을 생성하기 위해 상기 제1 신호를 직렬화하는 단계를 포함하는,
포토다이오드를 에뮬레이팅하는 방법.