CN110416193A - 一种电容、阵列基板及其制备方法和显示面板 - Google Patents

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Abstract

本发明提供一种电容、阵列基板及其制备方法和显示面板。该电容包括主体部，主体部由相对设置的第一极板和第二极板以及设置于二者之间的介电层构成，还包括至少一个辅体部，辅体部由形成于介电层中的第三极板和第四极板以及位于第三极板和第四极板之间正对区域内的介电层构成，第三极板电连接第一极板，第四极板电连接第二极板。该电容，通过设置至少一个辅体部，能够相对增大主体部的两极板的正对面积，从而增大电容的整体电容值。

Description

一种电容、阵列基板及其制备方法和显示面板
技术领域
本发明属于显示技术领域，具体涉及一种电容、阵列基板及其制备方法和显示面板。
背景技术
采用顶栅薄膜晶体管的阵列基板制作工艺简单，且栅极与源漏极之间的寄生电容Cgs小，从而这种阵列基板得到了广泛的应用。如图1所示，现有顶栅型薄膜晶体管3阵列基板中的存储电容4随着显示分辨率和刷新率的提高，其金属极板的宽度大大减小，金属极板的厚度会加厚，为了实现阵列基板制备过程中较好的台阶覆盖性，对应的绝缘层的厚度也会相应增大，这使得存储电容4的电容值明显减小，存储电容4电容值的减小会严重影响显示效果。因此，我们需要开发增大电容值的方法。
发明内容
本发明针对现有技术中的问题，提供一种电容、阵列基板及其制备方法和显示面板。该阵列基板，在目前存储电容随着阵列基板显示分辨率和刷新率的提高，其极板宽度大大减小以致其电容值减小的情况下，能够相对增大存储电容中主电容的两极板的正对面积，从而增大存储电容的整体电容值，同时该存储电容的结构变化还不会额外增加阵列基板的制备工艺。
本发明提供一种电容，包括主体部，所述主体部由相对设置的第一极板和第二极板以及设置于二者之间的介电层构成，还包括至少一个辅体部，所述辅体部由形成于所述介电层中的第三极板和第四极板以及位于所述第三极板和所述第四极板之间正对区域内的所述介电层构成，所述第三极板电连接所述第一极板，所述第四极板电连接所述第二极板。
本发明还提供一种阵列基板，包括晶体管和存储电容，所述晶体管电连接所述存储电容，所述存储电容包括主电容，所述存储电容还包括形成于阵列基板绝缘层中的至少一个辅电容，所述主电容与所述辅电容并联连接，以构成所述存储电容。
优选地，还包括像素电极，所述像素电极位于所述晶体管的上方；所述绝缘层包括设置于所述晶体管源漏极与有源层之间的第一绝缘层和设置于所述像素电极和源漏极之间的第二绝缘层，所述第二绝缘层叠置于所述第一绝缘层上方；
所述主电容由与所述像素电极同层设置的第一极板、所述第二绝缘层和与源漏极同层设置的第二极板构成；
所述辅电容包括由与所述像素电极材料相同的、形成于所述第一绝缘层中的第三极板、所述第一绝缘层和与源漏极材料相同的、形成于所述第一绝缘层中的第四极板构成的第一部分。
优选地，所述第一极板和所述第三极板分别延伸至相互对接，所述第二极板和所述第四极板分别延伸至相互对接。
优选地，所述第一极板和所述第三极板通过导线电连接，所述第二极板和所述第四极板通过导线电连接。
优选地，所述辅电容为两个。
优选地，所述辅电容为三个以上。
优选地，所述第三极板和所述第四极板还分别延伸至位于有源层背离源漏极一侧的第三绝缘层中；
所述辅电容还包括由所述第三极板和所述第四极板延伸至所述第三绝缘层中的极板部分与所述第三绝缘层构成的第二部分。
优选地，所述晶体管包括顶栅型晶体管。
本发明还提供一种显示面板，包括上述阵列基板。
本发明还提供一种上述阵列基板的制备方法，包括形成晶体管和存储电容，形成所述存储电容包括形成主电容，形成所述存储电容还包括在阵列基板绝缘层中形成至少一个辅电容。
优选地，还包括在形成所述晶体管之后形成像素电极的步骤；形成所述绝缘层包括在形成所述晶体管有源层之后且在形成源漏极之前形成第一绝缘层，以及在形成源漏极之后且在形成所述像素电极之前形成第二绝缘层的步骤；
形成所述主电容包括首先在形成源漏极的同时形成所述主电容的第二极板；然后形成所述第二绝缘层；接着在形成所述像素电极的同时形成所述主电容的第一极板；
形成所述辅电容包括形成所述辅电容的第一部分。
优选地，所述形成所述辅电容的第一部分包括：
在形成所述第一绝缘层时，在所述第一绝缘层中对应形成所述辅电容的位置形成第一过孔；
在形成源漏极时，保留所述第一过孔中的源漏极材料；
在形成所述第二绝缘层时，在所述第二绝缘层中对应形成所述辅电容的位置形成第二过孔，同时在所述第一绝缘层中对应形成所述辅电容的位置形成第三过孔，所述第三过孔与所述第二过孔相贯通；
在形成所述像素电极时，保留所述第三过孔和所述第二过孔中的像素电极材料。
优选地，还包括在形成有源层之前形成第三绝缘层的步骤；
在形成所述第一绝缘层时，在所述第三绝缘层中对应形成所述辅电容的位置形成第四过孔；所述第四过孔与所述第一过孔相贯通；
在后续形成源漏极时，保留所述第四过孔中的源漏极材料；
在形成所述第二过孔和所述第三过孔的同时，在所述第三绝缘层中对应形成所述辅电容的位置形成第五过孔；所述第五过孔、所述第二过孔和所述第三过孔相贯通；
在后续形成所述像素电极时，保留所述第五过孔中的像素电极材料。
本发明的有益效果：本发明所提供的电容，通过设置至少一个辅体部，能够相对增大主体部的两极板的正对面积，从而增大电容的整体电容值。
本发明所提供的阵列基板，通过在阵列基板绝缘层中形成至少一个辅电容，使该存储电容的电容值为主电容的电容值与辅电容的电容值之和，从而在目前存储电容随着阵列基板显示分辨率和刷新率的提高，其极板宽度大大减小以致其电容值减小的情况下，能够相对增大存储电容中主电容的两极板的正对面积，从而增大存储电容的整体电容值，同时该存储电容的结构变化还不会额外增加阵列基板的制备工艺。
本发明所提供的显示面板，通过采用上述阵列基板，使该显示面板在通过减小金属线宽以提高显示分辨率和刷新率的情况下，能通过增大存储电容中主电容的两极板的正对面积增大存储电容的整体电容值，从而使存储电容的电容值不会因为金属极板宽度的减小而减小，进而确保了该显示面板的显示效果。
附图说明
图1为现有阵列基板中晶体管和存储电容的结构剖视图；
图2为本发明实施例1中一种电容的结构剖视图；
图3为本发明实施例1中另一种电容的结构剖视图；
图4为本发明实施例1中又一种电容的结构剖视图；
图5为本发明实施例1中又一种电容的结构剖视图；
图6为本发明实施例2中阵列基板的局部结构剖视图；
图7为本发明实施例2中另一种阵列基板的局部结构剖视图；
图8为本发明实施例2中制备步骤S01完成后的阵列基板结构剖视图；
图9为本发明实施例2中制备步骤S02完成后的阵列基板结构剖视图；
图10为本发明实施例2中制备步骤S03完成后的阵列基板结构剖视图；
图11为本发明实施例2中制备步骤S04完成后的阵列基板结构剖视图；
图12为本发明实施例3中阵列基板的局部结构剖视图。
其中附图标记为：
1、主体部；11、第一极板；12、第二极板；13、介电层；2、辅体部；21、第三极板；22、第四极板；3、晶体管；30、栅极；31、源漏极；32、有源层；33、栅绝缘层；4、存储电容；41、主电容；42、辅电容；5、第一绝缘层；6、第二绝缘层；7、第一过孔；8、第二过孔；9、第三过孔；10、基底；14、遮光层；15、缓冲层。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明一种电容、阵列基板及其制备方法和显示面板作进一步详细描述。
实施例1：
本实施例提供一种电容，如图2-图5所示，包括主体部1，主体部1由相对设置的第一极板11和第二极板12以及设置于二者之间的介电层13构成，还包括至少一个辅体部2，辅体部2由形成于介电层13中的第三极板21和第四极板22以及位于第三极板21和第四极板22之间正对区域内的介电层13构成，第三极板21电连接第一极板11，第四极板22电连接第二极板12。
通过使第三极板21电连接第一极板11，且使第四极板22电连接第二极板12，能够增大第一极板11和第二极板12的面积，从而增大电容的整体电容值。
其中，如图2所示，第三极板21设置于第一极板11上并垂直于第一极板11，第四极板22设置于第二极板12上并垂直于第二极板12，第三极板21和第四极板22的正对部分及其之间的介电层13能够形成电容。优选的，本实施例中，辅体部2包括多个如本实施例中辅体部2为两个，根据电容的计算公式：C＝C1+C2+C3＝εs1/d1+εs2/d2+εs3/d3；其中，C1为主体部1的电容值；C2为一个辅体部2的电容值；C3为另一个辅体部2的电容值。
另外，需要说明的是，电容中辅体部2的设置也可以如图3所示，第三极板21设置于第一极板11上并与第一极板11成一非90°的夹角，第四极板22设置于第二极板12上并与第二极板12成一非90°的夹角，第三极板21和第四极板22的正对部分及其之间的介电层13能够形成电容。
另外，电容中辅体部2的设置也可以如图4所示，第三极板21与第一极板11平行，第四极板22与第二极板12平行，第三极板21和第四极板22的正对部分及其之间的介电层13能够形成电容。
另外，电容中辅体部2的设置也可以如图5所示，第三极板21与第一极板11不平行，第四极板22与第二极板12不平行，第三极板21和第四极板22的正对部分及其之间的介电层13能够形成电容。
本实施例电容中辅体部2的结构设置还可以为其他的图2-图5以外的形式，只要包括由形成于介电层13中的第三极板21和第四极板22以及位于第三极板21和第四极板22之间正对区域内的介电层13构成的辅体部，均在本发明电容的保护范围之内，这里不再赘述。
实施例1的有益效果：实施例1中所提供的电容，通过设置至少一个辅体部，能够相对增大主体部的两极板的正对面积，从而增大电容的整体电容值。
实施例2：
本实施例提供一种阵列基板，如图6所示，包括晶体管3和存储电容4，晶体管3电连接存储电容4，存储电容4包括主电容41，存储电容4还包括形成于阵列基板绝缘层中的至少一个辅电容42，主电容41与辅电容42并联连接，以构成存储电容4。
通过在阵列基板绝缘层中形成至少一个辅电容42，使该存储电容4的电容值为主电容41的电容值与辅电容42的电容值之和，从而在目前存储电容随着阵列基板显示分辨率和刷新率的提高，其极板宽度大大减小以致其电容值减小的情况下，能够相对增大存储电容4中主电容41的两极板的正对面积，从而增大存储电容4的整体电容值。
本实施例中，阵列基板还包括像素电极(图中未示出)，像素电极位于晶体管3的上方；绝缘层包括设置于晶体管3源漏极31与有源层32之间的第一绝缘层5和设置于像素电极和源漏极31之间的第二绝缘层6，第二绝缘层6叠置于第一绝缘层5上方；主电容41由与像素电极同层设置的第一极板11、第二绝缘层6和与源漏极31同层设置的第二极板12构成；辅电容42包括由与像素电极材料相同的、形成于第一绝缘层5中的第三极板21、第一绝缘层5和与源漏极31材料相同的、形成于第一绝缘层5中的第四极板22构成的第一部分。如此设置，能够在形成像素电极的同时形成第三极板21，并在形成源漏极31的同时形成第四极板22，从而不会额外增加阵列基板的制备工艺。
其中，第一极板11和第三极板21分别延伸至相互对接，第二极板12和第四极板22分别延伸至相互对接。本实施例中，第三极板21垂直于第一极板11，第四极板22垂直于第二极板12。如此设置，相当于增大了主电容41的第一极板11和第二极板12的正对面积，从而增大了存储电容4的总体电容值。辅电容42的设置，无需在第一极板11和第二极板12所在平面上增加极板的面积，从而不会对阵列基板的显示分辨率和刷新率的提高造成影响。
需要说明的是，也可以是第一极板和第三极板通过导线电连接，第二极板和第四极板通过导线电连接。同样能够相对增大第一极板11和第二极板12的正对面积，从而增大存储电容4的整体电容值。
另外需要说明的是，在不考虑制备工艺复杂程度的情况下，也可以为第三极板21与第一极板11成非90°的夹角，且第四极板22与第二极板12成非90°的夹角，只要第三极板21与第四极板22之间能形成电容即可。
本实施例中，辅电容42为两个。当然，辅电容42也可以为三个以上(如图7所示)，辅电容42的设置数量越多，则在主电容41的电容值不变的情况下，存储电容4的电容值相对增大越多。
本实施例中，晶体管3包括顶栅型晶体管。顶栅型晶体管的阵列基板制作工艺简单，且晶体管栅极30与源漏极31之间的寄生电容小，这能显著提高阵列基板的显示性能。
另外，本实施例中，阵列基板还包括基底10、设置在基底10上的遮光层14和缓冲层15，遮光层14对应位于有源层32下方，用于对有源层32形成光线遮挡，以避免晶体管3漏电流增大。缓冲层15形成于遮光层14上，缓冲层15的设置有利于在其上形成有源层32。在晶体管栅极30与有源层32之间还设置有栅绝缘层33。阵列基板上的其他结构这里不再赘述。
基于本实施例中阵列基板的上述结构，本实施例还提供一种该阵列基板的制备方法，包括形成晶体管和存储电容，形成存储电容包括形成主电容，形成存储电容还包括在阵列基板绝缘层中形成至少一个辅电容。
通过在阵列基板绝缘层中形成辅电容，在实现存储电容整体电容值增大的情况下，不会额外增加阵列基板的制备工艺，从而在通过减小金属线宽度提高显示分辨率和刷新率的情况下，不仅能避免存储电容的电容值减小影响显示效果，而且能确保存储电容的结构变化不会额外增加阵列基板的制备工艺。
本实施例中，阵列基板的制备方法还包括在形成晶体管之后形成像素电极的步骤；形成绝缘层包括在形成晶体管有源层之后且在形成源漏极之前形成第一绝缘层，以及在形成源漏极之后且在形成像素电极之前形成第二绝缘层的步骤。形成主电容包括首先在形成源漏极的同时形成主电容的第二极板；然后形成第二绝缘层；接着在形成像素电极的同时形成主电容的第一极板；形成辅电容包括形成辅电容的第一部分。
其中，形成辅电容的第一部分包括：
步骤S01：在形成第一绝缘层5时，在第一绝缘层5中对应形成辅电容的位置形成第一过孔7；如图8所示；
步骤S02：在形成源漏极31时，保留第一过孔7中的源漏极材料；如图9所示；
步骤S03：在形成第二绝缘层6时，在第二绝缘层6中对应形成辅电容的位置形成第二过孔8，同时在第一绝缘层5中对应形成辅电容的位置形成第三过孔9，第三过孔9与第二过孔8相贯通；如图10所示；
步骤S04：在形成像素电极时，保留第三过孔9和第二过孔8中的像素电极材料，如图11所示。
需要说明的是，无论第一极板和第三极板、以及第二极板和第四极板之间是直接相互对接还是通过导线连接，其制备原理均相同，即都是通过开设在绝缘层中的过孔实现电连接，这里不再具体赘述。
本实施例中阵列基板的其他结构的制备均采用比较成熟的传统工艺，这里不再赘述。
实施例3：
本实施例提供一种阵列基板，与实施例2不同的是，如图12所示，在实施例2中阵列基板的基础上，第三极板21和第四极板22还分别延伸至位于有源层32背离源漏极31一侧的第三绝缘层中；辅电容42还包括由第三极板21和第四极板22延伸至第三绝缘层中的极板部分与第三绝缘层构成的第二部分。
辅电容42在第一部分的基础上附加设置第二部分，能够进一步增大主电容41相对两极板的正对面积，从而进一步增大存储电容4的整体电容值。
其中，第三绝缘层为阵列基板中的缓冲层15。当然第三绝缘层也可以为其他的绝缘层，只要是位于第一绝缘层5下方、且与第一绝缘层5相接触的绝缘层均可作为第三绝缘层。
本实施例中，阵列基板的其他结构与实施例2中相同，此处不再赘述。
基于阵列基板的上述结构，本实施例还提供一种该阵列基板的制备方法，与实施例2中不同的是，在实施例2中阵列基板制备方法的基础上，阵列基板的制备方法还包括：
在形成有源层之前形成第三绝缘层的步骤；
在形成第一绝缘层时，在第三绝缘层中对应形成辅电容的位置形成第四过孔；第四过孔与第一过孔相贯通；
在后续形成源漏极时，保留第四过孔中的源漏极材料；
在形成第二过孔和第三过孔的同时，在第三绝缘层中对应形成辅电容的位置形成第五过孔；第五过孔、第二过孔和第三过孔相贯通；
在后续形成像素电极时，保留第五过孔中的像素电极材料。
辅电容第二部分的制备也不会额外增加阵列基板的制备工艺，且辅电容第二部分的制备能够进一步增大存储电容的整体电容值。
实施例2-3的有益效果：实施例2-3所提供的阵列基板，通过在阵列基板绝缘层中形成至少一个辅电容，使该存储电容的电容值为主电容的电容值与辅电容的电容值之和，从而在目前存储电容随着阵列基板显示分辨率和刷新率的提高，其极板宽度大大减小以致其电容值减小的情况下，能够相对增大存储电容中主电容的两极板的正对面积，从而增大存储电容的整体电容值，同时该存储电容的结构变化还不会额外增加阵列基板的制备工艺。
实施例4：
本实施例提供一种显示面板，包括实施例2或3中的阵列基板。
通过采用实施例2或3中的阵列基板，使该显示面板在通过减小金属线宽以提高显示分辨率和刷新率的情况下，能通过增大存储电容中主电容的两极板的正对面积增大存储电容的整体电容值，从而使存储电容的电容值不会因为金属极板宽度的减小而减小，进而确保了该显示面板的显示效果。
本发明所提供的显示面板可以为LCD面板、OLED面板、LCD电视、OLED电视、显示器、手机、导航仪等任何具有显示功能的产品或部件。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (14)

1.一种电容，包括主体部，所述主体部由相对设置的第一极板和第二极板以及设置于二者之间的介电层构成，其特征在于，还包括至少一个辅体部，所述辅体部由形成于所述介电层中的第三极板和第四极板以及位于所述第三极板和所述第四极板之间正对区域内的所述介电层构成，所述第三极板电连接所述第一极板，所述第四极板电连接所述第二极板。
2.一种阵列基板，包括晶体管和存储电容，所述晶体管电连接所述存储电容，所述存储电容包括主电容，其特征在于，所述存储电容还包括形成于阵列基板绝缘层中的至少一个辅电容，所述主电容与所述辅电容并联连接，以构成所述存储电容。
3.根据权利要求2所述的阵列基板，其特征在于，还包括像素电极，所述像素电极位于所述晶体管的上方；所述绝缘层包括设置于所述晶体管源漏极与有源层之间的第一绝缘层和设置于所述像素电极和源漏极之间的第二绝缘层，所述第二绝缘层叠置于所述第一绝缘层上方；
所述主电容由与所述像素电极同层设置的第一极板、所述第二绝缘层和与源漏极同层设置的第二极板构成；
所述辅电容包括由与所述像素电极材料相同的、形成于所述第一绝缘层中的第三极板、所述第一绝缘层和与源漏极材料相同的、形成于所述第一绝缘层中的第四极板构成的第一部分。
4.根据权利要求3所述的阵列基板，其特征在于，所述第一极板和所述第三极板分别延伸至相互对接，所述第二极板和所述第四极板分别延伸至相互对接。
5.根据权利要求3所述的阵列基板，其特征在于，所述第一极板和所述第三极板通过导线电连接，所述第二极板和所述第四极板通过导线电连接。
6.根据权利要求2-5任意一项所述的阵列基板，其特征在于，所述辅电容为两个。
7.根据权利要求2-5任意一项所述的阵列基板，其特征在于，所述辅电容为三个以上。
8.根据权利要求4或5所述的阵列基板，其特征在于，所述第三极板和所述第四极板还分别延伸至位于有源层背离源漏极一侧的第三绝缘层中；
所述辅电容还包括由所述第三极板和所述第四极板延伸至所述第三绝缘层中的极板部分与所述第三绝缘层构成的第二部分。
9.根据权利要求2所述的阵列基板，其特征在于，所述晶体管包括顶栅型晶体管。
10.一种显示面板，其特征在于，包括权利要求2-9任意一项所述的阵列基板。
11.一种如权利要求2-9任意一项所述的阵列基板的制备方法，包括形成晶体管和存储电容，形成所述存储电容包括形成主电容，其特征在于，形成所述存储电容还包括在阵列基板绝缘层中形成至少一个辅电容。
12.根据权利要求11所述的阵列基板的制备方法，其特征在于，还包括在形成所述晶体管之后形成像素电极的步骤；形成所述绝缘层包括在形成所述晶体管有源层之后且在形成源漏极之前形成第一绝缘层，以及在形成源漏极之后且在形成所述像素电极之前形成第二绝缘层的步骤；
形成所述主电容包括首先在形成源漏极的同时形成所述主电容的第二极板；然后形成所述第二绝缘层；接着在形成所述像素电极的同时形成所述主电容的第一极板；
形成所述辅电容包括形成所述辅电容的第一部分。
13.根据权利要求12所述的阵列基板的制备方法，其特征在于，所述形成所述辅电容的第一部分包括：
在形成所述第一绝缘层时，在所述第一绝缘层中对应形成所述辅电容的位置形成第一过孔；
在形成源漏极时，保留所述第一过孔中的源漏极材料；
在形成所述第二绝缘层时，在所述第二绝缘层中对应形成所述辅电容的位置形成第二过孔，同时在所述第一绝缘层中对应形成所述辅电容的位置形成第三过孔，所述第三过孔与所述第二过孔相贯通；
在形成所述像素电极时，保留所述第三过孔和所述第二过孔中的像素电极材料。
14.根据权利要求13所述的阵列基板的制备方法，其特征在于，还包括在形成有源层之前形成第三绝缘层的步骤；
在形成所述第一绝缘层时，在所述第三绝缘层中对应形成所述辅电容的位置形成第四过孔；所述第四过孔与所述第一过孔相贯通；
在后续形成源漏极时，保留所述第四过孔中的源漏极材料；
在形成所述第二过孔和所述第三过孔的同时，在所述第三绝缘层中对应形成所述辅电容的位置形成第五过孔；所述第五过孔、所述第二过孔和所述第三过孔相贯通；
在后续形成所述像素电极时，保留所述第五过孔中的像素电极材料。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022242085A1 (zh) * 2021-05-21 2022-11-24 京东方科技集团股份有限公司 显示面板和显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104795428A (zh) * 2015-04-10 2015-07-22 京东方科技集团股份有限公司 一种阵列基板及其制作方法以及显示装置
CN107785399A (zh) * 2017-10-26 2018-03-09 武汉天马微电子有限公司 一种显示面板及显示装置
CN108010945A (zh) * 2017-11-28 2018-05-08 武汉天马微电子有限公司 显示面板和显示装置
CN109786430A (zh) * 2019-02-22 2019-05-21 京东方科技集团股份有限公司 一种柔性显示面板及显示装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018066933A (ja) * 2016-10-21 2018-04-26 株式会社ジャパンディスプレイ 表示装置
CN107195667B (zh) * 2017-06-30 2020-02-21 武汉天马微电子有限公司 一种柔性有机发光显示面板和电子设备

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104795428A (zh) * 2015-04-10 2015-07-22 京东方科技集团股份有限公司 一种阵列基板及其制作方法以及显示装置
CN107785399A (zh) * 2017-10-26 2018-03-09 武汉天马微电子有限公司 一种显示面板及显示装置
CN108010945A (zh) * 2017-11-28 2018-05-08 武汉天马微电子有限公司 显示面板和显示装置
CN109786430A (zh) * 2019-02-22 2019-05-21 京东方科技集团股份有限公司 一种柔性显示面板及显示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022242085A1 (zh) * 2021-05-21 2022-11-24 京东方科技集团股份有限公司 显示面板和显示装置

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