CN110335896A - 一种可调电流增益的多晶硅发射极结构的制作方法 - Google Patents

一种可调电流增益的多晶硅发射极结构的制作方法 Download PDF

Info

Publication number
CN110335896A
CN110335896A CN201910384205.7A CN201910384205A CN110335896A CN 110335896 A CN110335896 A CN 110335896A CN 201910384205 A CN201910384205 A CN 201910384205A CN 110335896 A CN110335896 A CN 110335896A
Authority
CN
China
Prior art keywords
emitter
polysilicon
window
oxide layer
current gain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910384205.7A
Other languages
English (en)
Inventor
张培健
刘建
朱坤峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 24 Research Institute
Original Assignee
CETC 24 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 24 Research Institute filed Critical CETC 24 Research Institute
Priority to CN201910384205.7A priority Critical patent/CN110335896A/zh
Publication of CN110335896A publication Critical patent/CN110335896A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708Emitter or collector electrodes for bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thyristors (AREA)

Abstract

本发明公开了一种可调电流增益的多晶硅发射极结构的制作方法。一种可调电流增益的多晶硅发射极结构的制作方法包括:S1:在衬底片上形成第一发射极窗口;S2:在第一发射极窗口内生长超薄氧化层;S3:在第一发射极窗口内淀积多晶硅;S4:对多晶硅进行光刻、刻蚀和去胶;S5:在衬底片上形成第二发射极窗口;S6:在第二发射极窗口内生长超薄氧化层,且第二发射极的超薄氧化层厚度与第一发射极的超薄氧化层厚度不同;S7:在第二发射极窗口内淀积多晶硅;S8:对多晶硅进行光刻、刻蚀和去胶;S9:继续常规工艺完成后续所有工艺过程。本发明一种可调电流增益的多晶硅发射极结构的制作方法,可以一次流片实现形成具有两种电流增益的器件。

Description

一种可调电流增益的多晶硅发射极结构的制作方法
技术领域
本发明涉及微电子器件领域,特别是涉及一种可调电流增益的多晶硅发射极结构的制作方法。
背景技术
多晶硅发射极工艺由于其良好的电驱动能力、高的电流增益、良好的器件匹配性、低的噪声特性在现代高速、高精度等高端模拟集成电路中有着广泛的应用。然而电路设计过程中,特别是低漂移,低噪声和高输入阻抗需求的电路设计以及低偏置电流电路设计中,需要使用超增益晶体管(通常称为超β晶体管)。而现有多晶硅发射极工艺只能制作一种常规电流增益的晶体管,即电流增益在100-300左右,这对于特殊电路应用来说无疑成为重要的技术瓶颈,也限制了多晶硅发射极工艺的适用性。
发明内容
本发明要解决的技术问题是能够提供一种可调电流增益的多晶硅发射极结构的制作方法。
为解决上述问题,本发明提供一种可调电流增益的多晶硅发射极结构的制作方法,包括:S1:在衬底片上形成第一发射极窗口;
S2:在第一发射极窗口内生长超薄氧化层;
S3:在第一发射极窗口内淀积多晶硅;
S4:对多晶硅进行光刻、刻蚀和去胶,以形成第一发射极;
S5:在衬底片上形成第二发射极窗口;
S6:在第二发射极窗口内生长超薄氧化层,且第二发射极的超薄氧化层厚度与第一发射极的超薄氧化层厚度不同;
S7:在第二发射极窗口内淀积多晶硅;
S8:对多晶硅进行光刻、刻蚀和去胶,以形成第二发射极;
S9:继续常规工艺完成后续所有工艺过程,形成最终多晶硅发射极器件结构。
进一步的,生长超薄氧化层时在多晶淀积炉内原位生长。
进一步的,所述第一发射极的超薄氧化层的厚度为4-8埃。
进一步的,所述第二发射极的超薄氧化层厚度为10-20埃。
进一步的,生长超薄氧化层前发射极窗口进行清洗。
进一步的,清洗过程包括在多晶硅淀积炉内的氢氟酸蒸气吹淋,祛除发射极窗口的自然氧化层。
本发明一种可调电流增益的多晶硅发射极结构的制作方法,可以一次流片实现形成具有两种电流增益的器件,可以提供常规工艺的常规增益晶体管(β在100-300左右)和超电流增益的晶体管(β在500-1000左右),极大的丰富了工艺的特殊适用性和灵活性,并且两类晶体管成模块化设计,可以独立使用,也可以一起使用,并且不明显增加工艺的复杂性和成本。
附图说明
图1是本发明一种可调电流增益的多晶硅发射极结构的制作方法的较佳实施方式的流程图。
图2是发射极窗口的结构示意图。
图3是完成超薄界面氧化层生长和发射极多晶淀积后的发射极窗口的结构示意图。
图4是基于本发明实施的可调电流增益的多晶硅发射极器件测试结果。
图5是基于本发明的多晶硅发射极器件整体结构剖面示意图。
具体实施方式
下面结合附图对本发明作进一步说明。
如图1至图5所示,本发明一种可调电流增益的多晶硅发射极结构的制作方法的较佳实施方式包括如下步骤:
步骤S1:在衬底片1上形成第一发射极窗口。具体而言,所述衬底片1上生长外延层2,然后进行相应结构的光刻、刻蚀、注入等标准工艺,形成相应有源/无源结构,直至形成第一发射极窗口,即在陈底片1上形成了外延层2、外基区多晶硅3、氮化硅侧墙(Spacer)结构4以及二氧化硅介质层5。在形成发射极窗口之前的所有结构、工艺过程与常规多晶硅发射极工艺过程完全一致。
步骤S2:在第一发射极窗口内生长超薄氧化层,超薄氧化层生长在多晶硅淀积炉内进行,且厚度为4-8埃。
步骤S3:在第一发射极窗口内淀积多晶硅,以形成多晶硅层6。多晶硅层6与外延层2之间的超薄氧化层7只是示意性的结构,在常规扫描电子显微镜下一般观察不到该层的存在,需要采用透射电子显微镜观察。
步骤S4:对第一发射极的多晶硅进行光刻、刻蚀和去胶,以形成第一发射极。本实施方式中,所述光刻、刻蚀、去胶等均为半导体工艺中常规工艺过程,均为行业从业人员所理解的常规工艺过程。
步骤S5:在衬底片1上形成进行第二发射极窗口,第二发射极窗口结构与第一发射极窗口结构完全一致,且形成方式相同。
步骤S6:在第二发射极窗口内生长超薄氧化层,超薄氧化层生长在多晶硅淀积炉内进行,厚度为10-20埃,且第二发射极的超薄氧化层厚度与第一发射极的超薄氧化层厚度不同。
步骤S7:在第二发射极窗口进行与第一发射极多晶硅淀积过程一致的多晶硅淀积。
步骤S8:对第二发射极的多晶硅进行光刻、刻蚀和去胶,以形成第二发射极。
步骤S9:继续常规工艺完成后续所有工艺过程,形成最终多晶硅发射极器件结构。
通过该方法制作成型的多晶硅发射极器件形成模块化,即可以单独使用也可以同时使用第一发射极结构和第二发射极结构,从而实现可调电流增益。根据提供的常规电流增益和超电流增益晶体管的测试结果可知(如图4所示),由于第一和第二发射极界面超薄氧化层厚度不一致,可以同时提供常规电流增益能力的普通晶体管和超电流增益的超β晶体管,因此可以实现晶体管电流增益的可控调节,拓展多晶硅发射极器件的适用性,即可适用于需求常规电流增益的电路,亦可适用于需要超β电流增益和普通β电流增益的电路。
需要特别说明的是这里反复提及的第一发射极和第二发射极只是相对而言,两个发射极结构在具体工艺过程中没有固定的先后顺序。
以上仅为本发明的实施方式,并非因此限制本发明的专利范围,凡是利用本发明说明书及附图内容所作的等效结构,直接或间接运用在其他相关的技术领域,均同理在本发明的专利保护范围之内。

Claims (6)

1.一种可调电流增益的多晶硅发射极结构的制作方法,其特征在于:包括:
S1:在衬底片上形成第一发射极窗口;
S2:在第一发射极窗口内生长超薄氧化层;
S3:在第一发射极窗口内淀积多晶硅;
S4:对多晶硅进行光刻、刻蚀和去胶,以形成第一发射极;
S5:在衬底片上形成第二发射极窗口;
S6:在第二发射极窗口内生长超薄氧化层,且第二发射极的超薄氧化层厚度与第一发射极的超薄氧化层厚度不同;
S7:在第二发射极窗口内淀积多晶硅;
S8:对多晶硅进行光刻、刻蚀和去胶,以形成第二发射极;
S9:继续常规工艺完成后续所有工艺过程,形成最终多晶硅发射极器件结构。
2.如权利要求1所述的一种可调电流增益的多晶硅发射极结构的制作方法,其特征在于:生长超薄氧化层时在多晶淀积炉内原位生长。
3.如权利要求1所述的一种可调电流增益的多晶硅发射极结构的制作方法,其特征在于:所述第一发射极的超薄氧化层的厚度为4-8埃。
4.如权利要求1所述的一种可调电流增益的多晶硅发射极结构的制作方法,其特征在于:所述第二发射极的超薄氧化层厚度为10-20埃。
5.如权利要求1或2所述的一种可调电流增益的多晶硅发射极结构的制作方法,其特征在于:生长超薄氧化层前发射极窗口进行清洗。
6.如权利要求5所述的一种可调电流增益的多晶硅发射极结构的制作方法,其特征在于:清洗过程包括在多晶硅淀积炉内的氢氟酸蒸气吹淋,祛除发射极窗口的自然氧化层。
CN201910384205.7A 2019-05-09 2019-05-09 一种可调电流增益的多晶硅发射极结构的制作方法 Pending CN110335896A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910384205.7A CN110335896A (zh) 2019-05-09 2019-05-09 一种可调电流增益的多晶硅发射极结构的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910384205.7A CN110335896A (zh) 2019-05-09 2019-05-09 一种可调电流增益的多晶硅发射极结构的制作方法

Publications (1)

Publication Number Publication Date
CN110335896A true CN110335896A (zh) 2019-10-15

Family

ID=68139340

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910384205.7A Pending CN110335896A (zh) 2019-05-09 2019-05-09 一种可调电流增益的多晶硅发射极结构的制作方法

Country Status (1)

Country Link
CN (1) CN110335896A (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2106319A (en) * 1981-09-25 1983-04-07 Hitachi Ltd Semiconductor device fabricated using self alignment technique
US20020142500A1 (en) * 2001-03-27 2002-10-03 Pietro Foglietti Ultra-thin interface oxidation by ozonated water rinsing for emitter poly structure
US6638819B1 (en) * 2000-11-17 2003-10-28 Newport Fab, Llc Method for fabricating interfacial oxide in a transistor and related structure
CN101136334A (zh) * 2006-08-29 2008-03-05 上海华虹Nec电子有限公司 一种制作多晶硅发射极界面层的方法
US7470594B1 (en) * 2005-12-14 2008-12-30 National Semiconductor Corporation System and method for controlling the formation of an interfacial oxide layer in a polysilicon emitter transistor
CN107785236A (zh) * 2016-08-31 2018-03-09 无锡华润华晶微电子有限公司 一种多晶硅发射极晶体管的制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2106319A (en) * 1981-09-25 1983-04-07 Hitachi Ltd Semiconductor device fabricated using self alignment technique
US6638819B1 (en) * 2000-11-17 2003-10-28 Newport Fab, Llc Method for fabricating interfacial oxide in a transistor and related structure
US20020142500A1 (en) * 2001-03-27 2002-10-03 Pietro Foglietti Ultra-thin interface oxidation by ozonated water rinsing for emitter poly structure
US7470594B1 (en) * 2005-12-14 2008-12-30 National Semiconductor Corporation System and method for controlling the formation of an interfacial oxide layer in a polysilicon emitter transistor
CN101136334A (zh) * 2006-08-29 2008-03-05 上海华虹Nec电子有限公司 一种制作多晶硅发射极界面层的方法
CN107785236A (zh) * 2016-08-31 2018-03-09 无锡华润华晶微电子有限公司 一种多晶硅发射极晶体管的制作方法

Similar Documents

Publication Publication Date Title
DE112011100532B4 (de) Erzeugung von Nanodraht-Feldeffekttransistoren mit mehreren Durchmessern und Wafer mit fehlausgerichteten Nanodrahtkanälen
DE4041276C1 (zh)
US20090317943A1 (en) Alignment of Semiconducting Nanowires on Metal Electrodes
CN107768249A (zh) 一种高电子迁移率晶体管及其制造方法
US9570562B1 (en) Method of planarizing polysilicon gate
US6927110B2 (en) Method of manufacturing a semiconductor device
US5374586A (en) Multi-LOCOS (local oxidation of silicon) isolation process
CN110335896A (zh) 一种可调电流增益的多晶硅发射极结构的制作方法
US7910447B1 (en) System and method for providing a self aligned bipolar transistor using a simplified sacrificial nitride emitter
CN102386056A (zh) 半导体器件及其制造方法
CN109384195A (zh) 一种基于深槽腐蚀的空腔形成方法
DE102017212437B3 (de) Verfahren zum Herstellen einer vergrabenen Hohlraumstruktur
US8263453B2 (en) Method for forming semiconductor devices with active silicon height variation
US8330223B2 (en) Bipolar transistor
US7642168B1 (en) System and method for providing a self aligned bipolar transistor using a sacrificial polysilicon external base
CN109300781B (zh) Ono膜层的制造方法
JPH05304202A (ja) 半導体装置の製造方法
CN105448715B (zh) 一种半导体器件的制造方法
CN107611011A (zh) 一种抑制自掺杂的双层掩膜工艺
CN112071757B (zh) 一种基于BiCMOS工艺的硅锗异质结双极晶体管的制造方法
DE102009014507B4 (de) Verfahren zur Bildung eines elektrischen Kontakts zwischen einem Trägerwafer und der Oberfläche einer oberen Siliziumschicht eines Silizium-auf-Isolator-Wafers und elektrische Vorrichtung mit einem solchen elektrischen Kontakt
JP3080806B2 (ja) エピタキシャル膜成長法
JP4099462B2 (ja) 半導体装置の成膜方法
JPS5969966A (ja) 半導体集積回路およびその製造方法
CN115483154A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20191015

RJ01 Rejection of invention patent application after publication