CN107611011A - 一种抑制自掺杂的双层掩膜工艺 - Google Patents

Abstract

本发明公开了一种抑制自掺杂的双层掩膜工艺，包括：在半导体衬底彼此相对的第一表面和第二表面以及连接所述第一表面和所述第二表面的周边侧壁上形成第一掩膜；在所述第一掩膜表面形成第二掩膜；以及去除位于所述第一表面上方的所述第二掩膜。根据该工艺得到的双层掩膜可有效避免半导体衬底的边缘和背面被掺杂，从而降低了外延层制作的难度，提高了外延层的质量，本领域技术人员可以在制程的任意环节制作该临时背封层，并可以在制程中通过调整工艺，灵活的选择去除该临时背封层的时机。

Description

一种抑制自掺杂的双层掩膜工艺

技术领域

本发明涉及半导体技术领域，尤其涉及一种抑制自掺杂的双层掩膜工艺。

背景技术

在半导体器件的制作过程中，由于在半导体衬底中形成埋层时，半导体衬底的背面和侧壁边缘易被同时掺入活泼杂质，当采用常规的常压外延制作方法时，进行外延生长的高温会使半导体衬底背面和侧壁边缘被掺杂的活泼杂质从该衬底中逃逸到外延生长气氛中，逃逸出的杂质离子可造成局部甚至整体外延生长气氛异常反型，也势必造成所生长的外延层质量失控，最终造成器件的成品率和性能的下降。

现有技术中，本领域的技术人员普遍采用带背封层的半导体衬底来抑制这种自掺杂现象的发生，但是背封层一般为氧化硅或多晶硅，半导体制程中为了制作掺杂窗口会不可避免的使用氧化、腐蚀等工艺，这将会对背封层造成无差别的损伤。为了在氧化、腐蚀过程中保护背封层不被损坏，某些技术人员会不得已采用将硅片翻转并在背面涂布光阻的方法，但这种方法势必会造成硅片上表面的污损，造成潜在的失效风险。

发明内容

本发明要解决的技术问题是提供一种抑制自掺杂的双层掩膜工艺，其可避免半导体衬底侧壁和背面被掺杂。

根据本发明提供了一种抑制自掺杂的双层掩膜工艺，包括：在半导体衬底彼此相对的第一表面和第二表面以及连接所述第一表面和所述第二表面的周边侧壁上形成第一掩膜；在所述第一掩膜表面形成第二掩膜；以及去除位于所述第一表面上方的所述第二掩膜。

优选地，所述第一掩膜为氧化硅，所述第二掩膜为多晶硅。

优选地，在去除位于所述第一表面上方的所述第二掩膜的步骤后，还包括：在所述第一表面上的所述第一掩膜中形成掺杂窗口；以及经由所述掺杂窗口在所述半导体衬底中形成埋层，并形成位于所述第一表面、所述第二表面以及所述侧壁上的氧化层。

优选地，在形成所述氧化层的步骤后，还包括；去除所述氧化层，以及在所述第一表面上形成外延层。

优选地，通过湿法刻蚀去除所述氧化层。

优选地，所述第一掩膜为氧化硅，所述第二掩膜为氮化硅。

优选地，在去除位于所述第一表面上方的所述第二掩膜的步骤后，还包括：在所述第一表面上的所述第一掩膜中形成掺杂窗口；以及经由所述掺杂窗口在所述半导体衬底中形成埋层。

优选地，在形成所述埋层的步骤后，还包括：去除所述第一表面上的第一掩膜；在所述第一表面上形成外延层；以及通过减薄处理去除所述第二掩膜。

优选地，在形成所述埋层的步骤后，还包括：去除所述第二掩膜和所述第一掩膜；以及在所述第一表面上形成外延层。

优选地，通过干法蚀刻去除所述第一表面上的所述第二掩膜。

相对于现有技术，本发明实施例提供的抑制自掺杂的双层掩膜工艺其可避免半导体衬底的边缘和背面被掺杂，从而降低了外延层制作的难度，并提高了外延层的质量，且该临时背封层可以作为外延过程中的背封层使用，为完成某些高阻外延层的制备提供了可能性，本领域技术人员可以在制程的任意环节制作该临时背封层，并可以在制程中通过调整工艺，灵活的选择去除该临时背封层的时机。

附图说明

通过以下参照附图对发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a至1g示出本发明第一实施例提供的抑制自掺杂的双层掩膜工艺不同阶段的截面图。

图2a至2g示出本发明第二实施例提供的抑制自掺杂的双层掩膜工艺不同阶段的截面图。

具体实施方式

以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明实施例的细节描述中，详尽描述了一些特定的细节部分，对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程没有详细叙述。

在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。附图中的流程图、框图图示了本发明的实施例的系统、方法、装置的可能的体系框架、功能和操作，附图的方框以及方框顺序只是用来更好的图示实施例的过程和步骤，而不应以此作为对发明本身的限制。

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

图1a至1g示出本发明第一实施例提供的抑制自掺杂的双层掩膜工艺不同阶段的截面图。

如图1a所示，对半导体衬底101进行氧化，得到形成于半导体衬底101上、下表面以及侧壁上的第一掩膜102，在本实施例中，第一掩膜102为氧化硅。

如图1b所示，采用低压化学气相沉积(low pressure chemical vapordeposition，LP-CVD)的方式在第一掩膜102表面形成第二掩膜103，第二掩膜103完全覆盖第一掩膜102，在本实施例中，第二掩膜103为多晶硅。

如图1c所示，通过干法刻蚀去除位于半导体衬底101上表面的第二掩膜103，保留全部第一掩膜102以及位于半导体衬底101下表面和侧壁上的第二掩膜103。

如图1d所示，通过光刻和蚀刻在位于半导体衬底101上表面上的第一掩膜102中形成掺杂窗口，通过该掺杂窗口在半导体衬底101中进行掺杂，完成掺杂后对当前得到的半导体器件进行退火处理，形成位于半导体衬底101中的埋层104，以及位于半导体衬底101上、下表面以及侧壁表面的氧化层106，得到如图1e所示的半导体器件，如图1e所示，埋层105为与埋层104掺杂类型相同或不同的半导体埋层，其具体形成过程与前文所述埋层104的形成过程相同，在此不再详述。

接下来，通过湿法刻蚀去除位于半导体衬底101上、下表面以及侧壁上的氧化层106，其中，湿法刻蚀所用刻蚀剂例如为氢氟酸，得到如图1f所示的半导体器件。需要说明的是，在该操作中，本领域的技术人员可通过调整氢氟酸的漂洗时间选择是否保留位于半导体衬底101下表面的氧化层106。

如图1g所示，在半导体衬底101上表面形成外延层107。

图2a至2g示出本发明第二实施例提供的抑制自掺杂的双层掩膜工艺不同阶段的截面图。

如图2a所示，对半导体衬底201进行氧化，得到形成于半导体衬底201上、下表面以及侧壁上的第一掩膜202，在本实施例中，第一掩膜202为氧化硅。

如图2b所示，采用低压化学气相沉积(low pressure chemical vapordeposition，LP-CVD)的方式在第一掩膜202表面形成第二掩膜203，第二掩膜203完全覆盖第一掩膜202，在本实施例中，第二掩膜203为氮化硅。

如图2c所示，通过干法刻蚀去除位于半导体衬底201上表面的第二掩膜203，保留全部第一掩膜202以及位于半导体衬底201下表面和侧壁上的第二掩膜203。

如图2d所示，通过光刻和蚀刻在位于半导体衬底201上表面上的第一掩膜202中形成掺杂窗口，通过该掺杂窗口在半导体衬底201中进行掺杂，完成掺杂后对当前得到的半导体器件进行退火处理，形成位于半导体衬底201中的埋层204，得到如图2e所示的半导体器件，如图2e所示，埋层205为与埋层204掺杂类型相同或不同的半导体埋层，其具体形成过程与前文所述埋层204的形成过程相同，在此不再详述。

接下来，通过湿法刻蚀去除第二掩膜203，其中，湿法刻蚀所用刻蚀剂例如为磷酸，得到如图2f所示的半导体器件，本领域的相关人员可通过控制磷酸的体积比和温度来决定是否在去除第二掩膜203的同时去除第一掩膜202，在本实施例中，例如通过磷酸同时去除第一掩膜202和第二掩膜203，在另外的替代实施例中，也可通过干法刻蚀去除第二掩膜203，并通过湿法刻蚀去除第一掩膜202。

如图2g所示，在半导体衬底201上表面形成外延层206。

在另外的替代实施例中，去除第一掩膜202和第二掩膜203的操作也可在半导体器件全部制作完成时再进行，即完成在半导体衬底201中形成埋层204的操作后，通过湿法刻蚀去除位于半导体衬底201上表面上的第一掩膜202，并在半导体衬底201的上表面上形成外延层206，在完成余下全部半导体制程后，本领域的技术人员可根据实际需求，通过减薄去除第二掩膜203和第一掩膜202。

需要说明的是，本发明提供的抑制自掺杂的双层掩膜工艺可在半导体器件制作的任何阶段进行，对于半导体衬底已经发生掺杂的情况，本工艺同样适用。

相对于现有技术，本发明实施例提供的抑制自掺杂的双层掩膜工艺其可避免半导体衬底的边缘和背面被掺杂，从而降低了外延层制作的难度，并提高了外延层的质量，且该临时背封层可以作为外延过程中的背封层使用，为完成某些高阻外延层的制备提供了可能性，本领域技术人员可以在制程的任意环节制作该临时背封层，并可以在制程中通过调整工艺，灵活的选择去除该临时背封层的时机。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种抑制自掺杂的双层掩膜工艺，其特征在于，包括：

在半导体衬底彼此相对的第一表面和第二表面以及连接所述第一表面和所述第二表面的周边侧壁上形成第一掩膜；

在所述第一掩膜表面形成第二掩膜；以及

去除位于所述第一表面上方的所述第二掩膜。

2.根据权利要求1所述的抑制自掺杂的双层掩膜工艺，其特征在于，所述第一掩膜为氧化硅，所述第二掩膜为多晶硅。

3.根据权利要求2所述的抑制自掺杂的双层掩膜工艺，其特征在于，在去除位于所述第一表面上方的所述第二掩膜的步骤后，还包括：

在所述第一表面上的所述第一掩膜中形成掺杂窗口；以及

经由所述掺杂窗口在所述半导体衬底中形成埋层，并形成位于所述第一表面、所述第二表面以及所述侧壁上的氧化层。

4.根据权利要求3所述的抑制自掺杂的双层掩膜工艺，其特征在于，在形成所述氧化层的步骤后，还包括；

去除所述氧化层，以及

在所述第一表面上形成外延层。

5.根据权利要求4所述的抑制自掺杂的双层掩膜工艺，其特征在于，通过湿法刻蚀去除所述氧化层。

6.根据权利要求1所述的抑制自掺杂的双层掩膜工艺，其特征在于，所述第一掩膜为氧化硅，所述第二掩膜为氮化硅。

7.根据权利要求6所述的抑制自掺杂的双层掩膜工艺，其特征在于，在去除位于所述第一表面上方的所述第二掩膜的步骤后，还包括：

在所述第一表面上的所述第一掩膜中形成掺杂窗口；以及

经由所述掺杂窗口在所述半导体衬底中形成埋层。

8.根据权利要求7所述的抑制自掺杂的双层掩膜工艺，其特征在于，在形成所述埋层的步骤后，还包括：

去除所述第一表面上的第一掩膜；

在所述第一表面上形成外延层；以及

通过减薄处理去除所述第二掩膜。

9.根据权利要求7所述的抑制自掺杂的双层掩膜工艺，其特征在于，在形成所述埋层的步骤后，还包括：

去除所述第二掩膜和所述第一掩膜；以及

在所述第一表面上形成外延层。

10.根据权利要求1所述的抑制自掺杂的双层掩膜工艺，其特征在于，通过干法蚀刻去除所述第一表面上的所述第二掩膜。