CN110323266A - 石墨烯场效应晶体管 - Google Patents
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Abstract
本申请提供一种石墨烯场效应晶体管，涉及半导体技术领域，可提高器件输出电阻，从而提高开关比，实现更好的射频性能。一种石墨烯场效应晶体管，包括：衬底、第一栅电极、第二栅电极、第一栅介质层、第二栅介质层、沟道层以及源电极和漏电极；沟道层的材料包括AB堆垛双层石墨烯或者AB堆垛多层石墨烯；第一栅电极和第一栅介质层设置于沟道层的一侧，第二栅电极和第二栅介质层设置于沟道层的另一侧；第一栅电极包括多个间隔设置的第一子电极以及第一连接子电极；第一子电极的延伸方向与源电极和漏电极的间距方向交叉，第一连接子电极与沟道层在衬底上的投影无交叠；第一子电极和第二栅电极用于向沟道层提供垂直于沟道层的纵向电场。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种石墨烯场效应晶体管。
背景技术
石墨烯以其超高的室温载流子迁移率(>20000cm2V-1s-1)、单原子层的超薄二维形态、室温物理化学稳定性以及柔性透明等特点，在电子应用尤其是射频电子器件领域具有应用潜力。目前采用单层石墨烯制作的石墨烯场效应晶体管(Graphene Field EffectTransistor，GFET)，其截止频率已超过400GHz，但还远未达到其理论极限。
如上所述，单层石墨烯具有很高的截止频率，但其最大震荡频率通常只有几十GHz。最大振荡频率代表了晶体管功率放大的能力，与晶体管的跨导正相关，与输出电导负相关。GFET的跨导可以做得很大，但较小的输出电导也即较大的输出电阻总是很难实现。造成较大输出电导(或者，较小输出电阻)的根本原因是单层石墨烯是零带隙的，无法在GFET沟道中建立有效的势垒。
发明内容
本申请提供一种石墨烯场效应晶体管，可提高器件输出电阻，从而提高开关比，实现更好的射频性能。
第一方面，提供一种石墨烯场效应晶体管，包括：衬底、设置于衬底上的第一栅电极、第二栅电极、第一栅介质层、第二栅介质层、沟道层以及源电极和漏电极；沟道层的材料包括AB堆垛双层石墨烯或者AB堆垛多层石墨烯；源电极和漏电极间隔分布于沟道层两侧；第一栅电极和第一栅介质层设置于沟道层的一侧，第二栅电极和第二栅介质层设置于沟道层的另一侧；第一栅电极包括多个间隔设置的第一子电极以及将多个第一子电极电连接在一起的第一连接子电极；第一子电极的延伸方向与源电极和漏电极的间距方向交叉，第一连接子电极与沟道层在衬底上的投影无交叠；第一子电极和第二栅电极用于向沟道层提供垂直于沟道层的纵向电场。通过将沟道层的材料设置为包括AB堆垛双层石墨烯或者AB堆垛多层石墨烯，并将第一栅电极设置为包括多个电连接的第一子电极的多指结构，可在第一子电极和第二栅电极提供纵向电场作用下，使沟道层打开一定带隙，在此基础上，由于第一子电极的个数为多个，且多个第一子电极间隔设置，因此，可在沟道层中垂直于沟道电流方向建立多个势垒，形成不连续带隙，从而可提高器件输出电阻，进而可降低关态电流，提高器件开关比，同时，可保证高迁移率，使得本申请石墨烯场效应晶体管可实现更好的射频性能，而且，多指结构的第一栅电极，可改善器件保护特性，增大器件本征电压增益。此外，通过对第一子电极的宽度以及相邻第一子电极之间间距的控制，可以实现共振隧穿的效果，可进一步降低器件关态电流，提高开关比和输出电阻。
结合第一方面，在第一方面的第一种可能的实现方式中，第一子电极的延伸方向与源电极和漏电极的间距方向垂直。
结合第一方面，在第一方面的第二种可能的实现方式中，第一栅电极中，各第一子电极的宽度相等，且任意相邻第一子电极之间的间距相等。工艺上容易制作。
结合第一方面，在第一方面的第三种可能的实现方式中，第二栅电极覆盖衬底。通过使第二栅电极覆盖衬底，可在形成第二栅电极时无需采用光刻工艺，工艺更简单。
结合第一方面的第三种可能的实现方式，在第一方面的第四种可能的实现方式中，第二栅电极由衬底充当，衬底导电。通过将衬底设置为导电衬底，可使该衬底还用作第二栅电极，因而可无需再制作第二栅电极。
结合第一方面，在第一方面的第五种可能的实现方式中，第二栅电极包括相对设置的第一侧面和第二侧面；第一侧面在衬底上的投影被源电极在衬底上的投影覆盖，第二侧面在衬底上的投影被漏电极在衬底上的投影覆盖；靠近衬底设置的第一栅电极或第二栅电极与衬底绝缘。通过将第二栅电极的第一侧面设置为在衬底上的投影被源电极在衬底上的投影覆盖，第二侧面在衬底上的投影被漏电极在衬底上的投影覆盖，除在衬底上同时制备得到多个GFET时，可单独对每个GFET进行独立控制外，相对使第二栅电极与源电极和漏电极不重叠，在工艺上可降低制作第二栅电极时的对位要求。
结合第一方面，在第一方面的第六种可能的实现方式中，第二栅电极设置于源电极和漏电极之间的区域中；靠近衬底设置的第一栅电极或第二栅电极与衬底绝缘。相对使第二栅电极的第一侧面在衬底上的投影被源电极在衬底上的投影覆盖，第二侧面在衬底上的投影被漏电极在衬底上的投影覆盖，通过将第二栅电极设置于源电极和漏电极之间的区域中，可避免第二栅电极与源电极和漏电极之间产生寄生电容，从而提升器件性能。
结合第一方面的第五种或第六种可能的实现方式，在第一方面的第七种可能的实现方式中，衬底为绝缘衬底。
结合第一方面的第六种可能的实现方式，在第一方面的第八种可能的实现方式中，第二栅电极呈块状，且第二栅电极与至少两个第一子电极在衬底上的投影重叠。
结合第一方面的第六种可能的实现方式，在第一方面的第九种可能的实现方式中，第二栅电极包括多个间隔设置的第二子电极以及将多个第二子电极电连接在一起的第二连接子电极；第二子电极的延伸方向与源电极和漏电极的间距方向交叉，第二连接子电极与沟道层在衬底上的投影无交叠，第二子电极与沟道层在衬底上的投影重叠；第二栅电极与至少两个第一子电极在衬底上的投影重叠。
结合第一方面的第九种可能的实现方式，在第一方面的第十种可能的实现方式中，第二子电极的个数与第一子电极的个数相等且一一对应，一一对应的第一子电极和第二子电极在衬底上的投影重叠。在形成第一栅电极和第二栅电极时，可采用同样的工艺形成，简化工艺。
结合第一方面，在第一方面的第十一种可能的实现方式中，衬底的表面设置有凹槽；第一栅电极靠近衬底设置；第一栅电极位于凹槽中且上表面与衬底的表面齐平。通过在衬底表面设置凹槽，并将靠近衬底的第一栅电极设置于凹槽中，使得位于凹槽中的第一栅电极的形状以及尺寸与期望的更一致。
结合第一方面的第五种或第六种可能的实现方式，在第一方面的第十二种可能的实现方式中，衬底的表面设置有凹槽；第二栅电极靠近衬底设置；第二栅电极位于凹槽中且上表面与衬底的表面齐平。通过在衬底表面设置凹槽，并将靠近衬底的第二栅电极设置于凹槽中，使得位于凹槽中的第二栅电极的形状以及尺寸与期望的更一致。
结合第一方面，在第一方面的第十三种可能的实现方式中，衬底为刚性衬底或柔性衬底。
附图说明
图1为本申请提供的一种GFET的俯视示意图一；
图2为图1中AA′向剖视示意图一；
图3为本申请提供的一种GFET的俯视示意图二；
图4为图3中BB′向剖视示意图一；
图5为本申请提供的一种GFET的俯视示意图三；
图6为本申请提供的一种GFET的剖视示意图一；
图7为本申请提供的一种GFET的剖视示意图二；
图8为本申请提供的一种GFET的剖视示意图三；
图9为本申请提供的一种GFET的剖视示意图四；
图10为本申请提供的一种GFET的剖视示意图五；
图11为本申请提供的一种GFET的剖视示意图六；
图12为本申请提供的一种GFET的剖视示意图七；
图13为本申请提供的一种GFET的剖视示意图八；
图14为图1中AA′向剖视示意图二；
图15为图3中BB′向剖视示意图二；
图16为本申请提供的一种GFET的俯视示意图四；
图17为图16中CC′向剖视示意图；
图18为本申请提供的一种GFET的剖视示意图九；
图19为本申请提供的一种GFET的剖视示意图十；
图20为本申请提供的一种GFET的剖视示意图十一；
图21为本申请提供的一种GFET的剖视示意图十二；
图22为本申请提供的一种GFET的剖视示意图十三；
图23为本申请提供的一种GFET的剖视示意图十四；
图24为本申请提供的一种GFET的剖视示意图十五；
图25为本申请提供的一种GFET的剖视示意图十六；
图26为本申请提供的一种GFET的制备方法的流程示意图一；
图27a-图27e为本申请提供的制备一种GFET的过程示意图一；
图28为本申请提供的一种GFET的制备方法的流程示意图二；
图29a-图29f为本申请提供的制备一种GFET的过程示意图二。
附图标记：
10-衬底；20-第一栅电极；21-第一子电极；22-第一连接子电极；30-第二栅电极；31-第二子电极；32-第二连接子电极；33-第一侧面；34-第二侧面；40-第一栅介质层；50-第二栅介质层；60-沟道层；71-源电极；72-漏电极；80-钝化封装层；90-绝缘层。
具体实施方式
本申请提供一种GFET，如图1-图2所示，包括：衬底10(图1中未示意出)、设置于衬底10上的第一栅电极20、第二栅电极30、第一栅介质层40、第二栅介质层50、沟道层60以及源电极71和漏电极72；沟道层60的材料包括AB堆垛双层石墨烯或者AB堆垛多层石墨烯；源电极71和漏电极72间隔分布于沟道层60两侧；第一栅电极20和第一栅介质层40设置于沟道层60的一侧，第二栅电极30和第二栅介质层50设置于沟道层60的另一侧；第一栅电极20包括多个间隔设置的第一子电极21以及将该多个第一子电极21电连接在一起的第一连接子电极22；第一子电极21的延伸方向与源电极71和漏电极72的间距方向交叉，第一连接子电极22与沟道层60在衬底10上的投影无交叠；第一子电极21和第二栅电极30用于向沟道层60提供垂直于沟道层60的纵向电场。
图1和图2以第一栅电极20(图2中仅示意出第一栅电极20中的第一子电极21)和第一栅介质层40设置于沟道层60远离衬底10的一侧，第二栅电极30和第二栅介质层50设置于沟道层60靠近衬底10的一侧进行示意。作为另一种可选实施方式，如图3-图4所示，也可将第一栅电极20和第一栅介质层40设置于沟道层60靠近衬底10的一侧，而将第二栅电极30和第二栅介质层50设置于沟道层60远离衬底10的一侧。
在此基础上，不管第一栅电极20靠近衬底10设置或是远离衬底10设置，第一栅介质层40均设置于沟道层60和第一栅电极20之间；不管第二栅电极30靠近衬底10设置或是远离衬底10设置，第二栅介质层50均设置于沟道层60和第二栅电极30之间。
第一栅介质层40用于隔离沟道层60和第一栅电极20，避免沟道层60和第一栅电极20接触而导致电连接；同理，第二栅介质层50用于隔离沟道层60和第二栅电极30，避免沟道层60和第二栅电极30接触而导致电连接。此外，第一栅介质层40和第二栅介质层50的作用，还需避免源电极71和漏电极72与第一栅电极20和第二栅电极30发生短路。
基于上述描述的GFET，其技术原理为：当第一子电极21和第二栅电极30向沟道层60提供一定垂直于沟道层60的纵向电场时，使沟道层60打开一定的带隙。在此基础上，由于GFET中第一子电极21的个数为多个，且多个第一子电极21是间隔设置的，因此，可在沟道层60中垂直于沟道电流方向建立多个势垒，而形成不连续带隙，以此来提高器件输出电阻，从而降低关态电流，提高器件开关比。
基于此，可以理解的是，对于第一子电极21的延伸方向，其可以如图1和图3所示，与源电极71和漏电极72的间距方向垂直，也可如图5所示，与源电极71和漏电极72的间距方向呈一定角度(非90°)。考虑到在制作第一栅电极20时，将第一子电极21的延伸方向制作成与源电极71和漏电极72的间距方向垂直，在工艺制作上，更容易对位，因此，可使第一子电极21的延伸方向制作成与源电极71和漏电极72的间距方向垂直设置。
此外，对于沟道层60的材料，只有在采用AB堆垛双层石墨烯或者AB堆垛多层石墨烯时，才能在第一子电极21和第二栅电极30向沟道层60提供一定垂直面内的纵向电场时，使沟道层60能打开一定的带隙。
本领域技术人员明白，双层石墨烯是指由两层以苯环结构周期性紧密堆积的碳原子层以不同堆垛方式堆垛构成的一种二维碳材料。对于AB堆垛双层石墨烯，碳原子层之间以AB堆垛方式堆垛。
多层石墨烯是指由3-10层以苯环结构周期性紧密堆积的碳原子层以不同堆垛方式堆垛构成的一种二维碳材料。以3层石墨烯为例，3层碳原子层可以以ABC、ABA等堆垛方式堆垛。
需要说明的是，第一，源电极71和漏电极72均与沟道层60接触。源电极71和漏电极72的间距方向，也即，沟道电流方向。
第二，第一栅电极20包括多个间隔设置的第一子电极21，其中，多个是指至少两个。
本申请中，并不限定第一栅电极20所包括的第一子电极21的个数，具体个数要根据需要多大的器件开关比、工艺难度、成本等设置，因为当第一子电极21的个数越多时，工艺难度加大，会导致成本增加。
在此基础上，对于第一子电极21的宽度、相邻第一子电极21之间的间距可根据第一子电极21的个数、工艺可实现性、成本等进行综合考虑设置。
第三，第一子电极21和第二栅电极30用于向沟道层60提供垂直于沟道层60的纵向电场，在结构上可以是，第一子电极21和第二栅电极30在衬底10上的投影重叠，且第一子电极21和第二栅电极30在衬底10上的投影重叠区域还与沟道层60在衬底10上的投影重叠。
其中，本申请涉及到的“投影”均指，沿垂直衬底10方向的“投影”。
第四，本申请涉及的附图仅为示意图，各部分的尺寸并不是按照实际器件结构所画。
本申请提供一种GFET，通过将沟道层60的材料设置为包括AB堆垛双层石墨烯或者AB堆垛多层石墨烯，并将第一栅电极20设置为包括多个电连接的第一子电极21的多指结构，可在第一子电极21和第二栅电极30提供纵向电场作用下，使沟道层60打开一定带隙，在此基础上，由于第一子电极21的个数为多个，且多个第一子电极21间隔设置，因此，可在沟道层60中垂直于沟道电流方向建立多个势垒，而形成不连续带隙，从而可提高器件输出电阻，进而可降低关态电流，提高器件开关比，同时，可保证高迁移率，使得本申请GFET可实现更好的射频性能，而且，多指结构的第一栅电极20，可改善器件保护特性，增大器件本征电压增益。此外，通过对第一子电极21的宽度以及相邻第一子电极21之间间距的控制，可以实现共振隧穿的效果，可进一步降低器件关态电流，提高开关比。
即，通过将第一栅电极20设置成包括多个电连接的第一子电极21的多指结构，可提升开关比，相当于增加了带隙。
可选的，如图1、图3和图5所示，第一栅电极20中，各第一子电极21的宽度w1相等，且任意相邻第一子电极21之间的间距d1相等。这样，工艺上容易制作。
可选的，第二栅电极30覆盖衬底10。通过使第二栅电极30覆盖衬底10，可在形成第二栅电极30时无需采用光刻工艺，工艺更简单。
示例1，如图6所示，一种GFET，包括：绝缘衬底10、设置于衬底10上的第二栅电极30、设置于第二栅电极30上的第二栅介质层50、设置于第二栅介质层50上的沟道层60、间隔分布于沟道层60两侧且与沟道层60接触的源电极71和漏电极72、设置于沟道层60上的第一栅介质层40、设置于第一栅介质层40上的多指结构的第一栅电极20(图6中仅示意出第一栅电极20中的第一子电极21)。其中，第二栅电极30覆盖衬底10。第一栅电极20位于源电极71和漏电极72之间的区域中，且第一栅电极20包括多个间隔设置的第一子电极21以及将该多个第一子电极21电连接在一起的第一连接子电极22(图6中未示意出)，第一子电极21的延伸方向与源电极71和漏电极72的间距方向垂直，第一连接子电极22与沟道层60在衬底10上的投影无交叠，第一子电极21与沟道层60在衬底10上的投影重叠。沟道层60的材料包括AB堆垛双层石墨烯或者AB堆垛多层石墨烯。
示例2，如图7所示，与示例1的不同在于，将第一栅电极20和第一栅介质层40设置于沟道层60靠近衬底10的一侧，而将第二栅电极30和第二栅介质层50设置于沟道层60远离衬底10的一侧。
其中，示例1和示例2中，在第二栅电极30覆盖衬底10的情况下，为避免第二栅电极30与其他电极的电连接，可使第二栅介质层50也覆盖衬底10设置。对于第一栅介质层40的尺寸，图6和图7中仅为示意，能使第一栅电极20与沟道层60绝缘即可。
需要说明的是，在实际工艺过程中，由于GFET并不会单个独立进行制作，而是在衬底10上会同时制备多个，因此，在第二栅电极30靠近衬底10设置的情况下，衬底10可以导电也可不导电；在第一栅电极20靠近衬底10设置的情况下，为保证不同GFET之间第一栅电极20的绝缘，衬底10应采用绝缘衬底。
可选的，如图8和图9所示，第二栅电极30由衬底10充当，衬底10导电。在此情况下，衬底10的材料可以是重掺杂的半导体材料。例如重掺杂的硅，其中掺入的离子可以是硼或磷。
在半导体领域中，通常情况下掺杂浓度越高，半导体的导电性就会变得越好，原因是能进入传导带的电子数量会随着掺杂浓度提高而增加。掺杂浓度非常高的半导体会因为导电性接近金属而被广泛应用于集成电路制程来取代金属。
本申请中，通过将衬底10设置为导电衬底，可使该衬底10还用作第二栅电极30，因而可无需再制作第二栅电极30。
可以理解的是，当第二栅电极30由衬底10充当时，第一栅电极20和第一栅介质层40设置于沟道层60远离衬底10一侧。
示例3，如图8所示，一种GFET，包括：导电的衬底10，该衬底10还用作第二栅电极30，设置于衬底10上的第二栅介质层50、设置于第二栅介质层50上的沟道层60、间隔分布于沟道层60两侧且与沟道层60接触的上的源电极71和漏电极72、设置于沟道层60上的第一栅介质层40、设置于第一栅介质层40上的多指结构的第一栅电极20(图8中仅示意出第一栅电极20中的第一子电极21)。其中，第一栅电极20位于源电极71和漏电极72之间的区域中，且第一栅电极20包括多个间隔设置的第一子电极21以及将该多个第一子电极21电连接在一起的第一连接子电极22(图8中未示意出)，第一子电极21的延伸方向与源电极71和漏电极72的间距方向垂直，第一连接子电极22与沟道层60在衬底10上的投影无交叠，第一子电极21与沟道层60在衬底10上的投影重叠。沟道层60的材料包括AB堆垛双层石墨烯或者AB堆垛多层石墨烯。
其中，如图8所示，第一栅介质层40可以仅设置于源电极71和漏电极72之间的区域中。作为一种可选方式，如图9所示，第一栅介质层40也可以覆盖衬底10。对于第二栅介质层50，可覆盖衬底10设置。
可选的，第二栅电极30包括相对设置的第一侧面和第二侧面；第一侧面在衬底10上的投影被源电极71在衬底10上的投影覆盖，第二侧面在衬底10上的投影被漏电极72在衬底10上的投影覆盖；靠近衬底10设置的第一栅电极20或第二栅电极30与衬底10绝缘。
即，如图10所示，在第二栅电极30靠近衬底10设置的情况下，第二栅电极30的第一侧面33位于源电极71的正下方，而未超出源电极71；第二栅电极30的第二侧面34位于漏电极72的正下方，而未超出漏电极72。在此情况下，第二栅电极30与衬底10绝缘，可以如图10所示，将衬底10设置为绝缘衬底，使第二栅电极30与衬底10直接接触。作为另一种可选方式，也可以如图11所示，将衬底10设置为导电衬底，而在第二栅电极30与衬底10之间设置绝缘层90，该绝缘层90可覆盖衬底10设置。
如图12所示，在第二栅电极30远离衬底10设置的情况下，第二栅电极30的第一侧面33位于源电极71的正上方，而未超出源电极71；第二栅电极30的第二侧面34位于漏电极72的正上方，而未超出漏电极72。在此情况下，第一栅电极20与衬底10绝缘，可以如图12所示，将衬底10设置为绝缘衬底，使第一栅电极20(图12中仅示意出第一栅电极20中的第一子电极21)与衬底10直接接触。作为另一种可选方式，也可以如图13所示，将衬底10设置为导电衬底，而在第一栅电极20(图13中仅示意出第一栅电极20中的第一子电极21)与衬底10之间设置绝缘层90，该绝缘层90可覆盖衬底10设置。
其中，考虑到如果衬底10导电的话，还需增加一层绝缘层90来使靠近衬底10设置的第一栅电极20或第二栅电极30与衬底10绝缘，导致增加工艺以及成本，因此，可将衬底10设置成绝缘衬底。
需要说明的是，在实际工艺过程中，GFET并不会单个独立进行制作，而是在衬底10上会同时制备多个，导致在第二栅电极30覆盖衬底10或第二栅电极30与导电衬底10共用的情况下，在衬底10上同时制备的多个GFET中，会存在各GFET的第二栅电极30电连接，无法单独对各GFET的第二栅电极30进行控制的问题。而此处将第二栅电极30的第一侧面33设置为在衬底10上的投影被源电极71在衬底10上的投影覆盖，第二侧面34在衬底10上的投影被漏电极72在衬底10上的投影覆盖，且使靠近衬底10设置的第一栅电极20或第二栅电极30与衬底10绝缘，可在衬底10上同时制备得到多个GFET时，单独对每个GFET中的第一栅电极20和第二栅电极30进行独立控制。
本申请中，通过将第二栅电极30的第一侧面33设置为在衬底10上的投影被源电极71在衬底10上的投影覆盖，第二侧面34在衬底10上的投影被漏电极72在衬底10上的投影覆盖，除在衬底10上同时制备得到多个GFET时，可单独对每个GFET进行独立控制外，相对使第二栅电极30与源电极71和漏电极72不重叠，在工艺上可降低制作第二栅电极30时的对位要求。
可选的，如图1和图2，或者如图3或4所示，第二栅电极30设置于源电极71和漏电极72之间的区域中；靠近衬底10设置的第一栅电极20或第二栅电极30与衬底10绝缘。
第二栅电极30设置于源电极71和漏电极72之间的区域中，即，第二栅电极30与源电极71和漏电极72在衬底10上的投影无交叠。
靠近衬底10设置的第一栅电极20或第二栅电极30与衬底10绝缘，即，当第二栅电极30靠近衬底10设置时，第二栅电极30与衬底10绝缘；当第一栅电极20靠近衬底10设置时，第一栅电极20与衬底10绝缘。
其中，对于第二栅电极30靠近衬底10设置的情况，第二栅电极30与衬底10绝缘，可以如图2所示，将衬底10设置为绝缘衬底，使第二栅电极30与衬底10直接接触。作为另一种可选实施方式，也可以如图14所示，将衬底10设置为导电衬底，而在第二栅电极30与衬底10之间设置绝缘层90，该绝缘层90可覆盖衬底10设置。
对于第一栅电极20靠近衬底10设置的情况，第一栅电极20与衬底10绝缘，可以如图4所示，将衬底10设置为绝缘衬底，使第一栅电极20(图4中仅示意出第一栅电极20中的第一子电极21)与衬底10直接接触。作为另一种可选实施方式，也可以如图15所示，将衬底10设置为导电衬底，而在第一栅电极20(图15中仅示意出第一栅电极20中的第一子电极21)与衬底10之间设置绝缘层90，该绝缘层90可覆盖衬底10设置。
在此基础上，考虑到如果衬底10导电的话，还需增加一层绝缘层90来使靠近衬底10设置的第一栅电极20或第二栅电极30与衬底10绝缘，导致增加工艺以及成本，因此，可将衬底10设置成绝缘衬底。
相对使第二栅电极30的第一侧面33在衬底10上的投影被源电极71在衬底10上的投影覆盖，第二侧面34在衬底10上的投影被漏电极72在衬底10上的投影覆盖，通过将第二栅电极30设置于源电极71和漏电极72之间的区域中，可避免第二栅电极30与源电极71和漏电极72之间产生寄生电容，从而提升器件性能。
在第二栅电极30设置于源电极71和漏电极72之间的区域中的情况下，可选的，如图2或4所示，第二栅电极30呈块状，且第二栅电极30与至少两个第一子电极21在衬底10上的投影重叠。
示例4，如图2所示，一种GFET，包括：绝缘衬底10、设置于衬底10上的第二栅电极30、设置于第二栅电极30上的第二栅介质层50、设置于第二栅介质层50上的沟道层60、间隔分布于沟道层60两侧且与沟道层60接触的源电极71和漏电极72、设置于沟道层60上的第一栅介质层40、设置于第一栅介质层40上的多指结构的第一栅电极20。其中，第一栅电极20位于源电极71和漏电极72之间的区域中，且第一栅电极20包括多个间隔设置的第一子电极21以及将该多个第一子电极21电连接在一起的第一连接子电极22(图2中未示意出)，第一子电极21的延伸方向与源电极71和漏电极72的间距方向垂直，第一连接子电极22与沟道层60在衬底10上的投影无交叠，第一子电极21与沟道层60在衬底10上的投影重叠。第二栅电极30呈块状，设置于源电极71和漏电极72之间的区域中，且任一个第一子电极21在衬底10上的投影与第二栅电极30在衬底10上的投影重叠。沟道层60的材料包括AB堆垛双层石墨烯或者AB堆垛多层石墨烯。
示例5，如图4所示，与示例4的不同在于，将第一栅电极20和第一栅介质层40设置于沟道层60靠近衬底10的一侧，而将第二栅电极30和第二栅介质层50设置于沟道层60远离衬底10的一侧。
可选的，如图16和图17所示，第二栅电极30包括多个间隔设置的第二子电极31以及将多个第二子电极31电连接在一起的第二连接子电极32；第二子电极31的延伸方向与源电极71和漏电极72的间距方向交叉，第二连接子电极32与沟道层60在衬底10上的投影无交叠，第二子电极31在衬底10上的投影与沟道层60在衬底10上的投影重叠；第二栅电极30与至少两个第一子电极21在衬底10上的投影重叠。
即，将第一栅电极20和第二栅电极30都做成多指结构，但需保证第二栅电极30的第二子电极31与至少两个第一子电极21在衬底10上的投影重叠。
在此基础上，可选的，第二子电极31的个数与第一子电极21的个数相等且一一对应，一一对应的第一子电极21和第二子电极31在衬底10上的投影重叠。这样，在形成第一栅电极20和第二栅电极30时，可采用同样的工艺形成，简化工艺。
需要说明的是，与第一子电极21的宽度w1、相邻第一子电极21之间的间距d1的设置方式类似，对于第二子电极31的宽度w2、相邻第二子电极31之间的间距d2也可根据第二子电极31的个数、工艺可实现性、成本等进行综合考虑设置。
示例6，如图17所示，一种GFET，包括：绝缘衬底10、设置于衬底10上的多指结构的第一栅电极20、设置于第一栅电极20上的第一栅介质层40、设置于第一栅介质层40上的沟道层60、间隔分布于沟道层60两侧且与沟道层60接触的源电极71和漏电极72、设置于沟道层60上的第二栅介质层50、设置于第二栅介质层50上的多指结构的第二栅电极30。其中，第一栅电极20包括多个间隔设置的第一子电极21以及将该多个第一子电极21电连接在一起的第一连接子电极22(图17中未示意出)，第一子电极21的延伸方向与源电极71和漏电极72的间距方向垂直，第一连接子电极22与沟道层60在衬底10上的投影无交叠，第一子电极21与沟道层60在衬底10上的投影重叠。第二栅电极30包括多个间隔设置的第二子电极31以及将该多个第二子电极31电连接在一起的第二连接子电极32(图17中未示意出)，第二子电极31的延伸方向与源电极71和漏电极72的间距方向垂直，第二连接子电极32与沟道层60在衬底10上的正投影无交叠，第二子电极31与沟道层60在衬底10上的投影重叠。第二栅电极30与第一栅电极20在衬底10上的投影完全重叠。沟道层60的材料包括AB堆垛双层石墨烯或者AB堆垛多层石墨烯。
可选的，衬底10的表面设置有凹槽；如图18和图19所示，在第一栅电极20(图18和图19中仅示意出第一栅电极20中的第一子电极21)靠近衬底10设置的情况下，第一栅电极20位于衬底10的凹槽中且上表面与衬底10的表面齐平。
或者，可选的，衬底10的表面设置有凹槽；如图20所示，在第二栅电极30的第一侧面在衬底10上的投影被源电极71在衬底10上的投影覆盖，第二侧面在衬底10上的投影被漏电极72在衬底10上的投影覆盖，且第二栅电极30靠近衬底10设置的情况下，第二栅电极30位于衬底10的凹槽中且上表面与衬底10的表面齐平。
或者，可选的，衬底10的表面设置有凹槽；如图21和图22所示，在第二栅电极30(图22中仅示意出第二栅电极30中的第二子电极31)设置于源电极71和漏电极72之间的区域中，且第二栅电极30靠近衬底10设置的情况下，第二栅电极30位于衬底10的凹槽中且上表面与衬底10的表面齐平。
需要说明的是，本领域技术人员应该明白，凹槽的形状和尺寸与设置于凹槽中的第一栅电极20或第二栅电极30的形状和尺寸基本一致。
通过在衬底10表面设置凹槽，并将第一栅电极20或第二栅电极30设置于凹槽中，使得位于凹槽中的第一栅电极20或第二栅电极30的形状以及尺寸与期望的更一致。
可选的，如图23-图25所示，GFET还包括设置于第一栅电极20和第二栅电极30中更远离衬底10的第一栅电极20或第二栅电极30一侧的钝化封装层80。通过钝化封装层80，可防止空气中的氧气和水等杂质进入GFET中而影响器件性能。
即，当第一栅电极20和第二栅电极30中，第一栅电极20更远离衬底10设置(如图23和图24所示)时，钝化封装层80设置于第一栅电极20一侧(即，第一栅电极20上方)。
当第一栅电极20和第二栅电极30中，第二栅电极30更远离衬底10设置(如图25所示)时，钝化封装层80设置于第二栅电极30一侧(即，第二栅电极30上方)。
基于上述的描述，可选的，衬底10为刚性衬底或柔性衬底。当衬底10为柔性衬底时，可应用在有柔性需求的集成电路，例如物联网芯片、生物芯片中。当衬底10为刚性衬底时，可应用在无柔性需求的任意集成电路中。
其中，当衬底10为柔性衬底时，其材料可选自塑料、聚合物等材料。当衬底10为刚性衬底时，其材料可选硅(Si)、玻璃、金刚石、氮化硅(Si3N4)、碳化硅(SiC)等。
对于第一栅介质层40和第二栅介质层50，二者的材料可以相同也可不同，所用材料可选自但不限于三氧化二铝(Al2O3)、二氧化硅(SiO2)、二氧化铪(HfO2)、Si3N4、SiC、(氮化硼)BN等。
第一栅电极20的材料可选自但不限于钛(Ti)、钯(Pd)、金(Au)、铜(Cu)、铂(Pt)、铝(Al)等。
当第二栅电极30与衬底10分开独立设置时，第二栅电极30的材料可选自但不限于Ti、Pd、Au、Cu、Pt、Al等。其中，第二栅电极30与第一栅电极20的材料可相等。
源电极71和漏电极72的材料可选自但不限于Ti、Pd、Au、Cu、Pt、Al等。
下面提供两个实施例，以具体说明上述GFET中其中两种GFET的制备方法。
实施例一，一种GFET的制备方法，如图26所示，包括如下步骤：
S11、如图27a所示，在导电的衬底10上制作一层绝缘材料，作为第二栅介质层50。
示例的，可通过原子层沉积(Atomic Layer Deposition，ALD)、化学气相沉积(Chemical Vapor deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)等方式制作一层绝缘材料。该绝缘材料可以是但不限于：Al2O3、SiO2、HfO2、Si3N4、SiC、BN等。
衬底10的材料可以是重掺杂的硅。导电的衬底10还可用作第二栅电极30。
S12、如图27b所示，将AB堆垛双层石墨烯或者AB堆垛多层石墨烯转移至第二栅介质层50上，并刻蚀形成沟道层60。
其中，AB堆垛双层石墨烯或者AB堆垛多层石墨烯可预先采用CVD等方式制备。可采用氧等离子体刻蚀等工艺刻蚀形成沟道层60。
S13、如图27c所示，在沟道层60两侧制作与该沟道层接触的源电极71和漏电极72。
示例的，可通过光刻和电子束蒸发等工艺制作形成源电极71和漏电极72。形成源电极71和漏电极72所用的金属材料可以是但不限于：Ti、Pd、Au、Cu、Pt、Al等。
S14、如图27d所示，制作一层绝缘材料，作为第一栅介质层40。
其中，图27d中以第一栅介质层40仅形成于源电极71和漏电极72之间的区域进行示意，第一栅介质层40也可以覆盖衬底10。
示例的，可通过原子层沉积ALD、CVD、PVD等方式制作一层绝缘材料，在此基础上，若需要图案化，则还需采用光刻工艺。该绝缘材料可以是但不限于：Al2O3、SiO2、HfO2、Si3N4、SiC、BN等。
S15、如图27e所示，在第一栅介质层40上制作形成多指结构的第一栅电极20；第一栅电极20包括多个间隔设置的第一子电极21以及将该多个第一子电极21电连接在一起的第一连接子电极22；第一子电极21的延伸方向与源电极71和漏电极72的间距方向垂直，第一连接子电极22与沟道层60在衬底10上的投影无交叠，第一子电极21与沟道层60在衬底10上的投影重叠。
示例的，可通过光刻和电子束蒸发等工艺制作形成第一栅电极20。形成第一栅电极20所用的金属材料可以是但不限于：Ti、Pd、Au、Cu、Pt、Al等。
在S15之后，还制作形成钝化封装层，以防止空气中氧气和水等杂质影响GFET的器件性能。
实施例二，一种GFET的制备方法，如图28所示，包括如下步骤：
S21、如图29a所示，在绝缘的衬底10上制作形成第二栅电极30，第二栅电极30位于衬底10表面的凹槽中且上表面与衬底10表面齐平，第二栅电极30仅形成于待形成源电极71和漏电极72之间的区域。
其中，图29a以第二栅电极30呈块状进行示意，第二栅电极30也可为多指结构。
衬底材料可以是传统的Si、玻璃、金刚石、Si3N4、SiC等刚性衬底材料，也可以是塑料、聚合物等柔性衬底材料。
示例的，可通过刻蚀、蒸发和化学机械抛光等工艺制作形成第二栅电极30。形成第二栅电极30所用的金属材料可以是但不限于：Ti、Pd、Au、Cu、Pt、Al等。采用化学机械抛光的目的是使第二栅电极30的上表面与衬底10的表面齐平。
S22、如图29b所示，制作一层绝缘材料，作为第二栅介质层50。
其中，图29b中以第二栅介质层50覆盖衬底10进行示意，第一栅介质层40也可仅形成于源电极71和漏电极72之间的区域中。
示例的，可通过原子层沉积ALD、CVD、PVD等方式制作一层绝缘材料。该绝缘材料可以是但不限于：Al2O3、SiO2、HfO2、Si3N4、SiC、BN等。
S23、如图29c所示，将AB堆垛双层石墨烯或者AB堆垛多层石墨烯转移至第二栅介质层50上，并刻蚀形成沟道层60。
其中，AB堆垛双层石墨烯或者AB堆垛多层石墨烯可预先采用CVD等方式制备。可采用氧等离子体刻蚀等工艺刻蚀形成沟道层60。
S24、如图29d所示，在沟道层60两侧制作与该沟道层接触的源电极71和漏电极72。
示例的，可通过光刻和电子束蒸发等工艺制作形成源电极71和漏电极72。形成源电极71和漏电极72所用的金属材料可以是但不限于：Ti、Pd、Au、Cu、Pt、Al等。
S25、如图29e所示，制作一层绝缘材料，作为第一栅介质层40。
其中，图29e以第一栅介质层40仅形成于源电极71和漏电极72之间的区域进行示意，第一栅介质层40也可以覆盖衬底10。
示例的，可通过原子层沉积ALD、CVD、PVD等方式制作一层绝缘材料，在此基础上，若需要图案化，则还需采用光刻工艺。该绝缘材料可以是但不限于：Al2O3、SiO2、HfO2、Si3N4、SiC、BN等。
S26、如图29f所示，在第一栅介质层40上制作形成多指结构的第一栅电极20；第一栅电极20包括多个间隔设置的第一子电极21以及将该多个第一子电极21电连接在一起的第一连接子电极22；第一子电极21的延伸方向与源电极71和漏电极72的间距方向垂直，第一连接子电极22与沟道层60在衬底10上的投影无交叠，第一子电极21与沟道层60在衬底10上的投影重叠；任一个第一子电极21在衬底10上的投影与第二栅电极30在衬底10上的投影重叠。
示例的，可通过光刻和电子束蒸发等工艺制作形成第一栅电极20。形成第一栅电极20所用的金属材料可以是但不限于：Ti、Pd、Au、Cu、Pt、Al等。
在S26之后，还制作形成钝化封装层，以防止空气中氧气和水等杂质影响GFET的器件性能。
基于上述两个实施例可知，本申请GFET制作工艺和传统的半导体平面工艺兼容，容易实现低成本批量制作。
Claims (14)
1.一种石墨烯场效应晶体管，其特征在于，包括：衬底、设置于所述衬底上的第一栅电极、第二栅电极、第一栅介质层、第二栅介质层、沟道层以及源电极和漏电极；所述沟道层的材料包括AB堆垛双层石墨烯或者AB堆垛多层石墨烯；所述源电极和所述漏电极间隔分布于所述沟道层两侧；所述第一栅电极和所述第一栅介质层设置于所述沟道层的一侧，所述第二栅电极和所述第二栅介质层设置于所述沟道层的另一侧；
所述第一栅电极包括多个间隔设置的第一子电极以及将多个所述第一子电极电连接在一起的第一连接子电极；所述第一子电极的延伸方向与所述源电极和所述漏电极的间距方向交叉，所述第一连接子电极与所述沟道层在所述衬底上的投影无交叠；
所述第一子电极和所述第二栅电极用于向所述沟道层提供垂直于所述沟道层的纵向电场。
2.根据权利要求1所述的石墨烯场效应晶体管，其特征在于，所述第一子电极的延伸方向与所述源电极和所述漏电极的间距方向垂直。
3.根据权利要求1所述的石墨烯场效应晶体管，其特征在于，所述第一栅电极中，各所述第一子电极的宽度相等，且任意相邻所述第一子电极之间的间距相等。
4.根据权利要求1所述的石墨烯场效应晶体管，其特征在于，所述第二栅电极覆盖所述衬底。
5.根据权利要求4所述的石墨烯场效应晶体管，其特征在于，所述第二栅电极由所述衬底充当，所述衬底导电。
6.根据权利要求1所述的石墨烯场效应晶体管，其特征在于，所述第二栅电极包括相对设置的第一侧面和第二侧面；所述第一侧面在所述衬底上的投影被所述源电极在所述衬底上的投影覆盖，所述第二侧面在所述衬底上的投影被所述漏电极在所述衬底上的投影覆盖；
靠近所述衬底设置的所述第一栅电极或所述第二栅电极与所述衬底绝缘。
7.根据权利要求1所述的石墨烯场效应晶体管，其特征在于，所述第二栅电极设置于所述源电极和所述漏电极之间的区域中；靠近所述衬底设置的所述第一栅电极或所述第二栅电极与所述衬底绝缘。
8.根据权利要求6或7所述的石墨烯场效应晶体管，其特征在于，所述衬底为绝缘衬底。
9.根据权利要求7所述的石墨烯场效应晶体管，其特征在于，所述第二栅电极呈块状，且所述第二栅电极与至少两个所述第一子电极在所述衬底上的投影重叠。
10.根据权利要求7所述的石墨烯场效应晶体管，其特征在于，所述第二栅电极包括多个间隔设置的第二子电极以及将多个所述第二子电极电连接在一起的第二连接子电极；所述第二子电极的延伸方向与所述源电极和所述漏电极的间距方向交叉，所述第二连接子电极与所述沟道层在所述衬底上的投影无交叠，所述第二子电极与所述沟道层在所述衬底上的投影重叠；
所述第二栅电极与至少两个所述第一子电极在所述衬底上的投影重叠。
11.根据权利要求10所述的石墨烯场效应晶体管，其特征在于，所述第二子电极的个数与所述第一子电极的个数相等且一一对应，一一对应的所述第一子电极和所述第二子电极在所述衬底上的投影重叠。
12.根据权利要求1所述的石墨烯场效应晶体管，其特征在于，所述衬底的表面设置有凹槽；
所述第一栅电极靠近所述衬底设置；所述第一栅电极位于所述凹槽中且上表面与所述衬底的表面齐平。
13.根据权利要求6或7所述的石墨烯场效应晶体管，其特征在于，所述衬底的表面设置有凹槽；
所述第二栅电极靠近所述衬底设置；所述第二栅电极位于所述凹槽中且上表面与所述衬底的表面齐平。
14.根据权利要求1所述的石墨烯场效应晶体管，其特征在于，所述衬底为刚性衬底或柔性衬底。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111509047A (zh) * | 2020-03-18 | 2020-08-07 | 天津师范大学 | 石墨烯场效应晶体管及其制备方法 |
| CN113140651A (zh) * | 2021-04-20 | 2021-07-20 | 浙江大学 | 一种石墨烯基低空机载红外遥感仪 |
| CN114864708A (zh) * | 2022-05-06 | 2022-08-05 | 北京交通大学 | 多栅极石墨烯场效应晶体管型光电传感器及制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102473844A (zh) * | 2009-08-24 | 2012-05-23 | 国际商业机器公司 | 基于单层或多层石墨烯的光探测器件 |
| US9006799B2 (en) * | 2010-08-11 | 2015-04-14 | Sarda Technologies, Inc. | Radio frequency and microwave devices and methods of use |
| CN106087051A (zh) * | 2016-06-02 | 2016-11-09 | 南京大学 | 同步生长晶圆级ab堆垛双层石墨烯的制备方法及其设备 |
| KR101718961B1 (ko) * | 2010-11-05 | 2017-03-23 | 삼성전자주식회사 | 그래핀을 포함하는 반도체 소자 및 그 제조 방법 |
-
2018
- 2018-03-28 CN CN201810268710.0A patent/CN110323266B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102473844A (zh) * | 2009-08-24 | 2012-05-23 | 国际商业机器公司 | 基于单层或多层石墨烯的光探测器件 |
| US9006799B2 (en) * | 2010-08-11 | 2015-04-14 | Sarda Technologies, Inc. | Radio frequency and microwave devices and methods of use |
| KR101718961B1 (ko) * | 2010-11-05 | 2017-03-23 | 삼성전자주식회사 | 그래핀을 포함하는 반도체 소자 및 그 제조 방법 |
| CN106087051A (zh) * | 2016-06-02 | 2016-11-09 | 南京大学 | 同步生长晶圆级ab堆垛双层石墨烯的制备方法及其设备 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111509047A (zh) * | 2020-03-18 | 2020-08-07 | 天津师范大学 | 石墨烯场效应晶体管及其制备方法 |
| CN111509047B (zh) * | 2020-03-18 | 2022-07-05 | 天津师范大学 | 石墨烯场效应晶体管及其制备方法 |
| CN113140651A (zh) * | 2021-04-20 | 2021-07-20 | 浙江大学 | 一种石墨烯基低空机载红外遥感仪 |
| CN113140651B (zh) * | 2021-04-20 | 2022-07-08 | 浙江大学 | 一种石墨烯基低空机载红外遥感仪 |
| CN114864708A (zh) * | 2022-05-06 | 2022-08-05 | 北京交通大学 | 多栅极石墨烯场效应晶体管型光电传感器及制备方法 |
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