CN110266188A - 输入输出前级驱动电路 - Google Patents
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Abstract
本发明公开了一种输入输出前级驱动电路，包括上拉调整单元和下拉调整单元，上拉调整单元接入第一驱动电路，下拉调整单元接入第二驱动电路，上拉调整单元包括上拉粗调电路和上拉精调电路，上拉粗调电路包括电容器、NMOS管及开关信号控制接口，电容器与NMOS管漏极连接，NMOS管源极接地，NMOS管栅极与开关信号控制接口连接，上拉精调电路包括与非门和端口信号控制接口，与非门输出端悬空，与非门输入端与端口信号控制接口连接，上拉调整单元和下拉调整单元具有相同结构。本发明控制输入输出前级驱动电路中负载电容的大小来改变输入信号的上升和下降时间，以减小驱动电路中MOS管打开时电流产生的噪声。
Description
技术领域
本发明涉及高速芯片中电路设计，具体涉及一种输入/输出前级驱动电路。
背景技术
在高速芯片结构中，输入/输出(I/O，Input/Output)电路模块完成了数据信号的传输功能。为了确保电路有足够大的驱动能力，经常在输入/输出前级驱动电路中使用增加MOS(metal-oxide-semiconductor)类型负载或者减少MOS类型负载的方法构成驱动电流调整电路来调整下级驱动电路的电流，从而确定电路带负载的能力。但是，在增加MOS类型负载时，在MOS管导通的瞬间，电路中的电流会瞬间增大，增加了电路的噪声。
发明内容
本发明提供一种用于输入输出前级驱动电路，以至少解决现有技术中的以上技术问题。
为达到上述目的，本发明提供一种输入输出前级驱动电路，包括:
第一驱动电路，所述第一驱动电路的输入端与第一输入电压连接；
第一PMOS(P-metal-oxide-semiconductor)管，所述第一PMOS管的源极与电源电压连接；
上拉调整单元，所述第一PMOS管的栅极经由所述上拉调整单元与所述第一驱动电路的输出端连接，其中，所述上拉调整单元用于调整所述第一PMOS管的栅极输入信号的上升和下降时间；
第二驱动电路，所述第二驱动电路的输入端与第二输入电压连接；
第一NMOS(N-metal-oxide-semiconductor)管，所述第一NMOS管的源极接地，所述第一NMOS管的漏极与所述第一PMOS管的漏极连接到第一节点，所述第一节点作为电路的输出端口；
下拉调整单元，所述第一NMOS管的栅极经由所述下拉调整单元与所述第二驱动电路的输出端连接，其中，所述下拉调整单元用于调整所述第一NMOS管的栅极输入信号的上升和下降时间；以及
电阻，设置在所述第一节点和第一PMOS管之间以及设置在所述第一节点和第一NMOS管之间。
在一种可实施方式中，所述上拉调整单元包括至少一个上拉粗调电路，所述上拉粗调电路包括：
电容器，所述电容器的一端连接到所述第一驱动电路与所述第一PMOS管的栅极之间；
第二NMOS管，所述第二NMOS管的漏极与所述电容器另一端连接，所述第二NMOS管的源极接地；以及
开关信号控制接口，与所述第二NMOS管的栅极连接，用于提供控制所述第二NMOS管导通和截止的开关信号。
在一种可实施方式中，所述上拉调整单元包括三个所述上拉粗调电路。
在一种可实施方式中，所述上拉调整单元包括至少一个上拉精调电路，所述上拉精调电路包括：
与非门(NAND gate，数字电路的一种基本逻辑电路)，所述与非门的一输入端口连接到所述第一驱动电路与所述第一PMOS管的栅极之间，并且所述与非门的输出端悬空(NoConnect，NC，不连接)；以及
端口信号控制接口，与所述与非门的另一输入端口连接，用于向所述与非门提供执行与非逻辑运算的控制信号。
在一种可实施方式中，所述上拉调整单元包括三个所述上拉精调电路。
在一种可实施方式中，所述下拉调整单元包括至少一个下拉粗调电路，所述下拉粗调电路包括：
电容器，所述电容器的一端连接到所述第二驱动电路与所述第一NMOS管的栅极之间；
第二NMOS管，所述第二NMOS管的漏极与所述电容器另一端连接，所述第二NMOS管的源极接地；以及
开关信号控制接口，与所述第二NMOS管的栅极连接，用于提供控制所述第二NMOS管导通和截止的开关信号。
在一种可实施方式中，所述下拉调整单元包括三个所述下拉粗调电路。
在一种可实施方式中，所述下拉调整单元还包括至少一个下拉精调电路，所述下拉精调电路包括：
与非门，所述与非门的一输入端口连接到所述第二驱动电路与所述第一NMOS管的栅极，所述与非门的输出端悬空；
端口信号控制接口，与所述与非门的另一输入端口连接，用于向所述与非门提供执行与非逻辑运算的控制信号。
在一种可实施方式中，所述下拉调整单元包括三个所述下拉精调电路。
本发明采用上述技术方案，具有如下优点：本发明中的驱动电流调整电路采用改变电路中输出电容性负载的大小来调整输出驱动电流的变化速率，通过改变电路中电流的变化速率，控制MOS管导通电压，调整驱动电路中MOS管栅极信号的上升和下降时间，以减小驱动电路中MOS管打开时电流产生的噪声。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为本发明实施例中输入/输出前级驱动电路结构简图；
图2A为本发明实施例上拉调整单元中上拉粗调电路的结构简图；
图2B为本发明实施例上拉调整单元中上拉精调电路的结构简图；
图2C为本发明实施例上拉调整单元中上拉粗调电路和上拉精调电路的结构简图；
图3A为本发明实施例下拉调整单元中下拉粗调电路的结构简图；
图3B为本发明实施例下拉调整单元中下拉精调电路的结构简图；
图3C为本发明实施例下拉调整单元中下拉粗调电路和下拉精调电路的结构简图；
图4A为本发明实施例中第一组合逻辑电路114输入输出结构简图；
图4B为本发明实施例中第二组合逻辑电路123输入输出结构简图；
图4C为本发明实施例中第三组合逻辑电路211输入输出结构简图；
图4D为本发明实施例中第四组合逻辑电路221输入输出结构简图。
附图标记：
100 上拉调整单元，
110 上拉粗调电路，
111 电容器，
112 第二NMOS管，
113 开关信号控制接口，
114 第一组合逻辑电路，
120 上拉精调电路，
121 与非门，
122 端口信号控制接口，
123 第二组合逻辑电路，
130 第一输入电压，
140 第二输入电压，
150 第一驱动电路，
151 第二PMOS管，
152 第三NMOS管，
160 第二驱动电路，
170 第一PMOS管，
180 第一NMOS管，
190 电阻，
200 下拉调整单元，
210 下拉粗调电路，
211 第三组合逻辑电路，
220 下拉精调电路，
221 第四组合逻辑电路，
300 第一节点，
400 第二节点，
500 第三节点，
VDD 电源电压，
GND 接地，
NC (No Connect)引脚不连接，
OUT 电路的输出端口。
具体实施方式
实施例1
根据图1所示，本实施例提供了一种I/O前级驱动电路，包括：
第一驱动电路150，输入端与第一输入电压130连接；
第一PMOS管170，所述第一PMOS管170的源极与电源电压(VDD)连接；
上拉调整单元100，所述第一PMOS管170的栅极经由上拉调整单元100与所述第一驱动电路150的输出端连接，其中，所述上拉调整单元100用于调整所述第一PMOS管170的栅极输入信号的上升和下降时间。
I/O前级驱动电路，还包括：
第二驱动电路160，输入端与第二输入电压140连接；
第一NMOS管180，所述第一NMOS管180的源极接地(GND)，所述第一NMOS管180的漏极与所述第一PMOS管170的漏极连接到第一节点300，所述第一节点300作为电路的输出端口(OUT)；
下拉调整单元200，所述第一NMOS管180的栅极经由下拉调整单元200与所述第二驱动电路160的输出端连接，其中，所述下拉调整单元200用于调整所述第一NMOS管180的栅极输入信号的上升和下降时间；及
电阻190，设置在所述第一节点300和第一PMOS管170之间以及设置在所述第一节点300和第一NMOS管180之间。
根据图1所示，所述第一驱动电路150和所述第二驱动电路160具有相同的结构，所述第一驱动电路150和所述第二驱动电路160每一个均包括：第二PMOS管151和第三NMOS管152，所述第二PMOS管151的源极与电源电压(VDD)连接，所述第三NMOS管152的源极接地(GND)，所述第三NMOS管152的栅极与所述第二PMOS管151的栅极连接到第二节点400，所述第二节点400作为电路输入端，所述第三NMOS管152的漏极与所述第二PMOS管151的漏极连接到第三节点500，所述第三节点500作为电路输出端。
本实施例在I/O前级驱动电路中接入第一驱动电路和第二驱动电路，并在第一驱动电路和第二驱动电路上负载电容，改变驱动电路上负载电容实现电容的调整，进而调整驱动电流变化，通过调整电流变化使驱动电路中MOS管栅极信号的输入信号的上升和下降时间变缓，在MOS管导通的瞬间电路中的电流不会瞬间增大，以减小驱动电路中MOS管打开时电流产生的噪声。
实施例2
根据图1所示，本实施例提供了一种I/O前级驱动电路，包括：
第一驱动电路150，输入端与第一输入电压130连接；
第一PMOS管170，所述第一PMOS管170的源极与电源电压(VDD)连接；
上拉调整单元100，所述第一PMOS管170的栅极经由上拉调整单元100与所述第一驱动电路150的输出端连接，其中，所述上拉调整单元100用于调整所述第一PMOS管170的栅极输入信号的上升和下降时间。
I/O前级驱动电路，还包括：
第二驱动电路160，输入端与第二输入电压140连接；
第一NMOS管180，所述第一NMOS管180的源极接地(GND)，所述第一NMOS管180的漏极与所述第一PMOS管170的漏极连接到第一节点300，所述第一节点300作为电路的输出端口(OUT)；
下拉调整单元200，所述第一NMOS管180的栅极经由下拉调整单元200与所述第二驱动电路160的输出端连接，其中，所述下拉调整单元200用于调整所述第一NMOS管180的栅极输入信号的上升和下降时间；及
电阻190，设置在所述第一节点300和第一PMOS管170之间以及设置在所述第一节点300和第一NMOS管180之间。
所述上拉调整单元100包括上拉粗调电路110，上拉调整单元100中所述上拉粗调电路110的输入端连接在第一驱动电路150输出端与第一PMOS管170之间的连接线上。
如图2A所示，所述上拉粗调电路110包括电容器111、第二NMOS管112和开关信号控制接口113，所述电容器111一端与所述第二NMOS管112的漏极连接，所述电容器111的另一端作为所述上拉粗调电路110的输入端连入电路，所述第二NMOS管112的源极接地(GND)，所述开关信号控制接口113的输出端与所述第二NMOS管112的栅极对应连接，用于提供控制所述第二NMOS管112导通和截止的开关信号。
所述上拉粗调电路110还包括第一组合逻辑电路114，所述第一组合逻辑电路114包括至少两个输入端，所述第一组合逻辑电路114输出端与每个所述开关信号控制接口113的输入端连接，用于控制所述开关信号控制接口113输出所述第一组合逻辑电路114设定的开关组合信号以控制所述上拉调整单元100中所述上拉粗调电路110接入的数量。
当所述第一组合逻辑电路114的输入端输入电平信号，所述第一组合逻辑电路114经过逻辑运算输出设定的组合开关信号至开关信号控制接口113。
结合图4A所示，设定第一组合逻辑电路114包括两个输入端a3和a2，第一组合逻辑电路114输出端与三个所述开关信号控制接口113A、113B和113C连接；则根据a3和a2输入的电平信号，开关信号控制接口113A、113B和113C得到如表1所示的多种组合开关信号并输入第二NMOS管112栅极；其中“0”表示低电平(第二NMOS管112栅极不导通)，“1”表示高电平(第二NMOS管112栅极导通)。
| a3 | a2 | 113A | 113B | 113C |
| 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 | 1 |
| 1 | 0 | 0 | 1 | 1 |
| 1 | 1 | 1 | 1 | 1 |
表1
基于实施例2，在一具体实施例中，结合图1和图2C所示，所述上拉调整单元100包括上拉精调电路120和上拉粗调电路110，上拉调整单元100中所述上拉精调电路120的输入端和上拉粗调电路110的输入端连接在第一驱动电路150输出端与第一PMOS管170之间的连接线上。
如图2B所示，所述上拉精调电路120包括与非门121和端口信号控制接口122，所述与非门121的一输入端口作为所述上拉精调电路120的输入端连入电路，所述与非门121的输出端NC，即悬空不连接，所述端口信号控制接口122的输出端与所述与非门121的另一输入端口对应连接，用于向所述与非门121提供执行与非逻辑运算的控制信号。
所述上拉精调电路120还包括第二组合逻辑电路123，所述第二组合逻辑电路123包括至少两个输入端，所述第二组合逻辑电路123输出端与每个所述端口信号控制接口122的输入端连接，用于控制所述端口信号控制接口122输出所述第二组合逻辑电路123设定的端口组合信号，以控制上拉调整单元100中上拉精调电路120接入的数量。
当所述第二组合逻辑电路123的输入端输入电平信号，所述第二组合逻辑电路123经过逻辑运算输出设定的组合端口信号至端口信号控制接口122。
结合图4B所示，设定第二组合逻辑电路123包括两个输入端a1和a0，第二组合逻辑电路123的输出端与三个端口信号控制接口122A、122B和122C连接，则根据输入端a1和a0输入的电平信号，端口信号控制接口122A、122B和122C得到如表2所示的多种组合端口信号并输入与非门121；其中“0”代表低电平，“1”代表高电平。
| a1 | a0 | 122A | 122B | 122C |
| 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 | 1 |
| 1 | 0 | 0 | 1 | 1 |
| 1 | 1 | 1 | 1 | 1 |
表2
本实施例通过向第一组合逻辑电路114输入端输入不同的电平信号，第一组合逻辑电路114根据设定的逻辑控制输出组合开关信号至开关信号控制接口113并输入第二NMOS管112栅极控制第二NMOS管112导通和截止(不导通)；同时第二组合逻辑电路123根据设定的逻辑控制输出组合端口信号至端口信号控制接口122输入端并输入与非门121进行与非逻辑运算，从而改变驱动电流调整电路的负载电容，从而控制驱动电路中的电流变化，调整驱动电路中MOS管栅极信号的上升和下降时间，防止MOS管导通电流突然增大，以减小驱动电路中MOS管打开时电流产生的噪声。
实施例3
根据图1所示，本实施例提供了一种I/O前级驱动电路，包括：
第一驱动电路150，输入端与第一输入电压130连接；
第一PMOS管170，所述第一PMOS管170的源极与电源电压(VDD)连接；
上拉调整单元100，所述第一PMOS管170的栅极经由上拉调整单元100与所述第一驱动电路150的输出端连接，其中，所述上拉调整单元100用于调整所述第一PMOS管170的栅极输入信号的上升和下降时间。
I/O前级驱动电路，还包括：
第二驱动电路160，输入端与第二输入电压140连接；
第一NMOS管180，所述第一NMOS管180的源极接地(GND)，所述第一NMOS管180的漏极与所述第一PMOS管170的漏极连接到第一节点300，所述第一节点300作为电路的输出端口(OUT)；
下拉调整单元200，所述第一NMOS管180的栅极经由下拉调整单元200与所述第二驱动电路160的输出端连接，其中，所述下拉调整单元200用于调整所述第一NMOS管180的栅极输入信号的上升和下降时间；及
电阻190，设置在所述第一节点300和第一PMOS管170之间以及设置在所述第一节点300和第一NMOS管180之间。
结合图1和图3A所示，所述下拉调整单元200包括下拉粗调电路210，所述下拉调整单元200中所述下拉粗调电路210的输入端连接在第二驱动电路160输出端与第一NMOS管180之间的连接线上。
如图3A所示，所述下拉粗调电路210包括电容器111、第二NMOS管112和开关信号控制接口113，所述电容器111一端与所述第二NMOS管112的漏极连接，所述电容器111的另一端作为所述下拉粗调电路210的输入端连入电路，所述第二NMOS管112的源极接地(GND)，所述开关信号控制接口113的输出端与所述第二NMOS管112的栅极对应连接，用于提供控制所述下拉粗调电路210中所述第二NMOS管112导通和截止的开关信号。
所述下拉粗调电路210还包括第三组合逻辑电路211，所述第三组合逻辑电路211包括至少两个输入端，所述第三组合逻辑电路211输出端与每个所述开关信号控制接口113的输入端连接，用于控制所述开关信号控制接口113输出所述第三组合逻辑电路211设定的开关组合信号，以控制下拉调整单元200中接入下拉粗调电路210的数量。
当所述第三组合逻辑电路211的输入端输入电平信号，所述第三组合逻辑电路211经过逻辑运算输出设定的组合开关信号至开关信号控制接口113。
结合图4C所示，设定第三组合逻辑电路211包括两个输入端b3和b2，第三组合逻辑电路211输出端与三个所述开关信号控制接口113A、113B和113C连接；则根据b3和b2输入的电平信号，开关信号控制接口113A、113B和113C得到如表3所示的多种组合开关信号并输入第二NMOS管112栅极；其中“0”表示低电平(第二NMOS管112栅极不导通)，“1”表示高电平(第二NMOS管112栅极导通)。
| b3 | b2 | 113A | 113B | 113C |
| 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 | 1 |
| 1 | 0 | 0 | 1 | 1 |
| 1 | 1 | 1 | 1 | 1 |
表3
基于实施例3，在一具体实施例中，结合图1和图3C所示，所述下拉调整单元200包括下拉粗调电路210和下拉精调电路220，所述下拉调整单元200中所述下拉粗调电路210的输入端和所述下拉精调电路220的输入端连接在第二驱动电路160输出端与第一NMOS管180之间的连接线上
如图3B所示，所述下拉精调电路220包括与非门121和端口信号控制接口122，所述与非门121的一输入端口作为所述下拉精调电路220的输入端连入电路，所述与非门121的输出端NC，即悬空不连接，所述端口信号控制接口122的输出端与所述与非门121的另一输入端口对应连接，用于向所述与非门121提供执行与非逻辑运算的控制信号。
所述下拉精调电路220还包括第四组合逻辑电路221，所述第四组合逻辑电路221包括至少两个输入端，所述第四组合逻辑电路221输出端与每个所述端口信号控制接口122的输入端连接，用于控制所述端口信号控制接口122输出所述第四组合逻辑电路221设定的端口组合信号，以控制下拉调整单元200中接入下拉精调电路220的数量。
当所述第四组合逻辑电路221的输入端输入电平信号，所述第四组合逻辑电路221经过逻辑运算输出设定的组合端口信号至端口信号控制接口122。
结合图4D所示，设定第四组合逻辑电路221包括两个输入端b1和b0，第四组合逻辑电路221的输出端与三个端口信号控制接口122A、122B和122C连接，则根据输入端b1和b0输入的电平信号，端口信号控制接口122A、122B和122C得到如表4所示的多种组合端口信号并输入与非门121；其中“0”代表低电平，“1”代表高电平。
| b1 | b0 | 122A | 122B | 122C |
| 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 | 1 |
| 1 | 0 | 0 | 1 | 1 |
| 1 | 1 | 1 | 1 | 1 |
表4
本实施例通过第三组合逻辑电路211输入端输入不同的电平信号，第三组合逻辑电路211根据设定的逻辑控制输出组合开关信号至开关信号控制接口113并输入第二NMOS管112栅极控制第二NMOS管112导通和截止(不导通)；同时第四组合逻辑电路221根据设定的逻辑控制输出组合端口信号至端口信号控制接口122输入端并输入与非门121进行与非逻辑运算，从而改变驱动电流调整电路的负载电容，从而控制驱动电路中的电流变化，进而调整驱动电流变化率，调整驱动电路中MOS管栅极信号的上升和下降时间，防止MOS管导通电流突然增大，以减小驱动电路中MOS管打开时电流产生的噪声。
实施例4
结合图1所示，基于实施例1，本实施例提供了一种I/O前级驱动电路，输入/输出前级驱动电路包括第一驱动电路150、第一PMOS管170、第二驱动电路160、第一NMOS管180、电阻190以及连接在第一PMOS管170与第一驱动电路150线路之间的上拉调整单元100和连接在第一NMOS管180与第二驱动电路160线路之间的下拉调整单元200。
结合图2A所示，上拉调整单元100可以包括三个上拉粗调电路110。
结合图2B所示，在一个可选实施例中，上拉调整单元100可以包括三个上拉精调电路120。
结合图2C所示，在一个可选实施例中，上拉调整单元100包括三个上拉粗调电路110和三个上拉精调电路120。
如图3A所示，下拉调整单元200可以包括三个下拉粗调电路210。
如图3B所示，在一个可选实施例中，下拉调整单元200可以包括三个下拉精调电路220。
如图3C所示，在一个可选实施例中，下拉调整单元200包括三个下拉粗调电路210和三个下拉精调电路220。
如图2A所示，所述上拉粗调电路110包括：
电容器111，所述电容器111同侧的一端作为所述上拉粗调电路110的输入端；
第二NMOS管112，所述第二NMOS管112的漏极与所述电容器111的一端对应连接，所述第二NMOS管112的源极接地(GND)；
开关信号控制接口113，所述开关信号控制接口113输出端与每个所述第二NMOS管112的栅极对应连接，用于提供控制所述第二NMOS管112导通和截止的开关信号。
所述上拉粗调电路110还包括第一组合逻辑电路114，所述第一组合逻辑电路114包括两个输入端，所述第一组合逻辑电路114输出端与所述开关信号控制接口113的输入端连接，用于控制所述开关信号控制接口113输出所述第一组合逻辑电路114设定的开关组合信号，以控制上拉调整单元100中上拉粗调电路110接入数量。
当所述第一组合逻辑电路114的输入端输入电平信号，所述第一组合逻辑电路114经过逻辑运算输出设定的组合开关信号。
结合图4A所示，设定第一组合逻辑电路114包括两个输入端a3和a2，第一组合逻辑电路114输出端与三个所述开关信号控制接口113A、113B和113C连接；则根据a3和a2输入的电平信号，开关信号控制接口113A、113B和113C得到如表1所示的多种组合开关信号并输入第二NMOS管112栅极；其中“0”表示低电平(第二NMOS管112栅极不导通)，“1”表示高电平(第二NMOS管112栅极导通)。
| a3 | a2 | 113A | 113B | 113C |
| 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 | 1 |
| 1 | 0 | 0 | 1 | 1 |
| 1 | 1 | 1 | 1 | 1 |
表1
如图2B所示，所述上拉精调电路120包括：
与非门121，所述与非门121的一输入端作为所述上拉精调电路120的输入端，所述与非门121的输出端NC，悬空不连接；
端口信号控制接口122，所述端口信号控制接口122的输出端与每个所述与非门121的另一输入端对应连接，用于向所述与非门121提供执行与非逻辑运算的控制信号。
所述上拉精调电路120还包括第二组合逻辑电路123，所述第二组合逻辑电路123包括两个输入端，所述第二组合逻辑电路123输出端与每个所述端口信号控制接口122的输入端连接，用于控制所述端口信号控制接口122输出所述第二组合逻辑电路123设定的端口组合信号，以控制上拉调整单元100中上拉精调电路120接入数量。
当所述第二组合逻辑电路123的输入端输入电平信号，所述第二组合逻辑电路123经过逻辑运算输出设定的组合端口信号。
结合图4B所示，设定第二组合逻辑电路123包括两个输入端a1和a0，第二组合逻辑电路123的输出端与三个端口信号控制接口122A、122B和122C连接，则根据输入端a1和a0输入的电平信号，端口信号控制接口122A、122B和122C得到如表2所示的多种组合端口信号并输入与非门121；其中“0”代表低电平，“1”代表高电平。
| a1 | a0 | 122A | 122B | 122C |
| 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 | 1 |
| 1 | 0 | 0 | 1 | 1 |
| 1 | 1 | 1 | 1 | 1 |
表2
结合图3A所示，所述下拉粗调电路210包括：
电容器111，所述电容器111同侧的一端作为所述下拉粗调电路210的输入端；
第二NMOS管112，所述第二NMOS管112的漏极与所述电容器111的一端对应连接，三个所述第二NMOS管112的源极接地(GND)；
开关信号控制接口113，所述开关信号控制接口113输出端与所述第二NMOS管112的栅极对应连接，用于提供控制所述下拉粗调电路210中所述第二NMOS管112导通和截止的开关信号；
所述下拉粗调电路210还包括第三组合逻辑电路211，所述第三组合逻辑电路211包括两个输入端，所述第三组合逻辑电路211输出端与每个所述开关信号控制接口113的输入端连接，用于控制所述开关信号控制接口113输出所述第三组合逻辑电路211设定的开关组合信号，以控制下拉调整单元200中下拉粗调电路210接入数量；
当所述第三组合逻辑电路211的输入端输入电平信号，所述第三组合逻辑电路211经过逻辑运算输出设定的组合开关信号。
结合图4C所示，设定第三组合逻辑电路211包括两个输入端b3和b2，第三组合逻辑电路211输出端与三个所述开关信号控制接口113A、113B和113C连接；则根据b3和b2输入的电平信号，开关信号控制接口113A、113B和113C得到如表3所示的多种组合开关信号并输入第二NMOS管112栅极；其中“0”表示低电平(第二NMOS管112栅极不导通)，“1”表示高电平(第二NMOS管112栅极导通)。
| b3 | b2 | 113A | 113B | 113C |
| 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 | 1 |
| 1 | 0 | 0 | 1 | 1 |
| 1 | 1 | 1 | 1 | 1 |
表3
结合图3B所示，所述下拉精调电路220包括：
与非门121，所述与非门121的一输入端作为所述下拉精调电路220的输入端，所述与非门121的输出端NC，悬空不连接；
端口信号控制接口122，所述端口信号控制接口122的输出端与所述与非门121的另一输入端对应连接。
所述下拉精调电路220还包括第四组合逻辑电路221，所述第四组合逻辑电路221包括两个输入端，所述第四组合逻辑电路221输出端与每个所述端口信号控制接口122的输入端连接，用于控制所述端口信号控制接口122输出所述第四组合逻辑电路221设定的端口组合信号，以控制下拉调整单元200中下拉精调电路220接入数量；
当所述第四组合逻辑电路221的输入端输入电平信号，所述第四组合逻辑电路221经过逻辑运算输出设定的组合端口信号。
结合图4D所示，设定第四组合逻辑电路221包括两个输入端b1和b0，第四组合逻辑电路221的输出端与三个端口信号控制接口122A、122B和122C连接，则根据输入端b1和b0输入的电平信号，端口信号控制接口122A、122B和122C得到如表4所示的多种组合端口信号并输入与非门121；其中“0”代表低电平，“1”代表高电平。
| b1 | b0 | 122A | 122B | 122C |
| 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 | 1 |
| 1 | 0 | 0 | 1 | 1 |
| 1 | 1 | 1 | 1 | 1 |
表4
本实施例通过向第一、三组合逻辑电路输入端输入不同的电平信号，第一、三组合逻辑电路根据设定的逻辑控制输出组合开关信号至开关信号控制接口113并输入第二NMOS管112栅极控制第二NMOS管112导通和截止(不导通)，由于电容器111和第二NMOS管112的负载电容大，较大范围改变驱动电流调整电路的负载电容实现电容粗调，从而控制驱动电路中的电流变化，向第二、四组合逻辑电路输入端输入电平信号，第二、四组合逻辑电路根据设定的逻辑控制输出组合端口信号至端口信号控制接口122输入端并输入与非门121进行逻辑运算，由于与非门121的电容小，较小范围改变驱动电路上负载电容实现电容的微调，从而调整驱动电流变化，调整驱动电路中MOS管栅极信号的上升和下降时间，以减小驱动电路中MOS管打开时电流产生的噪声。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
在上文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更该特征。在本发明的描述中，“”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
上文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
Claims (9)
1.一种输入输出前级驱动电路，其特征在于，包括:
第一驱动电路，所述第一驱动电路的输入端与第一输入电压连接；
第一PMOS管，所述第一PMOS管的源极与电源电压连接；
上拉调整单元,所述第一PMOS管的栅极经由所述上拉调整单元与所述第一驱动电路的输出端连接，其中，所述上拉调整单元用于调整所述第一PMOS管的栅极输入信号的上升和下降时间；
第二驱动电路，所述第二驱动电路的输入端与第二输入电压连接；
第一NMOS管，所述第一NMOS管的源极接地，所述第一NMOS管的漏极与所述第一PMOS管的漏极连接到第一节点，所述第一节点作为电路的输出端口；
下拉调整单元，所述第一NMOS管的栅极经由所述下拉调整单元与所述第二驱动电路的输出端连接，其中，所述下拉调整单元用于调整所述第一NMOS管的栅极输入信号的上升和下降时间；以及
电阻，设置在所述第一节点和第一PMOS管之间以及设置在所述第一节点和第一NMOS管之间。
2.如权利要求1所述的输入输出前级驱动电路，其特征在于，所述上拉调整单元包括至少一个上拉粗调电路，所述上拉粗调电路包括：
电容器，所述电容器的一端连接到所述第一驱动电路与所述第一PMOS管的栅极之间；
第二NMOS管，所述第二NMOS管的漏极与所述电容器另一端连接，所述第二NMOS管的源极接地；以及
开关信号控制接口，与所述第二NMOS管的栅极连接，用于提供控制所述第二NMOS管导通和截止的开关信号。
3.如权利要求2所述的输入输出前级驱动电路，其特征在于，所述上拉调整单元包括三个所述上拉粗调电路。
4.如权利要求1至3中任一项所述的输入输出前级驱动电路，其特征在于，所述上拉调整单元包括至少一个上拉精调电路，所述上拉精调电路包括：
与非门，所述与非门的一输入端口连接到所述第一驱动电路与所述第一PMOS管的栅极之间，并且所述与非门的输出端悬空；以及
端口信号控制接口，与所述与非门的另一输入端口连接，用于向所述与非门提供执行与非逻辑运算的控制信号。
5.如权利要求4所述的输入输出前级驱动电路，其特征在于，所述上拉调整单元包括三个所述上拉精调电路。
6.如权利要求1所述的输入输出前级驱动电路，其特征在于，所述下拉调整单元包括至少一个下拉粗调电路，所述下拉粗调电路包括：
电容器，所述电容器的一端连接到所述第二驱动电路与所述第一NMOS管的栅极之间；
第二NMOS管，所述第二NMOS管的漏极与所述电容器另一端连接，所述第二NMOS管的源极接地；以及
开关信号控制接口，与所述第二NMOS管的栅极连接，用于提供控制所述第二NMOS管导通和截止的开关信号。
7.如权利要求6所述的输入输出前级驱动电路，其特征在于，所述下拉调整单元包括三个所述下拉粗调电路。
8.如权利要求1、6或7所述的输入输出前级驱动电路，其特征在于，所述下拉调整单元还包括至少一个下拉精调电路，所述下拉精调电路包括：
与非门，所述与非门的一输入端口连接到所述第二驱动电路与所述第一NMOS管的栅极，所述与非门的输出端悬空；以及
端口信号控制接口，与所述与非门的另一输入端口连接，用于向所述与非门提供执行与非逻辑运算的控制信号。
9.如权利要求8所述的输入输出前级驱动电路，其特征在于，所述下拉调整单元包括三个所述下拉精调电路。
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Citations (2)
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|---|---|---|---|---|
| CN103532356A (zh) * | 2013-10-25 | 2014-01-22 | 山东大学 | 一种具有负压的自举供电mosfet/igbt驱动线路 |
| CN105576950A (zh) * | 2015-12-31 | 2016-05-11 | 杭州士兰微电子股份有限公司 | 用于驱动信号的动态调节装置及其驱动方法和驱动系统 |
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