CN110211619A - 用于存储器单元的方法及其电路结构 - Google Patents

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Abstract

本文公开了用于存储器单元的方法及其电路结构。根据本文中讨论的原理，提供EEPROM单元，并且然后在测试代码之后，使用完全相同的架构、晶体管、存储器单元和布局来将EEPROM单元转换成只读存储器(“ROM”)单元。这种转换是在完全相同的集成电路管芯上使用相同的布局、设计和定时来完成的，其中只需对存储器阵列中的上部层级掩模进行单次改变。在一个实施例中，掩模改变是将金属1连接到多晶硅的过孔掩模。这允许灵活地将编程代码存储为非易失性存储器代码，并且然后在由客户选择时在测试之后，来自可以写入只读代码的代码的一些或全部代码存储在由相同的晶体管组成并且具有相同的布局的ROM单元中。

Description

用于存储器单元的方法及其电路结构
技术领域
本公开涉及将非易失性存储器转换成只读存储器(“ROM”)的领域，并且特别地涉及使用单个掩模来将编程到非易失性存储器阵列中的代码转换成ROM代码。
背景技术
存在很多电路应用，其中产品要求在产品开发的初始阶段期间以及在测试的第一部分期间并且甚至在现场使用期间使用诸如EEPROM等非易失性存储器。例如，汽车、电梯、微控制器和各种其他任务专用ASIC芯片具有控制程序操作的一部分存储存储器。在操作开发的初始阶段，该存储器必须被写入，进行算法测试，并且然后进行多次修改。一旦代码被确认为准确且最终，则非易失性存储器被替换为只读存储器(“ROM”)。这确保了编程中不会出错并且代码不会被进一步修改。这在诸如汽车、建筑物控制、飞机等高生产机器中使用的微控制器中特别有益。因此，广泛使用其中微控制器具有如下部分的电路：该部分最初是可写存储器，通常存储为诸如EEPROM等非易失性存储器，并且然后，一旦代码在现场已经被测试并且证明是准确之后完成，它必须存储在ROM中，因此不能被改变或不会发生编程错误。
在现有技术中，当非易失性存储器替换为ROM时，这需要完全改变针对微处理器的全掩模集合。由于大多数ROM具有与EEPROM或其他非易失性存储器明显不同的布局和单元设计，因此对整个半导体管芯的整个布局和平面图有显著影响。这引起设计结构、整个管芯中信号传输的定时(例如，由于线路长度和接口的变化)以及管芯的不同部分之间的进一步集成的变化。因此，仅将非易失性存储器电路改变为标准ROM有时需要完整的集成电路芯片重新设计和布局，这具有非常高的费用，可能花费几个月，并且可能不幸地在重新设计中传播错误，因为随着时钟信号对电路的每个部分的新的定时和其他变化而需要新的布局。
发明内容
根据本文中讨论的原理，使用完全相同的架构、晶体管、存储器单元和布局来将非易失性存储器转换成只读存储器(“ROM”)。这种转换是在完全相同的集成电路管芯上使用相同的布局、设计和定时来完成的，其中只需对存储器阵列中的上部层级掩模进行单次改变。这允许灵活地将编程代码存储为非易失性存储器代码，并且然后在由客户选择的定时可以将来自可以写入的代码中的一些或全部代码转换成存储在ROM中的只读代码。
根据本文中教导的本公开的原理，提供了用于提供非易失性存储器的EEPROM结构的布局。编程代码可以写入EEPROM结构的存储器单元以生成逻辑“1”或逻辑“0”，并且根据期望的软件代码将其存储在各个存储器单元中，该软件代码控制微控制器的操作。针对微控制器编写期望的代码，并且在产品生成的开发和早期阶段期间对其进行多种潜在的操作模式测试。管芯的制造商以及客户能够将期望的代码编程到EEPROM结构中并且根据不同的场景来操作它，以便确保代码在产品在微控制器的控制下在使用期间可能遇到的所有可能条件下正确运行。在代码已被确认为所有条件下正确和准确之后，该代码的数据存储在完全相同的结构中以作为只读存储器代码。特别地，以前是EEPROM、浮置栅极结构的结构被转换为变成ROM结构，并且代码被永久地写入结构中作为固件。存储器的该部分从EEPROM改变为ROM，其中最终代码存储在该ROM中作为只能读取但永远不能改变的硬连线代码“1”和“0”，因为数据以各个存储器单元内部的实际物理连接的形式被存储。
根据一个提出的解决方案，存储器阵列可以分成两个或更多个部分，第一部分可以是可修改的以使得阵列的该部分不被转换成ROM版本，而是保持为EEPROM。存储器阵列的该部分具有应用仍然可以被修改的优点和灵活性，并且代码可以被改变。因此，可以在存储器的该部分中进一步改变控制系统操作的代码，并且允许在产品在现场使用时可以进一步调节微控制器操作。存储器的第二部分可以使代码完全冻结在其中。即，EEPROM存储器的一部分被转换成存储器的ROM版本，其具有存储在存储器内的硬件中的代码并且永远不能被改变。EEPROM可以具有被保持为可写存储器的两个或更多个部分以及其中存储器的结构被转换成ROM的两个或更多个部分，在该ROM中，代码被冻结并且只能被读取而不能进行进一步的修改。
根据本文中教导的原理，通过改变位于上部金属层的金属掩模将非易失性存储器转换成ROM。特别地，在硅管芯上构建标准EEPROM阵列。期望测试的代码被编程到EEPROM中，其中单元被编程为“1”或“0”。在代码已被确认准确之后，改变单个金属掩模以将EEPROM的浮置栅极硬连线到不同的电压水平以创建ROM，这取决于单元被编程为“1”还是“0”。如果特定存储器单元被编程为“1”，则针对该特定单元修改金属掩模以将浮置晶体管的栅极硬连线连接到选择晶体管的栅极。这种金属耦合确保特定位始终存储逻辑电平“1”。另一方面，如果期望在作为擦除单元的单元中存储逻辑电平“0”，则相同的金属掩模具有用于将浮置栅极连接到P阱的接触件，浮置栅极的本体连接到该P阱。这将浮置栅极连接到作为存储晶体管的本体的P阱，并且因此在该特定存储器单元中永久地存储“0”。这允许存储在EEPROM中的代码永久地存储在完全相同的存储器单元中，这些存储器单元从EEPROM单元转换成ROM单元。
附图说明
图1是根据本文中公开的原理构造的EEPROM的电路图。
图2是根据本文中教导的原理的在一部分保持EEPROM时一部分的EEPROM阵列转换成ROM的电路图。
图3A和图3B示出了根据本文中公开的原理的将标准EEPROM单元转换成永久擦除并且因此存储0的ROM单元。
图3C和图3D示出了根据本文中公开的原理的将标准EEPROM单元转换成永久编程并且因此存储1的ROM单元。
图4A和图4B示出了根据本文中公开的原理的被转换成永久擦除并且因此存储0的ROM单元的EEPROM单元的替代实施例。
图4C和图4D示出了根据本文中公开的原理的被转换成永久编程并且因此存储1的ROM单元的EEPROM单元的替代实施例。
图5A和图5B示出了根据本文中公开的原理的被转换成永久地存储0的ROM单元作为擦除单元的EEPROM单元的另一替代实施例。
图5C和图5D示出了根据本文中公开的原理的被转换成永久地存储1的ROM单元作为编程单元的EEPROM单元的另一替代实施例。
图6A、图6B和图6C示出了在各种替代实施例的如图1所示的EEPROM单元在位置6-6处的截面图。
具体实施方式
图1示出了非易失性存储器阵列的电路图。该特定的非易失性存储器阵列是EEPROM，然而本文中公开的教导可以应用于除了EEPROM之外的其他非易失性阵列。在一般的EEPROM组中包括NOR闪存和NAND闪存以及其他类型的EEPROM。在美国专利No.8,693,256('256专利)中详细示出和描述了特定EEPROM，其提供用于使用本文中教导的本发明技术的可接受电路结构。'256专利公开了一种可以集成到半导体管芯中的非易失性存储器阵列。优选地，非易失性存储器阵列10是微控制器内的嵌入式存储器阵列。本文中使用的术语“微控制器”具有集成电路的广义含义，该集成电路包括CPU和在同一集成电路管芯上的至少两种类型的存储器。一种类型的存储器是可写存储器，其可以是DRAM、SRAM或EEPROM，并且第二类型的存储器是不可写存储器，其是ROM。微控制器也是微处理器。存储器上的ROM通常存储控制微控制器本身的功能以及使用微控制器的产品的一些基本功能的操作代码。微控制器可以是专用于诸如汽车等重型机械、电梯、电话、手机和平板电脑以及诸如飞机、船舶和娱乐设备(诸如TV、立体声等)等其他机械和运输设备的ASIC。
转到图1，现在将描述存储器阵列10的显著特征，以突出显示它如何在初始阶段作为EEPROM操作的那些特征，然后可以将一个或多个存储器单元转换成ROM存储器单元。在'256专利中描述了操作的全部特征的更具体细节，该专利的全部内容通过引用并入本文。
如图1所示，存储器阵列10示出了10个不同的存储器单元，但嵌入在微控制器中的标准阵列将通常具有数千个存储器单元。每个存储器单元12包括选择晶体管14、浮置栅极晶体管16和控制栅极晶体管18。在该特定设计中，控制栅极晶体管18的控制栅极20位于衬底的P阱中，尽管在一些实施例中，控制栅极也可以是覆盖浮置栅极晶体管16的第二多晶硅层级或金属层级。在针对存储器阵列10示出的特定设计中，仅使用单个多晶硅层级。因此，针对单个多晶硅浮置栅极阵列描述该设计。单个多晶硅层级浮置栅极在其结构中具有特定特征。在该特征中，浮置栅极是单个多晶硅层。控制栅极可以是金属层，或者优选地，如在当前设计中，可以是位于衬底中的P阱，如本文中稍后在图6A至图6C中所示。在'256专利中也示出了在P阱中具有控制栅极，其提供了对这种存储器单元的操作的完整描述。
现在转向图6A、图6B和图6C，它们是沿着图1中的线6-6截取的存储器单元12的硅表示，它们各自示出了单个多晶硅层作为浮置栅极22。图6A至图6C中的每一个示出了用于实现先前附图的存储器单元的设计的不同示例。如上所述，它们是可以使用的很多不同的EEPROM单元设计，并且图6A至图6C示出了三个可接受的这种单元。类似的结构具有相同的附图标记，即使特定部分可能有些不同。以下将一般性地提供图6A至图6C的如下描述，其中共同的附图标记在每个附图中用于大致相应的特征，即使实施例之间存在差异。浮置栅极22从作为控制栅极20的P阱20上方的位置延伸以覆盖在浮置栅极晶体管16和选择晶体管14的P阱24之上。电绝缘层28位于多晶硅浮置栅极22与控制栅极晶体管18的P阱20之间。电绝缘层30位于浮置栅极22与浮置栅极晶体管16和选择晶体管14的P阱24之间。在P阱24与选择晶体管14的栅极34之间还有电绝缘层32。在一些实施例中，重掺杂的隔离N型阱位于包含控制栅极的P阱20与作为浮置栅极晶体管的本体的P阱24之间，然而，这不是必需的并且未被示出。P阱24在图6A至图6C中标记为P_Well_HV，并且这也与作为存储器阱的PW_Well相同，如通过连接到线56的P+接触件所示，其标记为PW_MEM。
从图6A至图6C中还可以看出，存在衬底36，其是轻掺杂的P型并且具有与其连接的P接触件38。覆盖在P衬底36之上的是N阱26。在N阱26的下部可以有N型掩埋层，但这不是必需的。在N阱26内是轻掺杂的P阱20和24。在优选实施例中，各种P阱以及N阱26的各部分外延生长而覆盖在硅衬底36上作为外延层的一部分。
公共线42电连接控制栅极42的源极和漏极以及本体，源极和漏极以及本体电连接到P阱20中的掺杂区域，如图6A至图6C所示。可以看出，一起观察图1和图6，该连接42将每个控制栅极的源极和漏极电连接到公共电压，并且还用作到控制栅极20的P阱的电连接。位线BL2在用以用作浮置栅极晶体管16的源极/漏极区域的重掺杂N型区域44处被电连接，而位线BL1电连接到用作选择晶体管14的源极/漏极区域的重掺杂N型区域46。另一源极/漏极区域48在选择晶体管与浮置栅极晶体管之间延伸，用作选择晶体管14和浮置栅极晶体管16两者的公共源极/漏极区域。
本领域技术人员可以完全理解图1中示出并且总体上在先前介绍的'256专利中描述的存储器单元的基本操作原理，并且因此这里将不再重复基本操作。对各种节点上的电压的简要说明有助于理解存储器单元的操作以及如何将单元最终转换成ROM单元，因此将描述如下。在传统的单个多晶硅浮置栅极阵列中，程序单元被定义为在读取操作期间提供“0”电流的存储器单元。它被定义为“0”，因为预期在编程存储器单元的浮置栅极上存储有电荷。因此，如果在编程存储器单元上存储有电荷，则存储在该单元中的该数据被读出作为逻辑数据值“1”。擦除单元被定义为可以在读取操作期间输出与待检测的零电流充分不同的少量电流的存储器单元。在一个示例中，擦除单元的电流量在读取操作期间约为5-10μA的电流，其被存储为逻辑“0”，尽管它可能稍微不同，诸如10-100nA或高于0的某个其他低值。预期擦除存储器单元的浮置栅极耗尽电荷。因此，阈值电压非常低并且电流可以从擦除存储器单元流出。该存储器单元被定义为存储“0”。下面的表1示出了在读取、编程和擦除步骤期间每个节点上的电压。
出于本公开的目的，擦除单元被定义为存储“0”并且编程单元被定义为存储“1”，但是在一些设计中，擦除单元可以被定义为存储“1”并且编程单元可以被定义为存储“0”。因此，虽然本文中使用的惯例是擦除单元是“0”并且编程单元是“1”，但是可以通过以下方式来颠倒惯例：在系统输出中的所选择的位置处具有简单的反相器以将“1”改变为“0”以及将“0”改变为“1”，或者，只是决定特定输出(无论是编程还是擦除)应当被定义为“1”并且另一个被定义为“0”，这取决于用于该特定设计的惯例。
掺杂的N型层可以在N型阱26下面并且在一些或所有位置处，但这是可选的。
表1
节点 读取 编程 擦除
CG/PW_CG LV HV 0V
SEL LV 0V HV
BL1 0V 0V 浮置
BL2 <1V 0V–IH 浮置
NW LV HV HV
PW_MEM 0V 0V HV
可以看出，对于EEPROM单元，如图1所示，当执行读取时，作为控制栅极20的P阱保持在低电压，选择线和N阱26也是如此。位线BL1和P阱存储器带保持在0伏。位线BL2小于1伏。在这个阶段，可以从EEPROM单元中读出数据。表1中还示出了各个节点上的电压以便执行程序，执行擦除的各个节点处的电压也是如此。程序序列将在存储器单元中存储“0”，并且擦除序列将在存储器单元中存储数字“1”。在编程操作期间，BL2保持在0伏或足够低以在0伏与抑制电压(IH)之间的范围内。可以看出，多个端子在特定操作期间具有相同的电压。在读取操作期间，P阱、选择晶体管和N阱26都保持在相同的电压，这是低电压。在编程操作期间，控制栅极20和N阱26都保持在高电压，并且选择线、BL1和P阱存储器的节点保持在“0”电压。在编程期间，BL2上提供的值应当约为0伏。虽然电压可能略高于0伏，但它应当始终低于高电压除以3以便确保在存储器单元浮置栅极上存储“0”。在擦除周期期间，BL1和BL2保持浮置，而选择线、N阱26和P阱存储器带被带到高电压并且控制栅极被带到0伏。
对表1的回顾表明，在编程和擦除操作期间，SEL和PW_MEM节点分别具有彼此相同的电压。因此，可以创建ROM单元，因为对于两种数据状态，SEL和PW_MEM彼此相同。对于编程操作，两个节点保持低电平，为0伏。因此，如果两个节点通过硬线连接永久连接到低电压，则这将具有创建编程的ROM单元的效果。因此，当这两个线在金属1处通过硬线连接彼此连接时，它们将连接到0伏或低电平以创建编程ROM单元。对于擦除操作，SEL和PW_MEM节点都保持高电平，为高电压HV。因此，如果两个节点通过硬线连接永久连接到高电压，则这将具有创建擦除的ROM单元的效果。
优选地，在微控制器中提供如图1所示的EEPROM阵列，并且用于控制微控制器本身的操作代码以及由微控制器操作的机器进行操作的机器的关键方面可以存储在该EEPROM中。在微控制器和产品开发的早期阶段，期望能够将不同的代码和数据值写入存储器单元，以便在各种条件下测试微控制器和产品的操作。在代码已被证明正确以在所有条件下提供微控制器和产品的正确操作之后，期望将验证的代码冻结成ROM版本。将代码冻结成ROM版本具有避免存储在EEPROM单元中的数据的未来潜在错误的益处。此外，不再需要向EEPROM单元进一步写入数据，并且从ROM读取数据通常比从EEPROM读取数据更快。因此，本公开提供了一种方法以将已经存储在EEPROM中的先前验证的代码转换成存储在完全相同的精确存储器单元中，然而，将数据存储为只读。存储器单元地址缓冲器和时钟线也保持相同。这是通过将EEPROM存储器阵列单元转换成ROM来实现的。
根据本公开的原理，先前将比特存储为“1”或“0”的完全相同的数据单元被转换成永久地存储与“1”或“0”完全相同的数据比特。该特定实施例具有以下益处：所有电路位置保持相同，因此读出数据的定时的序列将与将代码存储为EEPROM所提供的序列完全相同。具体地，当存储器单元从EEPROM转换成ROM存储器单元时，每个线的电阻将保持相同，对于各种信号，进出存储器单元的行进路径的长度也是如此，因此对任何线路或电路的位置没有改变。因此，不需要附加的测试时间，因为可以确保从ROM读出数据将在数据先前存储在EEPROM中的相同定时序列上发生。此外，由于EEPROM使用完全相同的硅和晶体管连接，因此从各种数据单元中读出数据的定时不会发生变化，无论是相对于其他数据还是相对于在读出数据的同时在微控制器上可能发生的其他时钟和序列。
通常，先前存储在非易失性存储器中的代码的冻结通常通过利用被组织为ROM而不是EEPROM的全新存储器阵列而完全替换非易失性存储器来被解决。特别地，根据现有技术的技术，微控制器上的EEPROM存储器阵列被移除并且替换为标准ROM阵列，该标准ROM阵列永久地存储现在被冻结的代码。缺点是利用新的ROM版本替换先前的EEPROM需要针对整个阵列进行多次掩模改变。由于EEPROM与ROM单元之间的不同轮廓，这种改变也改变了底部布局。此外，替换需要全新的片上系统设计验证，因为与EEPROM中存在的相比，ROM单元中存在不同的接口、定时序列和协议。因此，这增加了微控制器操作中可能发生附加错误的风险，即使代码已经被冻结。因此，在某些情况下，不是将数据代码从EEPROM版本转换成ROM版本，而是将EEPROM保留在原位，其中在其上存储有相同的数据，并且将它视为好像它是ROM，但是事实上，它仍然是EEPROM。
根据本文中提供的所提出的解决方案，仅改变单个接触件掩模，EEPROM物理结构被转换成ROM。根据EEPROM阵列中最新批准的数据代码来正式存储逻辑“1”和逻辑“0”的存储器单元存储在完全相同的单元中，并且这些单元被转换成ROM单元，这些ROM单元永久地存储逻辑“1”和逻辑“0”。根据一个替代实施例，EEPROM存储器阵列可以作为两个不同的部分进行操作。第一部分可以保持可修改并且继续作为EEPROM进行操作。在可修改的部分中，阵列的该部分未被转换成ROM版本，并且这些单元保持为EEPROM单元。存储器的这一部分针对系统提供了优点和灵活性，因为可以利用在阵列中的保持为EEPROM单元的部分中存储的不同代码来执行进一步的测试。另外，可以在现场或在产品操作的一段时间之后进行进一步的调节，以允许将附加代码存储在EEPROM阵列的该部分中。在稍后的时间，可以将附加EEPROM单元转换成ROM单元。根据该实施例，阵列的第二部分、部分24a具有通过将阵列的部分2转换成ROM存储器单元而固定在其中的代码(参见图2)。
现在将描述根据第一实施例的如图3A至图3D所示的将EEPROM单元转换成ROM单元的技术。图3A示出了如图1所示的存储器单元12的一个示例。在标准微控制器中，将提供第一金属层，其覆盖在硅中的晶体管上。为清楚起见，该第一金属层未在图1中被示出，但在图2中针对阵列部分24a而被示出。本领域中通常众所周知的是在半导体衬底之上的各种绝缘层上方提供一系列金属互连层。第一金属层通常称为金属1，后续金属层称为金属2、金属3，或者通常列为M1、M2、M3等。第一金属层M1将是在微控制器(包括CPU)中的各种晶体管之间提供电互连的布线层。它还将提供电互连以将数据读取和写入存储器单元阵列10，如图1所示。作为其标准连接的一部分的该第一金属层M1将具有布线层50，布线层50具有将金属层M1电连接到选择晶体管14的选择线的接触件52。它还将具有布线6。当存储器单元被组织为EEPROM时，将存在覆盖在多晶硅浮置栅极22上的绝缘层，以将其与M1线50和54分离。
特别地，当作为EEPROM的单个多晶硅浮置栅极存储器单元被转换成擦除ROM单元时，保持与控制栅极的浮置连接，但是将局部接触件54添加到浮置栅极22上并且将其连接到选择晶体管14。在一些实施例中，将针对该特定晶体管永久地取消选择P阱控制栅极驱动器连接。即，控制栅极将在已经进行了转换以将单元从EEPROM单元转换成擦除ROM单元的整个行中保持浮置。然后，选择线将是将保持有效的选择位线路径之一，其中选择晶体管保持导通并且存储晶体管16也保持导通和有效。
在代码已被确认是正确的并且期望永久地被存储之后，如果特定单元被计划为存储“0”，则对金属1的接触件掩模进行改变以便将线50电连接到浮置栅极22以提供新的接触件54，如图3B所示。这由文本+CNT示出，表示在该位置添加接触件。将选择晶体管电连接到浮置栅极将存储器单元转换成在ROM单元中永久地存储“0”的擦除ROM单元。即，ROM单元将被编程为始终导通，并且因此每当访问ROM单元时输出小电流。
图3D示出了当将存储器单元转换成编程ROM时期望将逻辑“1”存储到存储器单元中时要进行的改变。特别地，如图3C所示，平行于金属布线层50延伸的M1的金属布线层56也覆盖在浮置栅极22上。该附加金属线56在一个实施例中存在于图3A的结构中，但是未被示出以便更清楚。即，在一个实施例中，图3A和图3C之间的金属掩模层是相同的，并且金属线40、50和56如在标准EEPROM单元中那样存在。当期望将图3C的EEPROM单元转换成编程的并且存储逻辑“1”的ROM时，改变接触件掩模以在金属线56与浮置栅极22之间提供接触件58，如文本+CNT所示。该金属线56电连接到P阱20，P阱20在表1中被标记为PW_MEM并且在图6A至图6C中被示出。由于金属线56电连接到P阱存储器，当对于浮置栅极22做出接触件时，EEPROM单元被转换成永久编程的并且因此存储逻辑“1”的ROM单元。
即，当单个多晶硅栅极单元被转换成编程ROM单元时，浮置栅极22与控制栅极20的连接被保持，但是添加了将控制晶体管18的栅极连接到金属线56的局部接触件58，金属线56永久地连接到控制晶体管18的P阱。即，金属带56被布线以连接到P阱。在该变化中，控制栅极的P阱也被取消选择，使得控制栅极20保持在整个行中浮置。由于P阱在读取周期期间始终保持接地，选择位线路径永远不会有效，并且存储晶体管16永远不能导通并且因此保持在存储数据值“0”的永久关断位置。
因此，通过改变单个掩模，M1与多晶硅层1之间的接触件掩模，EEPROM单元可以被转换成ROM单元，并且也可以被选择以存储“1”或“0”，这取决于做出接触件的位置。改变金属1与多晶硅层级1之间的接触件掩模是低成本变化，在该过程中仅需要单个掩模。此外，在存储器单元的任何布局中都不需要改变，并且不需要附加的布线层。
图2示出了所提出的存储器阵列，其具有从EEPROM阵列转换成ROM阵列的一个部分24a。特别地，图2的存储器单元阵列10具有阵列10的从EEPROM单元转换成ROM单元的一部分60和阵列10的保持为EEPROM单元的一部分62。已经通过以关于图3A至图3D示出和描述的方式改变接触件掩模来执行该转换。特别地，通过在金属层56与浮置栅极22之间放置接触件，第一存储器单元12a已从EEPROM单元转换成存储“1”的编程单元。类似地，通过在其浮置栅极22e与金属线56之间做出接触件，存储器单元12e已从EEPROM单元转换成编程ROM单元。通过从金属线54到每个相应单元12b和12c的浮置栅极提供接触件，存储器单元12b和12c已从EEPROM单元转换成存储逻辑“0”的ROM单元，即，作为擦除单元，如图2所示。此后，存储器阵列10的部分60可以被寻址，并且数据从作为ROM阵列被读出，并且不再需要向存储器单元阵列10的该部分中编程数据，因为通过接触件掩模的改变，已经将代码永久地写入存储器的该部分的存储器单元中。另一方面，存储器单元10的部分62保持为EEPROM存储器单元，并且数据可以继续写入存储器单元10的部分62并且从存储器单元10的部分62读取。布线层M1形成连接到存储器单元12中的各种节点的线路40、50和56。针对Sel_L晶体管，布线50连接到选择晶体管14的栅极，并且针对Sel_R晶体管，布线40连接到选择晶体管14的栅极。
在图1和图2所示的实施例中，控制栅极20的P阱可以是相同的P阱，并且因此，当存储器单元被转换成ROM单元时，该P阱被选择为浮置。如图2所示，并且从图6A至图6C也可以看出，第一存储器部分的浮置栅极晶体管的P阱24a与存储器单元阵列的另一部分的P阱24b电隔离。因此，当存储器的一部分变为ROM并且存储器的另一部分保持为EEPROM时，可以在这些相应的P阱中提供不同的电压。虽然图1中所示的存储器单元阵列具有用于存储器阵列的两个部分的公共P阱控制栅极20，但是在一种设计中，P阱20将是物理上分离的P阱，该P阱与对于EEPROM阵列的另一部分相比对于EEPROM阵列的一个部分是电隔离的。例如，下一对存储器单元行可以以侧向阶梯模式来被组织，其中相邻行的P阱24被共享并且控制栅极的P阱对于该特定行与其他行是电隔离的。阵列可以是关于控制栅极P阱或浮置栅极P阱的镜像。因此，可以针对存储器阵列的不同部分选择具有电隔离的P阱的阵列的行，该不同部分可以保持为EEPROM，或者替代地可以成为ROM阵列并且存储器阵列的其他部分可以保持为EEPROM。
图6A具有掩埋N阱41和进一步重N掺杂隔离区27的附加特征。这些提供附加的噪声保护并且可以在一些设计中减少寄生电流。图6B是更基本的单元布局的示例，并且在很多情况下是可接受的。图6C具有一些不同的特征，并且一般地对应于先前已经介绍并且通过引用并入本文的美国专利8,693,256的图5。
根据本文中教导的原理，通过仅改变阵列中的单个掩模，将非易失性存储器替换为ROM。因此，通过使用相同的架构和完全相同的布局，可以容易地将以非易失性存储器开始的电路转换成ROM。这允许客户灵活地将微控制器的代码存储在非易失性存储器或ROM中。该提议的集成可以用于很多不同类型的EEPROM。已经提供了不同EEPROM的三个示例，并且可以理解，不同的EEPROM存储器单元可以使用本文中教导的原理，并且通过使用单个掩模而从EEPROM转换成ROM存储器单元。在如本文中讨论的各种实施例中，提供从金属到多晶硅线的接触件的接触件掩模是被改变以便将单元从EEPROM转换成ROM单元的掩模。可替代地，并且如本文中的一个实施例中讨论，被改变的单个掩模也可以是多晶硅蚀刻掩模。可替代地，它也可以是金属1蚀刻掩模。因此，本文中讨论的所提出的集成提供实际接触件位置的仅非常少的变化并且不改变实际布局，并且因此不影响将数据传输到同一管芯上的其他电路的定时，并且不需要对管芯的基于存储器单元位于不同位置或者具有不同的距离以用于信号传播行进的CPU系统进行全部重新设计。在预期EEPROM将被转换成ROM的一些实施例中，对作为P阱带的金属布线的布线被选择为具有将在浮置栅极之上延伸的局部布线，使得新的接触件可以被提供用于那些期望将它们转换成ROM单元的存储器单元。另外，除了本文中具体示出的那些之外，可以使用很多不同类型的EEPROM单元，并且使用本文中教导的原理，可以将EEPROM单元从EEPROM单元转换成ROM单元。
图4A至图4D示出了用于将EEPROM存储器单元转换成具有永久地存储在其中的数据的ROM单元的另一替代实施例。图4A示出了EEPROM存储器单元70的不同设计，其具有两个选择晶体管，左选择晶体管72和右选择晶体管74。它具有先前关于图1和图6示出和描述的类型的多晶硅浮置栅极。因此，第二实施例中所示的存储器单元的操作稍有不同；然而，对于本领域技术人员来说，基于本文中提供的描述，可以容易地将其操作理解为已知要用在微控制器中的类型的标准EEPROM单元。在如图4A所示的EEPROM单元中，第一金属层M1包含两个选择线以在读取和写入期间选择EEPROM单元。第一金属线76连接到左选择晶体管72，并且第二金属线78连接到右选择晶体管74。这些连接允许向存储器单元70读取和写入数据。通过选择性地激活不同的晶体管并且施加电压，可以将任何期望的数据位值写入存储器单元，以存储“1”或“0”。在代码被确认为准确之后，并且如果期望冻结代码，则可以将图4A所示的EEPROM单元转换成可以选择性地存储“1”或“0”的ROM单元。如果期望将数据位存储为永久“0”使得ROM单元成为擦除ROM单元，则如图4B所示，改变接触件掩模以将左选择晶体管在接触件位置83处电连接到浮置栅极22。这将左选择晶体管电连接到浮置栅极并且永久地将存储器单元改变为擦除ROM单元。另一方面，如果期望将EEPROM单元改变为永久编程ROM单元以在其中永久地存储逻辑“1”，则改变接触件掩模以通过在金属线78上形成附加接触件来提供将右选择晶体管栅极电连接到浮置栅极22的接触件82，如图4D所示。因此，利用图4A和图4C所示类型的不同EEPROM单元，再次利用对单个掩模、金属1到多晶硅接触件掩模的改变，可以将EEPROM单元转换成永久地存储期望的逻辑数据位(无论是“1”还是“0”)的ROM单元。
图5A至图5D示出了不同类型的EEPROM单元和不同的技术，通过该技术可以改变单个掩模，以便将“1”或“0”永久地存储到ROM单元中。在该不同的存储器单元90中，浮置栅极22以与先前描述的方式类似的方式从控制栅极延伸到存储晶体管16。在该特定存储器单元布局中，金属线M1可以不存在于存储器单元中的该位置处，或者可以存在，这取决于期望的设计参数。如果期望将图5A的存储器单元转换成永久擦除的ROM单元，则改变多晶硅掩模以具有新的配置。在新的多晶硅掩模配置中，存储晶体管16的栅极使用多晶硅带92经由多晶硅层电连接到选择晶体管14的栅极。作为该掩模改变的一部分，受控晶体管18之间的电连接被去除，使得在控制栅极20与先前作为浮置栅极22存在的浮置栅极之间没有电连接。因此，通过多晶硅层级掩模的这种单一改变，图5A的EEPROM单元永久地改变为处于擦除状态并且因此永久地存储“0”的ROM单元。
如果期望将EEPROM转换成编程ROM单元，则如图5D所示进行从图5C所示的存储器单元的转换。特别地，在该转换中，对多晶硅层级进行相同的掩模改变，以便将存储晶体管16电连接到选择晶体管14的栅极。此外，在芯片上的不同位置，多晶硅线94电连接到P阱。连接多晶硅层级94的特定晶体管未在图5D中示出；然而，它将存在于存储器阵列10内或存储器阵列10外部的位置处，并且本领域普通技术人员可以容易地理解和实现这种多晶硅线与P阱的连接。这可以仅通过改变多晶硅掩模来再次实现，该多晶硅掩模提供存储晶体管16与选择晶体管14之间的多晶硅层的连接，并且还将该多晶硅层转换成电连接到P阱。在一些实施例中，这可以还具有通过在多晶硅层与P阱之间添加接触件的两个掩模层的改变，但是在其他实施例中，将仅需要单个掩模改变，即，多晶硅的改变，以在先前存在的接触件之上延伸。即，对P阱的接触件可以在半导体管芯上的所选择位置处被提供，并且延伸到绝缘层的顶部。当单元作为EEPROM操作时，图5A和图5C中的多晶硅层的形状被选择为走向不同的路径而不覆盖在存在的该接触件上。这可以通过使多晶硅层级恰好在到达接触件之前终止或者使其形状使得它避免接触件从P阱向上延伸到多晶硅层的这些位置来完成。然后，当期望冻结存储器单元中的代码时，改变多晶硅掩模，使得现在的多晶硅层被布线以与在先的接触件掩模中存在的对P阱的接触件重叠。这将提供从多晶硅层到P阱的电连接，并且因此根据期望的代码值将数据存储为“1”或“0”。
在另一替代实施例中，也可以使用金属掩模层M1的变化来实现如图5A至图5D所示的转换。特别地，连接线92和94可以通过改变金属1掩模和金属1互连线中形成的连接92和94来实现，而不是由多晶硅制成。作为金属1中的该掩模改变的一部分，还将在多晶硅掩模中进行改变以便切断控制晶体管18与存储晶体管16之间的连接。
可以组合上述各种实施例以提供另外的实施例。在本说明书中提及和/或在申请数据表中列出的所有美国专利、美国专利申请公开、美国专利申请、外国专利、外国专利申请和非专利公开均通过引用整体并入本文。如果需要，可以修改实施例的各方面以采用各种专利、申请和公开的概念以提供其他实施例。
根据以上详细描述，可以对实施例进行这些和其他改变。通常，在所附权利要求中，所使用的术语不应当被解释为将权利要求限制于在说明书和权利要求中公开的特定实施例，而是应当被解释为包括所有可能的实施例以及这样的权利要求有权享有的等同物的全部范围。因此，权利要求不受本公开的限制。

Claims (20)

1.一种存储器单元，包括：
衬底；
第一阱，在所述衬底中；
第一栅极绝缘体，位于所述衬底中的所述第一阱上方；
浮置栅极，位于所述第一栅极绝缘体上方；
第二栅极绝缘体，位于所述衬底中的所述第一阱上方；
选择栅极，位于所述第一阱之上的所述第二栅极绝缘体上方；
第二阱，在所述衬底中与所述第一阱隔开；
第三栅极绝缘体，位于所述衬底中的所述第二阱上方；
其中所述浮置栅极从所述第一阱延伸到所述第二阱并且位于所述第三栅极绝缘体上方。
2.根据权利要求1所述的存储器单元，进一步包括：
控制栅极电极，耦合到所述第二阱以引起所述第二阱用作针对浮置栅极晶体管的控制栅极。
3.根据权利要求1所述的存储器单元，其中所述浮置栅极由多晶硅组成。
4.根据权利要求1所述的存储器单元，进一步包括在所述衬底中位于所述第一阱与所述第二阱之间的隔离区。
5.根据权利要求4所述的存储器单元，其中所述隔离区是N掺杂阱。
6.根据权利要求1所述的存储器单元，其中所述第一阱和所述第二阱是P掺杂阱。
7.根据权利要求1所述的存储器单元，进一步包括连接到所述第一阱的第一位线。
8.一种制造ROM单元的方法，包括：
形成具有浮置栅极、控制栅极、第一阱和选择栅极的EEPROM单元；
形成覆盖在所述EEPROM单元上的金属线；
将数据存储在所述EEPROM单元中；
通过在所述金属线与所述浮置栅极之间形成接触件来将所述EEPROM单元转换成ROM单元。
9.根据权利要求8所述的方法，其中所述接触件形成在用以将所述浮置栅极连接到所述选择栅极的位置处。
10.根据权利要求8所述的方法，其中所述接触件形成在用以将所述浮置栅极连接到所述第一阱的位置处。
11.根据权利要求8所述的方法，进一步包括：形成第一组EEPROM单元和第二组EEPROM单元。
12.根据权利要求11所述的方法，进一步包括：
将所述第一组EEPROM单元转换成ROM单元；以及
将所述第二组EEPROM单元保持为EEPROM单元。
13.根据权利要求8所述的方法，进一步包括：在形成所述第一阱的同时形成第二阱。
14.根据权利要求13所述的方法，其中所述控制栅极在所述第二阱中。
15.一种形成存储器的方法，包括：
形成EEPROM单元，所述EEPROM单元具有阱、覆盖在所述阱上的浮置栅极、控制栅极和选择栅极；
将所述EEPROM单元转换成ROM单元。
16.根据权利要求15所述的方法，其中所述转换步骤包括：
将所述浮置栅极电连接到所述选择栅极。
17.根据权利要求15所述的方法，其中所述转换步骤包括：
将所述浮置栅极电连接到所述阱。
18.根据权利要求15所述的方法，进一步包括：
形成覆盖在所述EEPROM单元上的金属线。
19.根据权利要求18所述的方法，其中所述转换步骤包括
在所述金属线与多晶硅线之间形成接触件。
20.根据权利要求15所述的方法，进一步包括：
将数据存储在所述EEPROM单元中；
测试所述数据；
在存储在所述EEPROM单元中的所述数据已被测试之后执行所述转换步骤。
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