CN110176492B - 半导体器件及其形成方法 - Google Patents

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Abstract

本发明披露了一种半导体器件以及形成该半导体器件的方法。高电子迁移率晶体管(HEMT)类型的半导体器件具有位于半导体层上的双层SiN膜，其中第一SiN膜通过低压化学气相沉积(LPCVD)技术形成，而第二SiN膜通过等离子体辅助CVD(p‑CVD)技术形成。另外，栅极具有双金属布置方式，其中一种金属包含镍(Ni)作为肖特基金属，另一种金属不含Ni且覆盖前一种金属。本发明的特征在于：所述第一金属与半导体层接触，但与第二SiN膜分离。

Description

半导体器件及其形成方法
相关申请的交叉引用
本申请基于并要求2018年2月19日提交的日本专利申请No.2018-026770的优先权，该申请的全部内容以引用方式并入本文。
技术领域
本发明涉及半导体器件，尤其涉及主要由氮化物半导体材料制成的半导体器件，并且涉及形成该半导体器件的方法。
背景技术
主要由氮化物半导体材料制成的高电子迁移率晶体管(HEMT)类型的半导体器件在本领域中为人们所熟知，并逐渐进入实际应用阶段。现有日本专利文献公开No.JP2017-059621A和JP2004-022773A披露了具有氮化镓(GaN)层和层叠在GaN层上的氮化铝镓(AlGaN)层的HEMT，其中氮化镓(GaN)层和氮化铝镓(AlGaN)层在其之间的界面处诱导产生二维电子气(2DEG)，从而显示出HEMT的优异调制性能。
这种由氮化物半导体材料制成的HEMT通常提供包含镍(Ni)的栅极，从而实现与氮化物半导体层间的良好肖特基接触。当这种HEMT还包括氮化硅(SiN)膜以通过物理和化学方式保护栅极时，Ni原子易于扩散至SiN膜中而形成硅化镍，这可改变栅极的形状。例如，当栅极的长度小于200nm时；Ni扩散可能会使栅极的一部分丢失，从而降低HEMT的性能，例如栅极电阻升高，栅漏电流升高等。因此，需要防止Ni扩散至SiN膜中。
发明内容
本发明的一个方面涉及高电子迁移率晶体管(HEMT)类型的半导体器件。该半导体器件包括设置在衬底上的半导体层、设置在半导体层上的第一氮化硅(SiN)膜、设置在第一SiN膜上的第二SiN膜、包含镍(Ni)的第一金属、以及包括第一金属和第二金属的栅极。第一SiN膜具有开口，并且第二SiN膜具有另一开口，其中第二SiN膜中的开口与第一SiN膜中的开口重叠并将其覆盖。栅极中的第一金属与从第一SiN膜的开口中露出的半导体层接触，但第一金属与第二SiN膜分离。第二金属覆盖第一金属并且填充第二SiN膜中的另一开口。
本发明的另一方面涉及形成高电子迁移率晶体管(HEMT)类型的半导体器件的方法。该方法包括如下步骤：(a)在衬底上外延生长半导体层；(b)通过低压化学气相沉积(LPCVD)技术在半导体层上沉积第一氮化硅(SiN)膜；(c)通过等离子体辅助化学气相沉积(p-CVD)技术在第一SiN膜上沉积第二SiN膜；(d)通过使用包含氟(F)的反应性气体依次选择性蚀刻第二SiN膜和第一SiN膜，从而在第一SiN膜中形成开口并在第二SiN膜中形成另一开口，其中第二SiN膜中的另一开口与第一SiN膜中的开口重叠并将其完全覆盖；(e)在第一SiN膜的第一开口中沉积包含镍(Ni)的第一金属；以及(f)沉积第二金属，以覆盖第一金属并填充第二SiN膜中的第二开口。在本发明的半导体器件中，第一金属和第二金属形成栅极。本发明方法的一个特征为：如此进行第一金属的沉积，使得第一金属覆盖暴露于第一开口中的半导体层，而不与第二SiN膜接触。
附图说明
参考附图，从对本发明的优选实施方案进行的以下详细描述中，将更好地理解前述和其他目的、方面和优点，其中：
图1为根据本发明第一实施方案的半导体器件的截面视图；
图2A至图2C为图1所示半导体器件在器件形成方法的各步骤中的截面视图；
图3A和图3B为半导体器件在图2C所示步骤之后的所述方法的各步骤中的截面视图；
图4A和图4B为半导体器件在图3B所示步骤之后的所述方法的各步骤中的截面视图；
图5A和图5B为半导体器件在图4B所示步骤之后的所述方法的各步骤中的截面视图；
图6A和图6B为具有常规布置的半导体器件的截面视图，其不具有防止Ni原子向SiN膜中扩散的元件或结构；以及
图7A和图7B比较了通过等离子体辅助化学气相沉积(p-CVD)技术形成的SiN膜和通过低压化学气相沉积(LPCVD)技术形成的另一SiN膜的FTIR谱。
具体实施方式
接下来，将参照附图描述根据本发明的一些实施方案。在附图描述中，相同或类似的数字或符号表示相同或类似的元件，并且不再赘述。
图1为根据本发明实施方案的高电子迁移率晶体管(HEMT)类型的半导体器件的截面视图。如图1所示，HEMT 1具有衬底2、缓冲层3、沟道层4、阻挡层5、盖层6、钝化膜9、以及源极7、漏极8和栅极10，其中由缓冲层3至盖层6这些层形成半导体堆叠体S，这些层通过外延生长的方式依次生长于衬底2上。
衬底2可为碳化硅(SiC)。缓冲层3起到沟道层4的成核层的功能，缓冲层3可为氮化铝(AlN)且厚度为10nm至20nm，这意味着缓冲层3在衬底2上是非连续的，并且可由岛状物构成。沟道层4(其用作载流子传输层)可为本征型氮化镓(i-GaN)。由于GaN与SiC间的润湿性较小，因此GaN层不能够直接外延生长于SiC衬底上。因此，当AlN缓冲层3介于GaN沟道层4和SiC衬底2之间时，则GaN沟道层4可生长于SiC衬底2上。沟道层4的厚度为0.4μm至2.0μm。
阻挡层5(其可以用作载流子产生层)的电子亲和性可小于GaN沟道层4的电子亲和性。阻挡层5的带隙能量大于GaN沟道层4的带隙能量，例如，阻挡层5可为氮化铝镓(AlGaN)、氮化铟镓(InAlN)和氮化铟铝镓(InAlGaN)等；而沟道层由GaN制成。本实施方案的HEMT 1具有由AlGaN制成的阻挡层5。AlGaN阻挡层5和GaN沟道层4在接近两者之间的界面的区域中产生应力，这是由这两种材料间的晶格失配所致，其中应力会在界面中(确切地说，是在GaN沟道层4中与AlGaN阻挡层5之间的界面处)产生压电电荷，这在GaN沟道层中的该界面处形成二维电子气(2DEG)。阻挡层5的厚度可为5nm至30nm。此外，阻挡层5可具有n型传导，其中源自阻挡层5中的给体的电子被加入到压电电荷，从而形成GaN沟道层4中的沟道。
盖层6(其外延生长于阻挡层5上)的厚度可小于5nm。HEMT1并不总是具有盖层6。此外，盖层6可具有n型传导。
源极7在形成于半导体堆叠体S的表面中的凹槽R1内与阻挡层5接触。此外，漏极8在形成于半导体堆叠体S中的另一凹槽R2中与阻挡层5接触。有时将源极7和漏极8称作欧姆电极，其在电流-电压特性中显示出非整流性能。可通过使厚度分别为约30nm和300nm的金属钛(Ti)和铝(Al)堆叠，从而形成源极7和漏极8。可用钽(Ta)替代钛(Ti)。此外，用于欧姆电极7和8的堆叠金属的上部还可具有厚度约30nm的另一层Ti或Ta。
钝化膜9通过机械方式和化学方式保护半导体堆叠体S以及欧姆电极7和8。钝化膜9包括位于半导体堆叠体S上的第一氮化硅(SiN)膜11和位于前述SiN膜11上的第二SiN膜12。第一SiN膜11(其保护盖层6)与盖层6以及欧姆电极7和8接触。第一SiN膜11的厚度可为10nm至60nm，并且其组成不需要为化学计量组成(Si3N4)，其组成可为富Si组成。可通过低压化学气相沉积(LPCVD)技术沉积本实施方案的第一SiN膜11，其折射率为2.2至2.5。第一SiN膜11还具有开口11a至11c，其中开口11a和11b中暴露出第一凹槽R1和第二凹槽R2，而余下的开口11c露出盖层6，并且开口11c的截面呈锥形，该锥形截面的底部宽度W1为80nm至200nm。
第二SiN膜12(其可增强前述SiN膜11)不与盖层6接触。第二SiN膜12的厚度可为20nm至80nm。第二SiN膜12的组成不需要为化学计量组成(Si3N4)，但是其折射率小于第一SiN膜11的折射率。具体而言，第二SiN膜12的折射率大于1.85但小于2.1，优选小于2.0。本实施方案的第二SiN膜12通过等离子体辅助化学气相沉积(p-CVD)技术形成。
第二SiN膜12也具有开口12a至12c，其中前两个开口12a和12b分别露出源极7和漏极8，而后一开口12c与第一SiN膜11中的开口11c重叠，以露出盖层6以及其中的开口11c。后一开口12c也具有锥形截面，该锥形截面的底部宽度W2为100nm至220nm。此外，开口12c和开口11c具有或基本上具有共同的中心。由于第二SiN膜12中的开口12c的区域宽于开口11c，因此第一SiN膜11可在第二SiN膜12中的开口12c中形成阶梯。
如上所述，第一SiN膜11由LPCVD技术沉积，而第二SiN膜12由p-CVD技术沉积，这意味着与第二SiN膜12相比，第一SiN膜11是紧实且致密的，并且第一SiN膜11的氢浓度小于第二SiN膜12中的氢浓度。因此，第一SiN膜11的折射率大于第二SiN膜12的折射率。另外，当通过使用含氟(F)的反应性气体(如四氟化碳(CF4)、六氟化硫(SF6)等)将SiN膜11和12进行干法蚀刻时，第一SiN膜11所显示出的蚀刻速率小于第二SiN膜12的蚀刻速率。例如，虽然蚀刻速率取决于多种条件，但是使用SF6时，第一SiN膜11的蚀刻速率为第二SiN膜12的蚀刻速率的几乎1/3；而在使用CF4时，第一SiN膜11的蚀刻速率为第二SiN膜12的蚀刻速率的几乎2/3。
栅极10(其填充了第一SiN膜11中的开口11c和第二SiN膜12中的开口12c)与位于半导体堆叠体S的顶部的盖层6接触。栅极10的截面呈字母T状，其高度大于第一SiN膜11和第二SiN膜12的总厚度，例如，其高度为大于300nm但小于900nm。如图1所示，栅极10完全覆盖暴露于第一SiN膜11的开口11c中的盖层6。栅极10包括含有镍(Ni)的第一金属21以及不含Ni的第二金属22。
第一金属21(其与盖层6接触)形成于第一SiN膜11的开口11c中。本实施方案的第一金属21形成于开口11c中，从而完全覆盖盖层6并部分覆盖于开口12c中；即，第一金属21的高度大于第一SiN膜11的厚度但小于两个SiN膜11和12的总厚度，具体而言，第一金属21的厚度为30nm至60nm。第一金属21具有梯形截面，该梯形的下部底座的宽度W3基本上等于开口11c的宽度W1，其中前述宽度W3对应于HEMT 1的栅极长度。第一金属21的底部宽度W3(即，HEMT 1的栅极长度)大于50nm但小于200nm，其窄于第二SiN膜12中的开口12c的底部宽度W2。因此，第一金属21与第二SiN膜12分离，从而露出位于第二SiN膜12的开口12c中由第一SiN膜11形成的阶梯。第一金属21的底部宽度W3可小于开口11c的底部宽度W1，或大于底部宽度W1从而围绕第一SiN膜11的开口11c部分覆盖第一SiN膜11，但是第一金属21需要与第二SiN膜12分离。
第二金属22填充第二SiN膜12中的开口12c，从而覆盖第一金属21。具体而言，第二金属22的一部分填充形成于开口11c和12c中的、未被第一金属21填充的间隙，并且第二金属22的另一部分围绕开口12c在第二SiN膜12上延伸。即，通过使第二金属22填充第一金属21与第二SiN膜12之间的间隙，从而使第一金属21与第二SiN膜12分离。第二金属22可为由(例如)金(Au)制成的单层，或者为钛、铂和金的堆叠层(Ti/Pt/Au)，其中Ti与第一金属21和第二SiN膜12接触。第二金属22的厚度可为200nm至500nm，并且第二SiN膜12的基部宽度W4大于第一金属21的底部宽度W3。第二金属22的宽度W4可为300nm至800nm，其一侧比第一金属21的底部宽度W3大约200nm。
接下来，将参照图2至图5描述根据实施方案的半导体器件1的形成方法，其中图2A至图3B示出了半导体器件在该方法的各步骤中的相应截面视图，而图4A至图5B放大了位于栅极10周围且被图3B中所示虚线框包围的主要部分在该方法的各步骤中的相应截面视图。
首先，如图2A所示，该方法通过金属有机化学气相沉积(MOCVD)技术在衬底2上形成半导体堆叠体S，其中MOCVD技术依次外延生长AlN层(缓冲层3)、GaN层(沟道层4)、AlGaN层(阻挡层5)和GaN层(盖层6)。随后，如图2B所示，该方法通过LPCVD技术在半导体堆叠体S上形成第一SiN膜11，其中LPCVD技术将沉积条件设定为：沉积压力为10Pa至100Pa，沉积温度为650℃至900℃。此外，LPCVD技术供给氨(NH3)和二氯硅烷(SiH3Cl2)以分别作为氮(N)和硅(Si)的原料。在可供选择的另一种方式中，LPCVD技术可供给氮气(N2)和硅烷(SiH4)以分别作为N和Si的原料。选择各原料的流量，使得第一SiN膜11具有富Si组成。即，将Si的原料的流量设定为大于使SiN膜达到化学计量时的流量。本实施方案在沉积温度和沉积压力分别为850℃和50Pa的条件下沉积厚度为20nm的第一SiN膜11；同时使用SiH2Cl2和NH3作为原料。
随后，如图2C所示，在半导体堆叠体S上形成源极7和漏极8。具体而言，在将形成源极7和漏极8的区域内，该方法通过(例如)反应性离子蚀刻(RIE)技术部分去除第一SiN膜11、盖层6和一部分的阻挡层5。RIE可完全去除阻挡层5以露出该区域内的沟道层4的表面，或者可保留一部分的阻挡层5。此外，RIE技术可仅去除第一SiN膜11以露出半导体堆叠体S的表面，即，盖层6的表面。然后，通过真空蒸发在凹槽R1和R2内形成钛(Ti)和铝(Al)的堆叠金属。通过在550℃至600℃的温度下使Ti和Al的堆叠金属合金化5分钟，从而可在相应的凹槽R1和R2内形成分别显示出非整流性能的源极7和漏极8。将堆叠金属合金化的方法还加热了第一SiN膜11，这可除去通过LPCVD技术形成的第一SiN膜11中所固有包含的氢(H2)，从而使第一SiN膜11更为紧实。
随后，如图3A所示，该方法通过p-CVD技术在第一SiN膜11以及源极7和漏极8上沉积第二SiN膜12，其中p-CVD技术将沉积温度条件设定为低于第一SiN膜11的沉积温度，例如，设定为低于350℃。本实施方案将沉积温度和沉积压力分别设定为315℃和10Pa。另外，p-CVD技术供给SiH4和NH3以分别作为Si和N的原料。这些原料被氮气(N2)稀释。所形成的本实施方案的第二SiN膜12的厚度可为40nm。
随后，如图3B所示，该方法在第二SiN膜12上旋涂光刻胶50，并通过电子束(EB)曝光以及随后的显影从而在光刻胶中形成开口50a，其中开口50a的形成位置为第一SiN膜11中将要形成开口11c的位置。
然后，如图4A所示，该方法依次形成第二SiN膜12中的开口12c和第一SiN膜11中的开口11c。具体而言，RIE技术(其使用包含氟(F)的反应性气体，如四氟化碳(CF4)、六氟化硫(SF6)等)可利用具有开口50a的图案化光刻胶50作为蚀刻掩模从而形成开口12c和11c。本实施方案的方法采用如下蚀刻条件：蚀刻气体为SF6(从对SiN膜11和12进行各向同性蚀刻的角度考虑)，RF功率为100W，蚀刻压力为1Pa，室温。如上所述，第一SiN膜11的蚀刻速率小于第二SiN膜12的蚀刻速率，RIE技术对第二SiN膜12的蚀刻程度大于第一SiN膜11。另外，第二SiN膜12在RF等离子体中的暴露长于第一SiN膜11，从而使得第二SiN膜12中所形成的开口12c宽于第一SiN膜11中所形成的开口11c；即，与第一SiN膜11相比，第二SiN膜12可发生更大的侧壁蚀刻(side etching)。第二SiN膜12中的更大的侧壁蚀刻使得第二SiN膜12中的开口12c的宽度W2大于图案化光刻胶50中的开口50a的宽度W5，从而在图案化光刻胶50中相对于第二SiN膜12中的开口12c形成悬臂(overhang)。
随后，如图4B所示，第一金属21形成于半导体堆叠体S上。具体而言，物理沉积技术(如真空蒸发)可继续沉积第一金属21，使之与暴露于SiN膜11和12的开口12c和11c中的盖层6接触，并继续沉积阻挡金属23，其中阻挡金属不仅可防止第一金属21发生氧化并腐蚀，而且还可增强第二金属22与第一金属21间的密合性。阻挡金属23可为钛(Ti)、铂(Pt)、钯(Pd)等。从易于去除图案化光刻胶50的角度考虑，第一金属21和阻挡金属23的总厚度小于第一SiN膜11和第二SiN膜12的总厚度。本实施方案沉积了厚度为50nm的第一金属21和厚度为10nm的阻挡金属23。由于图案化光刻胶50在其开口50a中相对于第二SiN膜12形成悬臂，因此第一金属21和阻挡金属23可与图案化光刻胶50分离。第一金属21和阻挡金属23的沉积避开了第一SiN膜11。具体而言，优选的是，在图4B中，第一SiN膜11的暴露于第二SiN膜12的开口12c中的表面未被第一金属21和阻挡金属23覆盖，但是形成开口11c的边缘的第一SiN膜11可被第一金属21和阻挡金属23覆盖。图4B中所示布置的关键特征为：第一金属21和阻挡金属23不与第二SiN膜12接触。残余金属51和52留在图案化光刻胶50上。
随后，如图5A所示，通过将衬底2浸泡于有机溶剂中，从而将图案化光刻胶50连同残留于其上的残余金属51和52一起去除(这可称为剥离技术)。由于第一金属21和阻挡金属23与图案化光刻胶50分离，因此仅去除了残余金属51和52，而第一金属21和阻挡金属23保留于半导体堆叠体S上。
随后，如图5B所示，所述方法进一步形成第二金属22，该第二金属22覆盖第一金属21并填充第二SiN膜12中的开口12c。具体而言，准备具有开口的另一图案化光刻胶(图中未示出)，该开口完全暴露第二SiN膜12中的开口12c以及第二SiN膜12中位于开口12c周围的表面。通过利用所述另一光刻胶进行的第二金属22的物理沉积可形成第二金属22。通过剥离技术去除残留在另一光刻胶上的残余金属，由此第二金属22保留于第二SiN膜12上，并完全覆盖第一金属21和阻挡金属23、以及第二SiN膜12中位于开口12c周围的表面。由此，完成了形成图1所示HETM 1的方法。另一绝缘膜可覆盖第二金属22和第二SiN膜12以通过物理和化学方式保护栅极10。
接下来，将参照图6A和图6B描述根据本发明实施方案的半导体器件及其形成方法的优点，其中图6A和图6B为常规半导体器件的截面视图。
如图6A所示，与本实施方案的半导体器件类似，常规实例的HEMT 100具有位于凹槽R1和R2中的半导体堆叠体S，位于凹槽R1和R2中的源极7和漏极8、SiN膜109和栅极110。然而，与本发明实施方案不同的是，常规器件100的SiN膜109形成为单层并且是通过p-CVD技术形成的。该常规器件的栅极110(其截面呈字母T状)包括与SiN膜109和半导体堆叠体S接触的Ni层121、以及位于Ni层121上的Au层122。Ni层121包括直接与盖层6接触的第一部分121a、与SiN膜109的末端或边缘接触的第二部分121b、以及在SiN膜109的位于开口109c周围的上表面上延伸的第三部分121c。图6A和图6B中所示的常规HEMT还具有延伸自源极7的源极互连131、延伸自漏极8的漏极互连132、以及覆盖SiN膜109和栅极110的钝化膜113，其中钝化膜113由SiN制成，并且其通过p-CVD技术形成。
如图6B所示，Ni层121的一部分可扩散至围绕栅极110的SiN膜113中。例如，Ni层121中的Ni原子可扩散至钝化膜113中与Ni层121的第三部分121c的边缘接触的部分113a和113b。当通过透射电子显微镜(TEM)观察栅极110时，Ni层121中的第一部分121a的晶体质量优于第三部分121c的晶体质量，这似乎说明了第一部分121a可能反映了位于其下方的盖层6的晶体质量；同时，沉积于SiN膜109(其为非结晶的)的表面109d上的第三部分121c显示了较差的晶体质量，与第一部分121a相比，这加速了Ni原子的扩散。
本发明的HEMT 1(其通过根据本发明实施方案的方法形成)具有双层SiN膜11和12，其中前者SiN膜通过LPCVD技术形成，而后者SiN膜通过p-CVD技术形成，并且栅极10包括两种金属21和22，其中前者金属21包含Ni并且与第二SiN膜12分离，而后者金属不含Ni但是与第二SiN膜12接触。第一SiN膜11具有宽度为W1的开口11c，第一金属21形成于该开口11c中，从而使第一金属21与第二SiN膜12分离，第二SiN膜12设置在第一SiN膜11上并且具有开口12c，其中开口12c的宽度W2大于开口11c的宽度W1。由于仅有不含Ni的第二金属22与通过p-CVD技术形成的第二SiN膜12接触，而包含Ni的第一金属21与第二SiN膜12分离(第二金属22介于第一金属21和第二SiN膜12之间)，因此可有效防止第一金属21中的Ni原子扩散至具有稀疏(sparse)特征的第二SiN膜12中。
第一金属21的厚度小于第一SiN膜11和第二SiN膜12的总厚度，这确保在沉积的第一金属21和沉积于图案化光刻胶50上的残余金属之间形成间隙。因此，用于除去沉积于图案化光刻胶50上的残余金属的剥离技术变得容易，并且能够有效防止在去除图案化光刻胶时第一金属21被去除。
第一SiN膜11是通过LPCVD技术在高于650℃的沉积温度下沉积的，而第二SiN膜12是通过p-CVD技术在低于350℃的沉积温度下沉积的，可通过这两个SiN膜11和12的膜质量方面的紧实或稀疏度从而明显地区分这两个膜。即，与第二SiN膜12相比，第一SiN膜11紧实且坚硬，这使得在相应的膜12和11中形成开口12c和11c时的选择更多。即，与第二SiN膜12相比，第一SiN膜11在RIE工艺中显示出更小的蚀刻速率。因此，即使当使用彼此相同的条件依次蚀刻第二SiN膜12和第一SiN膜11时，第二SiN膜12中的开口12c仍比第一SiN膜11中的开口11c更宽。
第一SiN膜11是通过LPCVD技术在使SiN膜具有富Si组成的条件下形成的，第一SiN膜11的折射率大于2.2，而第二SiN膜12是通过p-CVD技术在使SiN膜基本上具有化学计量组成的条件下形成的，第二SiN膜12显示出小于2.1的折射率，优选小于2.0。
图7A和图7B比较了通过傅里叶变换红外光谱(FT-IR)测得的通过p-CVD技术形成的SiN膜(图7A)和通过LPCVD技术形成的SiN膜(图7B)的光谱。在图7A和图7B中，横轴对应于波数，而纵轴示出了相应的膜的吸光度。图7A中示出的FTIR光谱在2200cm-1附近显示出了小峰，而图7B中示出的FTIR光谱除了在800cm-1附近以外未显示出任何其他的峰。FTIR光谱中在2200cm-1附近观察到的峰源自Si-H键的伸缩振动。因此，可推测通过p-CVD技术沉积的SiN膜(图7A)的氢(H)浓度大于通过LPCVD技术沉积的另一SiN膜(图7B)的氢浓度。如此，与通过p-CVD技术沉积的SiN膜(图7A)相比，通过LPCVD技术沉积的SiN膜显示出更好的膜质量。
尽管已经出于示例的目的描述了本发明的具体实施方案，但是各种修改和改变对于本领域技术人员而言是显而易见的。例如，半导体堆叠体S还可包括缓冲层3、沟道层4、阻挡层5和盖层6以外的其他的层。另外，在本实施方案中，栅极10中的第一金属21完全覆盖了从第一SiN膜11的开口11c中露出的盖层6。然而，本发明的关键特征为：包含Ni的第一金属21至少与通过p-CVD技术沉积的SiN膜物理分离；由于与通过p-CVD技术沉积的SiN膜相比，通过LPCVD技术沉积的SiN膜显示出更好的紧实性，这意味着Ni原子难以扩散至由LPCVD技术形成的SiN膜中。因此，包含Ni的第一金属21无需与第一SiN膜11分离，并且可在第一SiN膜11上延伸。
另外，本实施方案在第一金属21中设置了阻挡金属23，以防止Ni原子扩散至第二金属22中。然而，当Ni原子向第二金属22中的扩散并未引发或者基本上未引发栅极金属10的劣化时，则第一金属21无需具有阻挡金属。即使在不具有阻挡金属的布置中，第一金属的厚度也优选小于第一SiN膜11和第二SiN膜12的总厚度。
另外，本实施方案通过第二金属22的物理沉积以及后续的剥离技术(其用于除去沉积于图案化光刻胶50上的残余金属)的连续方法来形成第二金属22。然而，第二金属22的沉积方法可采用其他技术。例如，可通过金(Au)的电镀来沉积第二金属22。即，在形成第一金属21之后，在第二SiN膜12和第一金属21的全部表面上沉积籽晶金属，并准备具有对应于第二金属22的开口的另一图案化光刻胶，可在暴露于所述另一光刻胶的开口中的籽晶金属上选择性地镀覆第二金属22。例如，通过离子铣削技术去除从第二金属22中露出的籽晶金属，从而可形成栅极10，其中栅极10具有位于开口11c中的第一金属21、以及覆盖第一金属21且在第二SiN膜12的开口12c周围的第二SiN膜12上延伸的第二金属。因此，当所有这种修改和改变落入本发明的精神和范围内时，随附权利要求旨在包括所有这些修改和改变。

Claims (15)

1.一种高电子迁移率晶体管(HEMT)类型的半导体器件，包括：
设置于衬底上的半导体层；
设置于所述半导体层上的第一SiN膜，该第一SiN膜具有开口；
设置于所述第一SiN膜上的第二SiN膜，该第二SiN膜具有与所述第一SiN膜中的所述开口完全重叠并覆盖所述开口的另一开口；以及
包含第一金属和第二金属的栅极，所述第一金属包含Ni，而所述第二金属不包含Ni，所述第一金属与暴露于所述第一SiN膜的所述开口中的所述半导体层接触，但所述第一金属与所述第二SiN膜分离，所述第二金属覆盖所述第一金属并填充所述第二SiN膜中的所述另一开口；
其中所述第二金属的一部分填充所述第一金属和所述开口中形成的所述第一SiN膜之间的第一间隙，并且
其中所述第二金属的另一部分填充所述第一金属和所述另一开口中形成的所述第二SiN膜之间的第二间隙，并且所述第二金属与所述第二SiN膜接触。
2.根据权利要求1所述的半导体器件，
其中所述第一金属的厚度小于所述第一SiN膜和所述第二SiN膜的总厚度。
3.根据权利要求2所述的半导体器件，
其中所述第一SiN膜的厚度为10nm至60nm，并且所述第二SiN膜的厚度为20nm至80nm。
4.根据权利要求1所述的半导体器件，
其中所述第一金属中的Ni的厚度为50nm。
5.根据权利要求1所述的半导体器件，
其中所述第二金属是厚度为200nm至500nm的金(Au)。
6.根据权利要求1所述的半导体器件，
其中所述第一SiN膜的折射率大于2.2，但是所述第二SiN膜的折射率小于2.1。
7.根据权利要求1所述的半导体器件，
其中所述第一SiN膜的紧实度大于所述第二SiN膜。
8.根据权利要求1所述的半导体器件，
其中所述第一金属部分覆盖所述第一SiN膜中的所述开口的边缘，但是所述第一金属与所述第二SiN膜物理分离。
9.一种形成高电子迁移率晶体管(HEMT)类型的半导体器件的方法，所述方法包括如下步骤：
在衬底上外延生长半导体层；
通过低压化学气相沉积(LPCVD)技术在所述半导体层上沉积第一SiN膜；
通过等离子体辅助化学气相沉积(p-CVD)技术在所述第一SiN膜上沉积第二SiN膜；
通过使用包含F的反应性气体依次选择性蚀刻所述第二SiN膜和所述第一SiN膜，从而在所述第一SiN膜中形成开口并在所述第二SiN膜中形成另一开口，所述第二SiN膜中的所述另一开口与所述第一SiN膜中的所述开口重叠并将其完全覆盖；
在所述第一SiN膜的第一开口中沉积包含Ni的第一金属，所述第一金属完全覆盖暴露于所述第一开口中的所述半导体层，并且所述第一金属不与所述第二SiN膜接触；以及
沉积第二金属，以覆盖所述第一金属并填充所述第二SiN膜中的第二开口，其中所述第二金属与所述第二SiN膜接触，所述第一金属和所述第二金属形成所述半导体器件的栅极。
10.根据权利要求9所述的方法，
其中所述第一金属的厚度小于所述第一SiN膜和所述第二SiN膜的总厚度。
11.根据权利要求9所述的方法，
其中在高于650℃的第一沉积温度下沉积所述第一SiN膜，但是在低于350℃的沉积温度下沉积所述第二SiN膜。
12.根据权利要求9所述的方法，
通过使用包含F的反应性气体的反应性离子蚀刻(RIE)并在所述第一SiN膜和所述第二SiN膜的共同条件下进行所述开口和所述另一开口的形成步骤。
13.根据权利要求9所述的方法，
其中沉积所述第一金属的步骤依次沉积Ni以及位于所述Ni上的阻挡金属。
14.根据权利要求9所述的方法，
其中沉积所述第二金属的步骤使所述第二金属在所述第二SiN膜的围绕所述另一开口的部分上延伸。
15.根据权利要求9所述的方法，
其中沉积所述第一金属的步骤将所述第一金属沉积于所述第一SiN膜的所述开口的边缘，但是所述第一金属与所述第二SiN膜分离。
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