CN110112054A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中形成方法包括：提供基底；在所述基底表面形成突出层；在所述基底表面形成覆盖各个所述突出层的顶部表面和侧壁表面的图形层，且所述突出层和基底表面的附着力大于所述图形层和基底表面的附着力。所述方法形成的半导体结构的性能较好。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体结构制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体结构集成度的提高，器件随之不断小型化，半导体结构特征尺寸不断缩小。为了满半导体结构特征尺寸不断缩小的要求，形成的图形层的特征尺寸随之不断减小，且为了满足工艺需要，图形层的高度通常不会随之减小，因此，需要形成的图形层的高宽比逐渐增大。
然而，现有形成高宽比较大的图形层容易发生剥离问题。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以避免图形层发生剥离。
为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底表面形成突出层；在所述基底表面形成覆盖各个所述突出层的顶部表面和侧壁表面的图形层，且所述突出层和基底表面的附着力大于所述图形层和基底表面的附着力。
可选的，所述突出层的高度为：10nm～30nm。
可选的，所述突出层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅、氮氧化硅或者光阻材料。
可选的，所述图形层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅、氮氧化硅或者光阻材料。
可选的，所述基底包括：衬底和位于衬底表面的保护层。
可选的，所述突出层的材料和保护层的材料相同；所述突出层的材料和保护层的材料相同时，所述保护层的高度大于突出层的高度。
可选的，所述图形层的材料和保护层的材料相同；所述图形层的材料和保护层的材料相同时，所述保护层的高度大于图形层的高度。
可选的，所述突出层的形成方法包括：采用第一工艺，在所述基底表面形成突出材料层；在所述突出材料层表面形成第一掩膜层；以所述第一掩膜层为掩膜刻蚀所述突出材料层，直至暴露出基底表面，形成所述突出层；去除所述第一掩膜层；所述第一工艺包括：化学气相沉积工艺、物理气相沉积工艺或者旋涂工艺。
可选的，所述图形层的形成方法包括：采用第二工艺，在所述基底表面形成覆盖突出层顶部和侧壁表面的图形材料层；在所述图形材料层表面形成第二掩膜层；以所述第二掩膜层为掩膜刻蚀所述图形材料层，直至暴露出基底表面，形成所述图形层；形成所述图形层之后，去除所述第二掩膜层；去除所述第二掩膜层的工艺包括：化学气相沉积工艺、物理气相沉积工艺或者旋涂工艺。
可选的，当所述图形层和突出层的材料相同时，所述第一工艺和第二工艺不相同。
可选的，所述图形层的材料为：光阻材料；形成所述图形层的工艺包括：旋涂工艺；所述图形层的形成方法包括：在所述保护层表面形成覆盖突出层顶部和侧壁表面的图形材料层；对所述图形材料层进行曝光显影，直至暴露出保护层表面，形成所述图形层，所述图形层覆盖突出层的顶部和侧壁表面。
可选的，形成所述图形层之后，还包括：以所述图形层为掩膜，对所述基底进行处理；所述处理之后，去除所述图形层和突出层。
可选的，对所述基底进行处理的方式包括：离子注入工艺或者刻蚀工艺。
相应的，本发明还提供一种采用上述任一项方法形成的半导体结构。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，在所述基底表面形成若干相互分立的突出层；在各个所述突出层侧壁和顶部表面形成图形层，且所述突出层和基底表面的附着力大于所述图形层和基底表面的附着力。由于所述图形层位于突出层的侧壁和顶部表面，即所述突出层位于图形层的内部，且所述突出层和基底表面的附着力大于所述图形层和基底表面的附着力，所述突出层能够额外增加所述图形层和基底表面的附着力，使得所述突出层对所述图形层发生偏移具有阻挡作用，从而所述图形层不容易从基底表面产生裂缝发生剥离，使得形成的半导体结构的性能较好。
进一步，所述突出层的高度为：10纳米～30纳米，形成所述高度较小的突出层所需的工艺时间和成本都较低，则所述方法能够防止图形层从基底表面剥离开来的同时，能够使制备时间和制备成本较低。
附图说明
图1是一种半导体结构的结构示意图；
图2至图9是本发明一实施例的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
正如背景技术所述，现有形成的半导体结构的性能较差。
图1是一种半导体结构的结构示意图。
请参考图1，所述半导体结构包括：基底100，位于基底100表面的若干相互分立的图形层110。
随着半导体技术的不断进步，为了满足半导体结构特征尺寸不断缩小的要求，所述图形层110沿若干图形层110排列方向上的尺寸越来越小，所述图形层110底部与基底100表面的附着力随着图形层110的尺寸越来越小，同时，随着图形层110沿若干图形层110排列方向上的尺寸减小，所述图形层110的高宽比越来越大，越来越大的高宽比会加剧图形层110和基底100 界面处产生裂缝，因此，使得所述图形层110容易从基底100表面剥离开来，降低形成的半导体结构的可靠性。
为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底表面形成突出层；在所述基底表面形成覆盖各个所述突出层的顶部表面和侧壁表面的图形层，且所述突出层和基底表面的附着力大于所述图形层和基底表面的附着力。所述方法形成的半导体结构的性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图9是本发明一实施例的半导体结构的形成方法各步骤的结构示意图。
请参考图2，提供基底200。
在本实施例中，所述基底200的材料为单晶硅。所述基底还可以是多晶硅或非晶硅。所述基底的材料还可以为锗、锗化硅、砷化镓等半导体材料。所述基底还能够是绝缘体上半导体结构，所述绝缘体上半导体结构包括绝缘体及位于绝缘体上的半导体材料层，所述半导体材料层的材料包括硅、锗、硅锗、砷化镓或铟镓砷等半导体材料。
在本实施例中，所述基底200包括：衬底210和位于衬底210表面的保护层211。
所述保护层211的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。所述保护层211用于保护基底200，使得所述基底 200表面不受后续工艺的影响。
在本实施例中，所述保护层211的材料为氧化硅；所述保护层211的形成工艺包括：热氧化工艺。
在所述基底200表面形成突出层，请结合图3至图4，对所述突出层的形成过程进行详细说明。
请参考图3，采用第一工艺，在所述基底200表面形成突出材料层221。
所述突出材料层221用于后续形成突出层。
在本实施例中，在所述保护层211表面形成突出材料层221。
所述突出材料层221的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅、氮氧化硅或者光阻材料。相应的，后续形成的突出层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅、氮氧化硅或者光阻材料。
在本实施例中，所述突出材料层221的材料为：氮化硅，相应的，后续形成的突出层的材料为氮化硅。
形成所述突出材料层221的第一工艺包括：化学气相沉积工艺、物理气相沉积工艺或者旋涂工艺。
在本实施例中，所述第一工艺为：化学气相沉积工艺，所述化学气相沉积工艺形成的突出材料层221和基底200表面的附着力较大。
在本实施例中，所述突出材料层221的材料和保护层211的材料不相同，且后续刻蚀去除突出层时，对保护层211的刻蚀损伤较小，从而有利于所述保护层211对衬底201表面起到保护作用。
在其他实施例中，所述突出材料层的材料和保护层的材料相同，即，后续形成的突出层的材料和保护层的材料相同，则所述突出材料层的高度需要小于保护层的高度，以保证后续去除突出层时，不会将保护层完全刻蚀去除，从而保证衬底表面能够受到保护层的保护，使形成的半导体结构的性能较好。
在本实施例中，所述突出材料层221的高度为10纳米～30纳米，相应的，后续形成的突出层的高度为10纳米～30纳米，形成所述高度较小的突出材料层221所需的工艺时间和成本都较低，从而能够降低制造工艺时间，节省成本。
选择所述高度范围的意义在于：若所述高度大于30纳米，一方面会增大工艺时间和制造成本，另一方面，后续形成的突出层太高，则容易对后续光刻工艺中的曝光过程造成影响，进而使得形成的半导体结构的性能较差；若所述高度小于10纳米，则高度过小的突出层对防止图形层发生偏移的阻挡作用过小，使得所述图形层仍容易从基底表面产生裂缝发生剥离，形成的半导体结构的性能较差。
请参考图4，在所述突出材料层221表面形成第一掩膜层222；以所述第一掩膜层222为掩膜刻蚀所述突出材料层221，直至暴露出基底200表面，形成所述突出层220。
所述第一掩膜层222作为形成突出层222的掩膜。
在本实施例中，所述突出层222的个数为3个，且各个突出层222之间相互分立。在其他实施例中，所述突出层的个数可以为一个，或者一个以上。
在本实施例中，所述第一掩膜层222的材料包括：光阻材料。形成所述第一掩膜层222的工艺包括：旋涂工艺。
形成所述突出层220之后，后续形成图形层之前，还包括：去除所述第一掩膜层222。
去除所述第一掩膜层222的工艺包括：灰化工艺。所述灰化工艺简单，易于操作。
形成所述突出层220之后，在所述基底200表面形成覆盖各个所述突出层200的顶部表面和侧壁表面形成图形层，且所述突出层220和基底200表面的附着力大于所述图形层和基底200表面的附着力。请结合图5至图6，对所述图形层的形成过程进行详细说明。
请参考图5，采用第二工艺，在所述基底200表面形成覆盖突出层220顶部和侧壁表面的图形材料层231。
所述图形材料层231用于后续形成图形层。
在本实施例中，在所述保护层211表面形成覆盖突出层220顶部和侧壁表面的图形材料层231。
在本实施例中，所述图形材料层231的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅、氮氧化硅或者光阻材料，相应的，后续形成的图形层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅、氮氧化硅或者光阻材料。
形成所述图形材料层231的第二工艺包括：化学气相沉积工艺、物理气相沉积工艺或者旋涂工艺。
在本实施例中，所述图形材料层231的材料为：光阻材料，所述图形材料层231的材料和突出材料层221的材料不同，相应的，后续形成的图形层和突出层的材料不同，形成所述图形材料层231的第二工艺为：旋涂工艺。
在另一实施例中，所述图形材料层和突出材料层的材料相同，均为氮化硅，且形成所述突出材料层的第一工艺和形成所述图形材料层的第二工艺不同，所述第一工艺为：化学沉积工艺，所述第二工艺为：旋涂工艺。采用化学沉积工艺在基底表面形成的突出材料层和基底表面的附着力大于采用旋涂工艺在基底表面形成的图形材料层和基底表面的附着力。
在本实施例中，所述图形材料层211的材料和保护层211的材料不相同，且后续刻蚀去除图形层时，对保护层211的刻蚀损伤较小，从而有利于所述保护层211对衬底201表面起到保护作用。
在又一实施例中，所述图形材料层的材料和保护层的材料相同，即，后续形成的图形层的材料和保护层的材料相同，则所述图形材料层的高度需要小于保护层的高度，以保证后续去除图形层时，不会将保护层完全刻蚀去除，从而保证衬底表面能够受到保护层的保护，使形成的半导体结构的性能较好。
请参考图6，对所述图形材料层231(图5中所示)进行曝光显影，直至暴露出保护层211表面，形成所述图形层230，所述图形层230覆盖突出层 220的顶部表面和侧壁表面。
在本实施例中，所述图形材料层231的材料为：光阻材料，因此可以直接对所述图形材料层231进行曝光显影，形成所述图形层230。
在其他实施例中，当所述图形材料层不能直接通过曝光显影形成图案时，所述图形层的形成方法包括：采用第二工艺，在所述保护层表面形成覆盖突出层顶部和侧壁表面的图形材料层；在所述图形材料层表面形成第二掩膜层；以所述第二掩膜层为掩膜刻蚀所述图形材料层，直至暴露出基底表面，形成所述图形层；形成所述图形层之后，去除所述第二掩膜层。
在本实施例中，形成突出材料层221的第一工艺为：化学气相沉积工艺，且突出材料层221的材料为：氮化硅，形成图形材料层231的第二工艺为：旋涂工艺，且图形材料层231的材料为：光阻材料，因此所述突出层220和基底200表面的附着力大于所述图形层230和基底200表面的附着力。
由于所述图形层230位于突出层220的侧壁和顶部表面，即所述突出层 220位于图形层230的内部，且所述突出层220和基底200表面的附着力大于所述图形层230和基底200表面的附着力，因此所述突出层220能够额外增加所述图形层230和基底200表面的附着力，使得所述突出层220对所述图形层230发生偏移具有阻挡作用，从而所述图形层230不容易从基底200表面产生裂缝发生剥离，使得形成的半导体结构的性能较好。
请参考图7，以所述图形层230为掩膜，对所述基底200进行处理。
在本实施例中，对所述基底200进行处理的方式为：离子注入工艺。
在其他实施例中，对所述基底进行处理的方式为：刻蚀工艺。
由于所述图形层230与保护层211之间的附着力较高，使得所述图形层 230不容易从保护层211表面发生剥离，有利于所述图形层230为所述离子注入工艺提供较好的掩膜，使得形成的半导体结构的性能较好。
在本实施例中，对所述基底进行处理之后，去除所述图形层230和突出层220，请结合图8至图9。
请参考图8，对所述基底200进行处理之后，进行第一去除工艺，去除所述图形层230。
所述第一去除工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者灰化工艺。
在本实施例中，所述第一刻蚀工艺为：灰化工艺。
在本实施例中，所述图形层230和保护层211的材料不同，且所述第一刻蚀工艺对所述图形层230的刻蚀速率大于所述第一刻蚀工艺对保护层211 的刻蚀速率，因此，所述第一刻蚀工艺能够避免对保护层211的刻蚀损伤，使保护层211能够对衬底210表面起到较好的保护作用。
请参考图9，去除所述图形层230之后，进行第二去除工艺，去除所述突出层220。
所述第二去除工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者灰化工艺。
在本实施例中，所述第二去除工艺为：湿法刻蚀工艺。
在本实施例中，所述突出层220和保护层211的材料不同，所述第二刻蚀工艺对所述突出层220的刻蚀速率大于所述第二刻蚀工艺对保护层211的刻蚀速率，因此，所述第二刻蚀工艺能够避免对保护层211的刻蚀损伤，使保护层211能够对衬底210表面起到较好的保护作用。
在其他实施例中，所述图形层和突出层的材料相同时，可以采用相同的工艺将图形层和突出层去除。
相应的，本发明提供采用上述方法形成的半导体结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底表面形成突出层；
在所述基底表面形成覆盖各个所述突出层的顶部表面和侧壁表面的图形层，且所述突出层和基底表面的附着力大于所述图形层和基底表面的附着力。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述突出层的高度为：10nm～30nm。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述突出层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅、氮氧化硅或者光阻材料。
4.如权利要求1或3所述的半导体结构的形成方法，其特征在于，所述图形层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅、氮氧化硅或者光阻材料。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括：衬底和位于衬底表面的保护层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述突出层的材料和保护层的材料相同；所述突出层的材料和保护层的材料相同时，所述保护层的高度大于突出层的高度。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，所述图形层的材料和保护层的材料相同；所述图形层的材料和保护层的材料相同时，所述保护层的高度大于图形层的高度。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述突出层的形成方法包括：采用第一工艺，在所述基底表面形成突出材料层；在所述突出材料层表面形成第一掩膜层；以所述第一掩膜层为掩膜刻蚀所述突出材料层，直至暴露出基底表面，形成所述突出层；去除所述第一掩膜层；所述第一工艺包括：化学气相沉积工艺、物理气相沉积工艺或者旋涂工艺。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述图形层的形成方法包括：采用第二工艺，在所述基底表面形成覆盖突出层顶部和侧壁表面的图形材料层；在所述图形材料层表面形成第二掩膜层；以所述第二掩膜层为掩膜刻蚀所述图形材料层，直至暴露出基底表面，形成所述图形层；形成所述图形层之后，去除所述第二掩膜层；去除所述第二掩膜层的工艺包括：化学气相沉积工艺、物理气相沉积工艺或者旋涂工艺。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，当所述图形层和突出层的材料相同时，所述第一工艺和第二工艺不相同。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述图形层的材料为：光阻材料；形成所述图形层的工艺包括：旋涂工艺；所述图形层的形成方法包括：在所述基底表面形成覆盖突出层顶部和侧壁表面的图形材料层；对所述图形材料层进行曝光显影，直至暴露出保护层表面，形成所述图形层，所述图形层覆盖突出层的顶部和侧壁表面。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述图形层之后，还包括：以所述图形层为掩膜，对所述基底进行处理；对所述基底进行处理之后，去除所述图形层和突出层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，对所述基底进行处理的方式包括：离子注入工艺或者刻蚀工艺。
14.采用权利要求1至13任一项方法形成的半导体结构。
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* Cited by examiner, † Cited by third party
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CN101930179A (zh) * 2009-06-19 2010-12-29 中芯国际集成电路制造(上海)有限公司 钝化光刻胶表面的方法以及光刻方法
US20140231965A1 (en) * 2013-02-18 2014-08-21 Hitachi Media Electronics Co., Ltd. Microfine structure formation method and microfine structure formed body
CN110858541A (zh) * 2018-08-24 2020-03-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101930179A (zh) * 2009-06-19 2010-12-29 中芯国际集成电路制造(上海)有限公司 钝化光刻胶表面的方法以及光刻方法
US20140231965A1 (en) * 2013-02-18 2014-08-21 Hitachi Media Electronics Co., Ltd. Microfine structure formation method and microfine structure formed body
CN110858541A (zh) * 2018-08-24 2020-03-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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