CN110061030A - 在集成电路产品上防护嵌入式mram阵列的方法 - Google Patents
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Abstract
本发明涉及在集成电路产品上防护嵌入式MRAM阵列的方法，本文中所揭示的一种示例方法包括在半导体衬底上方形成集成电路产品的MRAM存储器阵列及多个周边电路；在该衬底上方形成图案化含金属防护材料层，该图案化含金属防护材料层覆盖该MRAM存储器阵列，但使位于该多个周边电路上方的区域暴露；以及利用就位的该图案化含金属防护材料层，在该集成电路产品上执行硅悬键钝化退火制程。
Description
技术领域
本申请通常涉及集成电路的制造，尤其涉及在包括CMOS基晶体管实施例的集成电路(IC)产品上防护嵌入式MRAM(Magnetic Random Access Memory；磁性随机访问存储器)阵列的各种方法。
背景技术
近年来，基于MRAM单元的存储器阵列引起较大关注，因为它们结合高处理速度，可像其它随机访问存储器装置一样被访问并且因为它们呈现随机访问存储器装置的非易失性。各MRAM单元包括顶部电极、底部电极以及位于该顶部与底部电极之间的MTJ(MagneticTunnel Junction；磁性隧道结)元件。该MTJ元件可由各种不同的材料组成，例如第一固定铁磁材料层、隧道阻挡层以及第二自由铁磁材料层。各MRAM单元与形成于半导体衬底中的读开关元件操作性耦接。
在当代IC产品中，在针对其它非存储器电路例如逻辑电路在衬底上形成其它CMOS基晶体管装置的同时可在共同半导体衬底上形成嵌入式MRAM阵列。该CMOS基晶体管的性能及稳定性可通过经历较高温/高压退火制程(process)(在例如包括氢及氘的环境中)以钝化该晶体管装置的沟道及/或源/漏区中的硅悬键而增强。不过，该退火制程损伤该MRAM单元的数个磁性属性，这不利于该MRAM单元及包含此类MRAM单元的存储器阵列的性能。
本申请涉及用于在包括CMOS基晶体管的IC产品上防护嵌入式MRAM阵列的各种方法、结构以及装置。
发明内容
下面提供本发明的示例实施例的简要总结，以提供本发明的示例实施例的一些方面的基本理解。本发明内容并非详尽概述本文中所特别讨论的本发明的示例实施例。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化形式的概念，作为后面所讨论的更详细说明的前序。
一般来说，本申请涉及用于在包括CMOS基晶体管的IC产品上防护嵌入式MRAM阵列的各种方法、装置及结构。本文中所揭示的一种示例方法包括在半导体衬底上方形成集成电路产品的MRAM存储器阵列及多个周边电路；在该衬底上方形成图案化含金属防护材料层，该图案化含金属防护材料层覆盖该MRAM存储器阵列，但使位于该多个周边电路上方的区域暴露；以及利用就位的该图案化含金属防护材料层，在该集成电路产品上执行硅悬键钝化退火制程。
本文中所揭示的另一种示例方法包括在半导体衬底上方形成集成电路产品的MRAM存储器阵列及多个周边电路；在该衬底上方形成图案化防护绝缘材料层，该图案化防护绝缘材料层覆盖该MRAM存储器阵列，但使位于该多个周边电路上方的区域暴露；以及利用就位的该图案化防护绝缘材料层，在该集成电路产品上执行硅悬键钝化退火制程。
本文中所揭示的一种示例集成电路产品包括位于半导体衬底上方的该集成电路产品的MRAM存储器阵列以及多个周边电路，以及位于该衬底上方的图案化含金属防护材料层，该图案化含金属防护材料层覆盖该MRAM存储器阵列，但使位于该多个周边电路上方的区域暴露。
附图说明
参照下面结合附图所作的说明可理解本申请，这些附图中类似的附图标记表示类似的元件，且其中：
图1至图7显示本文中所揭示的用于在包括CMOS基晶体管的IC产品上防护嵌入式MRAM阵列的各种方法及产品。
尽管本文中所揭示的发明主题容许各种修改及替代形式，但本发明主题的特定实施例以示例方式显示于附图中并在本文中作详细说明。不过，应当理解，本文中有关特定及示例实施例的说明并非意图将本发明限于所揭示的特定形式，相反，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
具体实施方式
下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以实现开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，这些决定将因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域的普通技术人员借助本申请所执行的常规程序。
现在将参照附图来说明本发明主题。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本申请与本领域技术人员熟知的细节混淆，但仍包括这些附图以说明并解释本申请的示例。本文中所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。本文中的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常或惯用意思不同的定义。若术语或词组意图具有特定意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
本申请通常涉及用于在包括CMOS基晶体管的IC产品上防护嵌入式MRAM阵列的各种方法、装置及结构。在完整阅读本申请以后，本领域的技术人员很容易了解，本方法可用于在各种不同的集成电路(IC)产品中制造MRAM阵列。通过参照附图，现在将详细说明本文中所揭示的方法及装置的各种示例实施例。可通过使用各种不同的材料并通过执行各种已知的技术，例如化学气相沉积(chemical vapor deposition；CVD)制程、原子层沉积(atomic layer deposition；ALD)制程、热生长制程、旋涂技术等形成本文中所揭示的装置的各种组件及结构。这些不同的材料层的厚度也可依据特定的应用而变化。
图1至图7显示本文中所揭示的用于在包括CMOS基晶体管的IC产品10上防护嵌入式MRAM阵列的各种方法及装置。将在半导体衬底35中及上方形成IC产品10(见图3)。衬底35可具有各种配置，例如本文中所示的块体衬底配置或半导体上绝缘体(semiconductor-on-insulator；SOI)配置。这样的SOI衬底包括块体半导体层、位于该块体半导体层上的埋置绝缘层以及位于该埋置绝缘层上的主动半导体层，其中，本文中所揭示的装置形成于该主动层中及上方。该主动层及/或该块体半导体层可由硅制成或者它们可由硅以外的半导体材料制成，且它们不必都由相同的半导体材料制成。因此，术语“衬底”或“半导体衬底”应当被理解为涵盖所有半导体材料及此类材料的所有形式。
图1显示在执行数个制程操作以在形成于衬底35(图1中未显示)上方的绝缘材料层12(例如，二氧化硅、低k(k值小于3.3)材料)上方形成多个MRAM单元22以后的产品10。图1中还显示形成于绝缘材料层12中的多个导电结构14(例如，导电过孔)。导电结构14可由任意导电材料组成，它们可具有任意所需配置，且它们可通过使用任意各种不同的制造技术(例如，单或双镶嵌)制造。在完整阅读本申请以后，本领域的技术人员将了解，各导电结构14将与本文中所揭示的MRAM单元22的其中之一的底部电极导电耦接。
仍请参照图1，本文中所揭示的各示例MRAM单元22包括底部电极16、MTJ(磁性隧道结)元件18(由多个层18A至C组成)以及顶部电极20。本文中所示的MTJ元件18意图代表针对MRAM单元所形成的任意类型MTJ元件18。本文中所示的MTJ元件18可由具有各种不同厚度的各种不同的材料组成，以各种不同的配置设置。在一个示例实施例中，MTJ元件18可由第一固定铁磁材料层18A(例如，Co/Pt或Co/Ni多层、CoFeB合金)、隧道阻挡层18B(例如，MgO或Al2O3)以及第二自由铁磁材料层18C(例如，CoFeB基合金)组成。图1中还显示在形成于绝缘材料层12上方的绝缘材料层30(例如，二氧化硅、低k(k值小于3.3)材料)中所形成的示例独立导电接触结构32(导电过孔)。导电接触结构32导电接触MRAM单元22的顶部电极20。导电接触结构32可由任意导电材料组成，它们可具有任意所需配置，且它们可通过使用任意各种不同的制造技术(例如，单或双镶嵌)制造。
底部电极16可形成至任意所需厚度且它可由任意导电材料形成，例如含金属材料、金属化合物等。在一个示例实施例中，底部电极16可由氮化钽组成。顶部电极20可形成至任意所需厚度且它可由任意导电材料形成，例如含金属材料、金属化合物等。在一个示例实施例中，顶部电极20可由氮化钽组成。底部及顶部电极16、20不需要由相同的导电材料形成(也不需要具有相同的厚度)，但此情形可发生于某些应用中。
请参照图2及图3，在形成MRAM单元22之前，在半导体衬底35中及上方形成各种晶体管装置24、42(图1中未显示)以及与这些晶体管装置24、42耦接的各种导电接触结构(图2或3中未显示)。如图3中所示，示意显示的晶体管24、42由形成于衬底35中的隔离区36隔开。各MRAM单元22将与充当MRAM单元22的读开关元件的单个晶体管24操作性耦接。针对利用传统制造技术针对产品10所形成的其它非存储器电路(例如，周边逻辑电路)可形成其它CMOS基晶体管42。如图2中所示，以形成于衬底35上方的MRAM存储器阵列30设置MRAM单元22。各种CMOS基晶体管42位于产品10的另一个分区中，例如一个或多个周边电路40例如逻辑电路中。MRAM存储器阵列30及周边电路40可在衬底35上彼此横向邻近设置或者它们可彼此隔开较大距离。如图2中所示，各MRAM单元22的顶部电极与独立位线26导电耦接，而读开关晶体管24与独立源线28导电耦接。各读开关晶体管24的源/漏区的其中之一与MRAM单元22的其中之一的底部电极16导电耦接。位于周边电路40中的CMOS基晶体管42的源/漏区与独立导线44及独立导线46导电耦接。当然，在本文中所示的示例周边电路40中的CMOS基晶体管42的所示设置及配置仅为示例，因为本文中所示的周边电路40意图代表基于任意类型或形式的CMOS基晶体管42形成于衬底35上的任意类型或形式的集成电路。
图4显示在执行数个制程操作以后的产品10。首先，执行覆被沉积制程(例如，CVD、PVD(物理气相沉积)、ALD或IBD(离子束沉积))，以在整个衬底35上的绝缘材料层30上方形成连续的防护材料层60。如图所示，在此点，防护材料层60覆盖形成于衬底35上方的MRAM存储器阵列30以及所有周边电路40。随后，在防护材料层60上方形成图案化蚀刻掩膜62。如图所示，图案化蚀刻掩膜62覆盖位于MRAM存储器阵列30上方的防护材料层60的部分，但使位于周边电路40上方的防护材料层60的部分暴露。图案化蚀刻掩膜62可为图案化光阻层或者它可为由一个或多个材料层组成的图案化硬掩膜层，例如图案化氮化硅层。
防护材料层60的厚度及材料可依据特定的应用而变化。在一个示例实施例中，防护材料层60可形成至约10至1000纳米的厚度。就材料而言，在一个示例实施例中，防护材料层60可为含金属材料层，例如由基本上纯的金属、金属合金、金属氧化物、钨、钽、钌、铂、铝等构成的层。在一个示例实施例中，这样的含金属防护材料层60可包括至少30％金属(原子百分比)。在一个示例实施例中，这样的含金属防护材料层60可包括足够的金属，以使该含金属防护材料层构成电性导电材料。在又一个实施例中，这样的含金属防护材料层60可为基本上纯的金属层。在另一个示例实施例中，防护材料层60可由防护绝缘材料(也就是，介电材料)例如二氧化硅、氮化硅、氮掺杂碳化硅、氮氧化硅、碳氧化硅、氮碳氧化硅、氧化铝、氧化钛、氧化钽或低k材料(8或更小的k值)等构成的层组成。
图5显示通过图案化蚀刻掩膜62执行非等向性蚀刻制程以移除防护材料层60的暴露部分以后的产品10。如图所示，图案化防护材料层60覆盖MRAM存储器阵列30但使位于周边电路40上方的区域暴露。在完成防护材料层60的该图案化以后，可移除或者可不移除图案化蚀刻掩膜62。在本文中所示的例子中，在完成该蚀刻制程以后将移除图案化蚀刻掩膜62。
如图6中所示，整个产品10经历退火制程64，以钝化晶体管装置24、42的沟道及/或源/漏区中的悬硅健。在一个示例中，该钝化退火制程被执行于形成该产品的金属化系统的所有金属层以后，也就是，在完成所有后端工艺制程活动以后。这些悬硅键的存在可降低晶体管装置24、42的性能。因此，在一个示例实施例中，可在包括氢(H2)及氘(D2)气体的环境中以较高压力及温度在产品10上执行退火制程64。在此硅悬键钝化退火制程64期间，来自该气体的原子被释放并与该悬硅键结合，以使先前的悬硅键被硅-氢键及硅-氘键终止。也可利用其它气体例如氮等执行退火制程64。硅悬键钝化退火制程64在某种程度上是定向的(也就是，本质上垂直)。硅悬键钝化退火制程64提升形成于衬底35上方的各种晶体管装置的操作特性及可靠性。不过，若在MRAM存储器阵列30上方没有形成防护材料层60，则硅悬键退火制程64会损伤MRAM单元22的数个磁性属性，这不利于MRAM单元22及MRAM存储器阵列30的性能。此外，由执行退火制程64而导致的MRAM存储器阵列30中的读开关晶体管24的性能及可靠性的提升不会显著增加由MRAM单元22组成的MRAM存储器阵列30的操作性能。
不过，通过使用本文中所揭示的包括在MRAM存储器阵列30上方形成保护性图案化防护材料层60的各种方法，可在衬底35上形成所有晶体管装置24、42以后且在形成MRAM存储器阵列30的MRAM单元22以后的某点执行硅悬键钝化退火制程64。选择性位于MRAM存储器阵列30上方的防护材料层60的形成至少降低或阻止在硅悬键钝化退火制程64期间所释放的扩散原子穿透MRAM单元22的能力。相应地，位于MRAM存储器阵列30上方的防护材料层60的形成至少降低(若不能防止)在退火制程64期间对本文中所揭示的MRAM单元22的磁性属性的不可接受的损伤程度。而且，在形成本文中所揭示的MRAM单元22以后，本文中所揭示的方法仍允许在IC产品10上执行上述硅悬键钝化退火制程64，从而为形成于产品10的各种周边电路40中的CMOS晶体管42提供所需的增加的性能及稳定性，同时防止损伤MRAM存储器阵列30中的MRAM单元22的磁性属性。
图7显示在移除图案化防护材料层60以后的产品10。不过，在一些应用中，可不移除图案化防护材料层60。在此点，可执行传统的制造操作，以完成IC产品10的制造。
由于本发明可以本领域的技术人员借助本文中的教导而明白的不同但等同的方式修改并实施，因此上面所揭示的特定实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明并非意图限于本文中所示的架构或设计的细节，而是如上面的权利要求所述。因此，显然，可对上面所揭示的特定实施例进行修改或变更，且所有此类变更落入本发明的范围及精神内。要注意的是，用于说明本说明书以及所附权利要求中的各种制程或结构的例如“第一”、“第二”、“第三”或者“第四”等术语的使用仅被用作此类步骤/结构的快捷参考，并不一定意味着按排列顺序执行/形成此类步骤/结构。当然，依据准确的权利要求语言，可能要求或者不要求此类制程的排列顺序。因此，本发明请求保护的范围如上面的权利要求所述。
Claims (20)
1.一种形成集成电路产品的方法，包括：
在半导体衬底上方形成该集成电路产品的MRAM存储器阵列及多个周边电路；
在该半导体衬底上方形成图案化含金属防护材料层，该图案化含金属防护材料层覆盖该MRAM存储器阵列，但使位于该多个周边电路上方的区域暴露；以及
利用就位的该图案化含金属防护材料层，在该集成电路产品上执行硅悬键钝化退火制程。
2.如权利要求1所述的方法，还包括移除该图案化含金属防护材料层。
3.如权利要求1所述的方法，其中，形成该图案化含金属防护材料层包括：
在该半导体衬底上方覆被沉积连续的含金属防护材料层；
在该连续的含金属防护材料层上方形成图案化蚀刻掩膜，该图案化蚀刻掩膜覆盖位于该MRAM存储器阵列上方的该连续的含金属防护材料层的第一部分，但暴露位于该多个周边电路上方的该连续的含金属防护材料层的第二部分；以及
利用就位的该图案化蚀刻掩膜，执行至少一个蚀刻制程，以移除该连续的含金属防护材料层的该暴露的第二部分，从而形成该图案化含金属防护材料层。
4.如权利要求3所述的方法，还包括在执行该硅悬键钝化退火制程之前，移除该图案化蚀刻掩膜。
5.如权利要求1所述的方法，其中，执行该硅悬键钝化退火制程包括在包括氢(H2)及氘(D2)的环境中执行该硅悬键钝化退火制程。
6.如权利要求1所述的方法，其中，该图案化含金属防护材料层包括金属、金属合金、金属氧化物、钨、钽、钌、铂或铝的其中之一，以及其中，该图案化含金属防护材料层具有落入约10至1000纳米的范围内的厚度。
7.如权利要求1所述的方法，其中，该图案化含金属材料层是电性导电的。
8.如权利要求1所述的方法，其中，该图案化含金属材料层包括至少30％金属(原子百分比)。
9.如权利要求1所述的方法，其中，形成该MRAM存储器阵列包括形成该MRAM存储器阵列的多个MRAM单元且形成该多个周边电路包括形成多个逻辑电路。
10.如权利要求9所述的方法，其中，各该MRAM单元包括：
底部电极；
顶部电极；以及
MTJ(磁性隧道结)元件，位于该底部电极上方及该顶部电极下方。
11.如权利要求10所述的方法，其中，该MTJ元件包括位于该底部电极上方的第一固定铁磁材料层、位于该顶部电极下方的第二自由铁磁材料层以及位于该第一固定铁磁材料层上方及该第二自由铁磁材料层下方的隧道阻挡层。
12.如权利要求11所述的方法，其中，形成该MRAM存储器阵列还包括形成多个读开关晶体管，其中，各该读开关晶体管与该MRAM存储器阵列中的该多个MRAM单元的仅其中之一导电耦接。
13.一种形成集成电路产品的方法，包括：
在半导体衬底上方形成该集成电路产品的MRAM存储器阵列及多个周边电路；
在该半导体衬底上方形成图案化防护绝缘材料层，该图案化防护绝缘材料层覆盖该MRAM存储器阵列，但使位于该多个周边电路上方的区域暴露；以及
利用就位的该图案化防护绝缘材料层，在该集成电路产品上执行硅悬键钝化退火制程。
14.如权利要求13所述的方法，其中，形成该图案化防护绝缘材料层包括：
在该半导体衬底上方覆被沉积连续的该防护绝缘材料层；
在该连续的防护绝缘材料层上方形成图案化蚀刻掩膜，该图案化蚀刻掩膜覆盖位于该MRAM存储器阵列上方的该连续的防护绝缘材料层的第一部分，但暴露位于该多个周边电路上方的该连续的防护绝缘材料层的第二部分；以及
利用就位的该图案化蚀刻掩膜，执行至少一个蚀刻制程，以移除该连续的防护绝缘材料层的该暴露第二部分，从而形成该图案化防护绝缘材料层。
15.如权利要求13所述的方法，其中，执行该硅悬键钝化退火制程包括执行该硅悬键钝化退火制程以钝化在针对该多个周边电路所形成的多个CMOS基晶体管中存在的悬硅键。
16.如权利要求13所述的方法，其中，形成该多个周边电路包括形成多个逻辑电路，以及其中，形成该MRAM存储器阵列包括形成多个读开关晶体管，其中，各该读开关晶体管与该MRAM存储器阵列中的该多个MRAM单元的仅其中一个导电耦接。
17.一种集成电路产品，包括：
位于半导体衬底上方的该集成电路产品的MRAM存储器阵列以及多个周边电路；以及
位于该半导体衬底上方的图案化含金属防护材料层，该图案化含金属防护材料层覆盖该MRAM存储器阵列，但使位于该多个周边电路上方的区域暴露。
18.如权利要求17所述的集成电路产品，其中，该图案化含金属防护材料层包括金属、金属合金、金属氧化物、钨、钽、钌、铂或铝的其中之一，以及其中，该图案化含金属防护材料层具有落入约10至1000纳米的范围内的厚度。
19.如权利要求17所述的集成电路产品，其中，该图案化含金属材料层是电性导电的。
20.如权利要求17所述的集成电路产品，其中，该图案化含金属材料层包括至少30％金属(原子百分比)。
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