CN110034120A - 集成组合件及形成集成组合件的方法 - Google Patents

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Abstract

本申请案涉及集成组合件及形成集成组合件的方法。一些实施例包含一种具有从导电结构向上延伸的沟道材料结构的组合件。锚固结构从所述沟道材料结构横向偏移且穿透到所述导电结构中达足以对所述组合件的至少一部分提供机械稳定性的深度。所述导电结构可包含位于第二导电材料上方的第一导电材料，且可为三维NAND配置的源极线。一些实施例包含形成具有沟道材料结构及锚固结构的组合件的方法。

Description

集成组合件及形成集成组合件的方法
技术领域
具有接近堆叠式存储器单元的锚固结构的集成组合件，及形成集成组合件的方法。
背景技术
存储器为电子系统提供数据存储。快闪存储器是存储器的一种类型，且在现代计算机及装置中具有许多用途。举例来说，现代个人计算机可具有存储于快闪存储器芯片上的BIOS。作为另一实例，计算机及其它装置越来越普遍在固态驱动器中利用快闪存储器来替换常规硬盘驱动器。作为另一实例，快闪存储器在无线电子装置中较流行，这是因为其使得制造商能够在新的通信协议变为标准化时支持所述新的通信协议，且能够提供使装置远程升级以增强特征的能力。
NAND可为快闪存储器的基本架构，且可经配置以包括垂直堆叠式存储器单元。
在具体描述NAND之前，更一般来说描述集成布置内的存储器阵列的关系可为有帮助的。图1展示包含存储器阵列102的现有技术装置100的框图，所述存储器阵列具有连同存取线104(例如，用以传导信号的字线WL0到WLm)及第一数据线106(例如，用以传导信号的位线BL0到BLn)一起被布置成行及列的多个存储器单元103。可使用存取线104及第一数据线106来将信息传送到存储器单元103及从所述存储器单元传送信息。行解码器107及列解码器108对地址线109上的地址信号A0到AX进行解码以确定将存取存储器单元103中的哪些存储器单元。读出放大器电路115操作以确定从存储器单元103读取的信息值。I/O电路117在存储器阵列102与输入/输出(I/O)线105之间传送信息值。I/O线105上的信号DQ0到DQN可表示从存储器单元103读取的信息值或待写入到所述存储器单元中的信息值。其它装置可通过I/O线105、地址线109或控制线120而与装置100进行通信。存储器控制单元118利用控制线120上的信号来控制将对存储器单元103执行的存储器操作。装置100可分别在第一供应线130及第二供应线132上接收供应电压信号Vcc及Vss。装置100包含选择电路140及输入/输出(I/O)电路117。选择电路140可经由I/O电路117而对信号CSEL1到CSELn作出响应以选择第一数据线106及第二数据线113上的信号，所述信号可表示待从存储器单元103读取或待编程到所述存储器单元中的信息值。列解码器108可基于地址线109上的A0到AX地址信号而选择性地激活CSEL1到CSELn信号。选择电路140可在读取及编程操作期间选择第一数据线106及第二数据线113上的信号以提供存储器阵列102与I/O电路117之间的通信。
图1的存储器阵列102可为NAND存储器阵列，且图2展示可用于图1的存储器阵列102的三维NAND存储器装置200的框图。装置200包括电荷存储装置的多个串。在第一方向(Z-Z’)上，电荷存储装置的每一串可包括(举例来说)堆叠于彼此上方的三十二个电荷存储装置，其中每一电荷存储装置对应于(举例来说)三十二叠层(例如，叠层0到叠层31)中的一者。相应串的电荷存储装置可共享共同沟道区域，例如形成于半导体材料(例如，多晶硅)的相应柱中的共同沟道区域，电荷存储装置的串围绕所述共同沟道区域而形成。在第二方向(X-X’)上，(举例来说)多个串的十六个第一群组中的每一第一群组可包括(举例来说)共享多个(例如，三十二个)存取线(即，“全局控制栅极(CG)线”，还称作字线WL)的八个串。存取线中的每一者可耦合叠层内的电荷存储装置。当每一电荷存储装置包括能够存储两个信息位的单元时，由同一存取线耦合(且因此对应于同一叠层)的电荷存储装置可被逻辑分组成(举例来说)两个页，例如P0/P32、P1/P33、P2/P34等等。在第三方向(Y-Y’)上，(举例来说)多个串的八个第二群组中的每一第二群组可包括由八个数据线中的对应一者耦合的十六个串。存储器块的大小可包括1,024个页且总共约16MB(例如，16个WL x 32个叠层x 2个位＝1,024个页/块，块大小＝1,024个页x16KB/页＝16MB)。串、叠层、存取线、数据线、第一群组、第二群组及/或页的数目可比图2中所展示的数目大或小。
图3展示在X-X’方向上的图2的3D NAND存储器装置200的存储器块300的横截面图，包含关于图2所描述的串的十六个第一群组中的一者中的电荷存储装置的十五个串。存储器块300的多个串可被分组成多个子集310、320、330(例如，瓦片列)，例如tile columnI、tile columnj及tile columnK，其中每一子集(例如，瓦片列)包括存储器块300的“部分块”。全局漏极侧选择栅极(SGD)线340可耦合到多个串的SGD。举例来说，全局SGD线340可经由子SGD驱动器332、334、336中的多个(例如，三个)子SGD驱动器中的对应一者而耦合到子SGD线342、344、346中的多个(例如，三个)子SGD线，其中每一子SGD线对应于相应子集(例如，瓦片列)。子SGD驱动器332、334、336中的每一者可独立于其它部分块的串的SGD而同时耦合或切断对应部分块(例如，瓦片列)的串的SGD。全局源极侧选择栅极(SGS)线360可耦合到多个串的SGS。举例来说，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应一者而耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子集(例如，瓦片列)。子SGS驱动器322、324、326中的每一者可独立于其它部分块的串的SGS而同时耦合或切断对应部分块(例如，瓦片列)的串的SGS。全局存取线(例如，全局CG线)350可耦合电荷存储装置，所述电荷存储装置与多个串中的每一者的相应叠层对应。每一全局CG线(例如，全局CG线350)可经由多个子串驱动器312、314及316中的对应一者而耦合到多个子存取线(例如，子CG线)352、354、356。子串驱动器中的每一者可独立于其它部分块及/或其它叠层的电荷存储装置而同时耦合或切断对应于相应部分块及/或叠层的电荷存储装置。对应于相应子集(例如，部分块)及相应叠层的电荷存储装置可包括电荷存储装置的“部分叠层”(例如，单个“瓦片”)。对应于相应子集(例如，部分块)的串可耦合到子源极372、374及376中的对应一者(例如，“瓦片源极”)，其中每一子源极耦合到相应电源。
参考图4的示意性图解说明来替代地描述NAND存储器装置200。
存储器阵列200包含字线2021到202N，及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每一NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可使用浮动栅极材料(例如，多晶硅)来存储电荷，或可使用电荷陷获材料(例如，氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202与串206的相交点处。电荷存储晶体管208表示用于存储数据的非易失性存储器单元。每一NAND串206的电荷存储晶体管208在源极选择装置(例如，源极侧选择栅极，SGS)210与漏极选择装置(例如，漏极侧选择栅极，SGD)212之间源极到漏极地串联连接。每一源极选择装置210位于串206与源极选择线214的相交点处，而每一漏极选择装置212位于串206与漏极选择线215的相交点处。选择装置210及212可为任何适合存取装置，且类属地用图4中的方框来图解说明。
每一源极选择装置210的源极连接到共同源极线216。每一源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。举例来说，源极选择装置2101的漏极连接到对应NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每一漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。举例来说，漏极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应NAND串206的最后电荷存储晶体管208的漏极。举例来说，漏极选择装置2121的源极连接到对应NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区域234及控制栅极236。电荷存储晶体管208使其控制栅极236耦合到字线202。一列电荷存储晶体管208是位于耦合到给定位线228的NAND串206内的晶体管。一行电荷存储晶体管208是共同地耦合到给定字线202的晶体管。
三维集成结构(例如，三维NAND)可具有垂直堆叠于彼此顶上的一定数目个不同材料。机械及/或热应力可沿着不同材料彼此接触的界面发生，且此类应力可导致沿着所述界面的脱层及/或其它故障机构。将期望开发减轻与常规三维集成结构相关联的故障机构的新架构，且开发形成此类架构的新方法。
发明内容
在一个方面中，本申请案提供一种组合件，其包括：沟道材料结构，其位于导电结构上方，且包含与所述导电结构电耦合的沟道材料；及锚固结构，其从所述沟道材料结构横向偏移且穿透到所述导电结构中达比所述沟道材料结构穿透到所述导电结构中所达的任何深度深的深度。
在另一方面中，本申请案提供一种组合件，其包括：绝缘材料；导电结构，其位于所述绝缘材料上方；所述导电结构包括位于第二导电材料上方的第一导电材料；所述导电结构沿着横截面具有波状底部表面；所述波状底部表面包含介于一对足状区域之间的脊状区域，其中所述脊状区域位于所述足状区域上面达至少约30nm；所述第一导电材料具有位于所述脊状区域上方的第一主要厚度，且所述第二导电材料具有位于所述脊状区域上方的第二主要厚度；沟道材料结构，其位于所述脊状区域上方且延伸到所述第一导电材料中达小于所述第一主要厚度的第一深度；及锚固结构，其位于所述足状区域上方且延伸到所述第一导电材料及所述第二导电材料中达大于所述第一主要厚度的第二深度；所述第一导电材料及所述第二导电材料包绕所述锚固结构的底部区域。
在另一方面中，本申请案提供一种形成集成结构的方法，其包括：在绝缘材料上方形成导电结构；所述导电结构包括位于第二导电材料上方的第一导电材料；所述导电结构沿着横截面具有通过介入区域而彼此间隔开的一对向下突出的齿状区域的形状；所述第一导电材料具有位于所述介入区域内的第一厚度且所述第二导电材料具有位于所述介入区域内的第二厚度；所述第一导电材料包括半导体材料且所述第二导电材料包括金属；在所述导电结构上方形成垂直堆叠式第一层级及第二层级；所述第一层级包括绝缘材料且所述第二层级包括牺牲材料；将第一开口形成为延伸穿过所述第一层级及所述第二层级且延伸到所述导电结构的所述介入区域中；所述第一开口穿透到所述第一导电材料中达小于或等于所述第一厚度的约一半的深度；在形成所述第一开口之后，移除所述牺牲材料且在所述第二层级内形成导电字线材料；在所述第一开口内形成沟道材料结构；将第二开口形成为延伸穿过所述第一层级及所述第二层级且延伸到所述导电结构的所述齿状区域中；所述第二开口穿透到所述第一导电材料中达大于所述第一厚度的深度；及在所述第二开口内形成锚固结构。
附图说明
图1展示具有包含存储器单元的存储器阵列的现有技术存储器装置的框图。
图2展示呈3D NAND存储器装置的形式的图1的现有技术存储器阵列的示意图。
图3展示在X-X’方向上的图2的现有技术3D NAND存储器装置的横截面图。
图4是现有技术NAND存储器阵列的示意图。
图5到8是包括实例性组合件的集成构造的图解性横截面图，所述实例性组合件具有堆叠式存储器单元及接近所述存储器单元的锚固区域。
图5A是图5的组合件的俯视图。图5的横截面是沿着图5A的线5-5；且图5A的视图是沿着图5的线5A-5A。
图9是包括位于实例性CMOS叠层上方的实例性存储器叠层的实例性布置的图解性横截面图。
图10到13是在用于制作图5的实例性组合件的实例性方法的过程阶段处的实例性构造的图解性横截面图。
图14到17是在用于制作图5的实例性组合件的另一实例性方法的过程阶段处的实例性构造的图解性横截面图。在一些实施例中，图14的过程阶段可跟随图11的过程阶段。
具体实施方式
一些实施例包含具有位于导电结构(例如，导电源极线)上方的垂直堆叠式存储器单元的三维集成组合件。存储器单元可为沿着垂直延伸的沟道材料结构。此类沟道材料结构在其中具有沟道材料，且沟道材料与导电结构电耦合。
锚固结构被设置为邻近沟道材料结构，且延伸到导电结构中达足以提供减轻与常规三维集成组合件相关联的脱层及其它故障机构的机械稳定性的深度。
在一些实施例中，三维集成组合件包含三维NAND。组合件可利用栅极替换方法(即，用三维堆叠中的导电栅极材料替换牺牲材料)来形成。
常规方法可利用经配置以包含位于金属上方的一层经导电掺杂硅的导电源极线。作为栅极替换过程的一部分，常规方法可在移除牺牲材料期间不妥当地将导电源极线的金属暴露于电化腐蚀。此暴露可为归因于在栅极替换过程期间，沟道材料柱的开口如此深地延伸到导电源极线中，使得导电源极线的金属被暴露。所述开口可深深地延伸到导电源极线中以尝试使沟道材料柱深深地根植到导电源极线中以实现沟道材料柱与导电源极线之间的强机械耦合。相比来说，本发明的方法可使得下伏源极线的金属能够保持被保护免于电化腐蚀，这是因为锚固结构提供机械稳定性，使得不需要将沟道材料结构深深地根植到导电源极线中。
参考图5到17描述实例性实施例。
参考图5，构造10(其还可称为集成组合件，或集成结构)包含导电结构12，所述导电结构包括位于第二导电材料16上方的第一导电材料14。
第一导电材料14可包括经导电掺杂半导体材料(例如，经导电掺杂硅、经导电掺杂锗等中的一或多者)、基本上由所述经导电掺杂半导体材料组成或由所述经导电掺杂半导体材料组成。第二导电材料16可包含金属；且可(举例来说)包括一或多种金属(例如，钛、钨、钴、镍、铂、钌等)及/或含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)、基本上由所述一或多种金属及/或含金属组合物组成或者由所述一或多种金属及/或含金属组合物组成。在一些实施例中，第二导电材料16可包括钨。举例来说，第二导电材料16可包括邻近含硅材料14的硅化钨，且可包括位于硅化钨下方的钨。
导电结构12位于绝缘材料18上方。此绝缘材料可包括任何适合组合物或组合物的组合；且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。
绝缘材料18位于支撑基底20上方。基底20可包括半导体材料；且可(举例来说)包括单晶硅、基本上由单晶硅组成或由单晶硅组成。基底20可被称为半导体衬底。术语“半导体衬底”意指包括半导体材料的任何构造，所述半导体材料包含(但不限于)块体半导体材料，例如半导体晶片(单独的或处于包括其它材料的组合件中)，以及半导体材料层(单独的或处于包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，包含(但不限于)上文描述的半导体衬底。在一些应用中，基底20可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含(举例来说)耐火金属材料、势垒材料、扩散材料、绝缘体材料等中的一或多者。
将间隙展示为介于基底20与绝缘材料18之间以图解性地指示可存在设置于基底20与绝缘材料18之间的一或多种额外材料、组件等。替代地，绝缘材料18可直接抵靠基底20的上部表面。
交替的第一层级24与第二层级26的堆叠22支撑于导电结构12上方。层级24为介电的，且层级26为导电的。将堆叠22展示为与导电结构12间隔开一定间隙。可将额外结构及/或组件设置于此间隙内。举例来说，在一些实施例中，导电结构12可对应于NAND存储器阵列内的导电源极线，且堆叠22可包括存储器阵列的垂直堆叠式存储器单元。在此类实施例中，选择装置可位于所图解说明间隙内且用于将存储器单元的串与导电源极线耦合。
导电层级26包括导电材料25。导电材料25可包括(举例来说)以下各项中的一或多者：各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或经导电掺杂半导体材料(例如，经导电掺杂硅、经导电掺杂锗等)。举例来说，在一些实施例中，存储器单元经配置以包括氮化物作为电荷陷获材料，且导电层级26可包括SONOS(半导体-氧化物-氮化物-氧化物-半导体)的n型经掺杂多晶体硅(即，n型经掺杂多晶硅)，或MONOS(金属-氧化物-氮化物-氧化物-半导体)的金属。实例性MONOS为TANOS(钽-氧化铝-氮化物-氧化物-半导体)。
导电层级26可对应于字线，且可包括存储器单元的控制栅极。在一些实施例中，导电层级可被称为NAND配置的存储器单元层级。NAND配置包含存储器单元的串(NAND串)，其中所述串中的存储器单元的数目由存储器单元层级26的数目确定。NAND串可包括任何适合数目个存储器单元层级。举例来说，NAND串可具有8个存储器单元层级、16个存储器单元层级、32个存储器单元层级、64个存储器单元层级、512个存储器单元层级、1024个存储器单元层级等。
介电层级24包括绝缘材料23。绝缘材料23可包括任何适合组合物；且可(举例来说)包括一或多个种氧化物(例如，二氧化硅)。在一些实施例中，介电层级24可被称为介入层级，其作为导电层级26之间的间隔而提供。
层级24及26可具有任何适合厚度。层级24可具有与层级26不同的厚度，或可具有与层级26相同的厚度。
结构28延伸穿过堆叠22并延伸到导电结构12的第一导电材料14中。结构28可被称为沟道材料结构，这是因为其包括沟道材料30。沟道材料30包括半导体材料，且可包括任何适合组合物。举例来说，沟道材料30可包括以下各项中的一或多者：硅、锗、III/V族半导体材料、半导体氧化物等。
穿隧材料(有时称为栅极电介质)32、电荷存储材料34及电荷阻挡材料36为介于沟道材料30与垂直堆叠式导电层级26之间。
在一些实施例中，穿隧材料32可包括(举例来说)以下各项中的一或多者：二氧化硅、氧化铝、氧化铪、氧化锆等。
在一些实施例中，电荷存储材料34可包括电荷陷获材料，例如氮化硅、氮氧化硅、导电纳米点等。在替代实施例(例如下文参考图7所描述的实例性实施例)中，电荷存储材料34可被配置为浮动栅极材料(例如，多晶体硅)。
在一些实施例中，电荷阻挡材料36可包括以下各项中的一或多者：二氧化硅、氧化铝、氧化铪、氧化锆等。
在所图解说明实施例中，沟道材料30被配置为位于结构28中的每一者内的向上敞开的容器形状。绝缘材料38填充此类容器形状。绝缘材料38可包括任何适合组合物或组合物的组合，例如，二氧化硅。可将所图解说明结构28视为包括中空沟道配置，这是因为绝缘材料38设置于容器形状的沟道配置中的“中空部”内。在其它实施例(例如下文参考图6所描述的实例性实施例)中，沟道材料可被配置为实心柱。
可将沟道材料结构28视为包括以组合形式的所有材料30、32、34、36及38。
沟道材料结构28为垂直延伸的结构，其从导电结构12向上延伸且包含穿透到所述导电结构中的区域29。在一些实施例中，可省略区域29且沟道材料结构28可在不穿透到导电结构12中的情况下与导电结构12电耦合。举例来说，沟道材料结构28可仅延伸到导电结构12的上部表面而非延伸到导电结构12中。
锚固结构40沿着图5的横截面从沟道材料结构28横向偏移。锚固结构40延伸穿过堆叠22，且包含穿透到导电结构12中的区域41。
锚固结构40可包括任何适合组合物或组合物的组合。在一些实施例中，锚固结构40可包括绝缘材料(例如，二氧化硅、高k氧化物等)、基本上由所述绝缘材料组成或由所述绝缘材料组成。在一些实施例中，锚固结构可包含导电材料(下文参考图8描述具有位于锚固结构内的导电材料的实例性实施例)。
在图5的所图解说明实施例中，沟道材料结构28穿透到导电结构12中达第一深度D1，且锚固结构40穿透到导电结构12中达第二深度D2。第二深度D2比第一深度D1深。在一些实施例中，第二深度D2比第一深度D1大至少约30纳米(nm)、至少约50nm等。
如上文所提及，在一些实施例中，沟道材料结构28并不穿透到导电结构12中。为了类属地囊括其中沟道材料结构28穿透到导电结构12中的实施例以及其中沟道材料结构28并不穿透到导电结构12中的实施例，可将锚固结构40视为穿透到导电结构12中达比沟道材料结构28可穿透到导电结构12中所达的任何深度深的深度。
图5A展示图5的配置的俯视图，且展示沟道材料结构28可以六边形堆积(hexagonally-packed)图案来布置。可将沿着图5的横截面的沟道材料结构28视为被布置成沿着第一方向延伸的一行43；其中第一方向由邻近图5A的俯视图的轴线5表示。行43包括横向位于锚固结构40之间的多个沟道材料结构28。在所图解说明实例性实施例中，此多个包含沟道材料结构28中的三个沟道材料结构。在其它实施例中，可存在沿着给定行的沟道材料结构中的三个以上沟道材料结构，或沿着给定行的沟道材料结构中的三个以下沟道材料结构。所属领域的技术人员可确定锚固结构40与沟道材料柱28之间的适当关系以实现所要结果(例如，稳定性)。
在图5A的所图解说明实施例中，锚固结构40被配置为沿着第二方向(由邻近图5A的俯视图的轴线7表示)延伸的轨条。轴线7的第二方向与轴线5的第一方向交叉，且在所图解说明实施例中大体上正交于轴线5的第一方向(其中术语“大体上正交”意指在合理制作及测量公差内正交)。
在一些实施例中，可将图5A的所图解说明一对锚固结构40视为对应于位于沟道材料结构28的行43的一侧上的第一锚固结构，且对应于位于行43的另一侧上的第二锚固结构。在一些实施例中，可将沟道材料结构28视为被配置成存储器阵列，且锚固结构40可用于在块或至少部分块当中细分存储器阵列(其中“块”对应于在块擦除操作中同时被擦除的存储器单元的集合)。
再次参考图5，导电结构12具有沿着图5的横截面的形状，所述形状包含通过介入区域44而彼此间隔开的一对向下突出的齿状(tooth)区域42。
齿状区域42向下延伸达距离D3。此距离可为任何适合距离，且在一些实施例中可为至少约30nm、至少约50nm等。在一些实施例中，此距离可处于从约50nm到约500nm的范围内。
将齿状区域42中的一者展示为具有横向尺寸W2。此横向尺寸W2可为任何适合尺寸，例如至少约30nm、至少约50nm等。在一些实例性实施例中，横向尺寸W2可处于从约50nm到约500nm的范围内。所图解说明齿状区域42中的两者均可具有彼此相同的横向尺寸，或其可包括相对于彼此不同的横向尺寸。
导电结构12包括底部表面13，且此底部表面沿着齿状区域42并沿着齿状区域之间的脊状区域45波动。
脊状区域45具有介于齿状区域42之间的横向尺寸W1。此横向尺寸可为任何适合尺寸；例如，至少约300nm、至少约500nm等。在一些实施例中，横向尺寸W1可处于从约500nm到约5000nm的范围内；或处于从约600nm到约2500nm的范围内。
第一导电材料14具有位于脊状区域45上方的第一主要厚度T1，且第二导电材料16具有位于脊状区域45上方的第二主要厚度T2。厚度T1及T2被称为“主要厚度”以指示材料14及16中的一者或两者可具有变化的厚度；但跨越脊状区域45的材料的大部分具有被称为“主要厚度”的厚度。
第一厚度T1及第二厚度T2可为任何适合厚度；例如，至少约100nm、至少约200nm、至少约300nm等的厚度。厚度T1及T2可为彼此相同的，或可相对于彼此为不同的。
在所图解说明实施例中，沟道材料结构28位于脊状区域45上方，且延伸到第一导电材料14中达比导电材料14的第一主要厚度T1小的深度(D1)。锚固结构40位于足状(foot)区域42上方，且延伸到第一导电材料14及第二导电材料16中达比第一主要厚度T1大的深度(D2)。第一导电材料14及第二导电材料16包绕锚固结构40的底部区域41。锚固区域40的深度D2可具有相对于第一导电材料14及第二导电材料16的经组合厚度T1与T2的任何适合关系。在一些实施例中，锚固区域40的深度D2可比第一导电材料14及第二导电材料16的经组合厚度T1与T2小、可比此类经组合厚度大或可约等于此类经组合厚度。
位于图5的所图解说明组合件内的材料14、16、23及25的堆叠可具有沿着材料彼此接合的界面形成的机械及/或热应力。在常规结构中，在存储器单元的三维堆叠(类似于图5的堆叠22)与下伏导电源极线(类似于图5的下伏导电结构12)之间维持所要稳定性可为困难的。所图解说明实施例的锚固结构40可提供机械稳定性以相比于常规配置的类似经堆叠材料而较好地粘合图5的各种经堆叠材料14、16、23及25。此外，导电结构12内的波状部(即，对齿状区域42的利用)使得锚固结构40能够被深深地锚固到导电结构12中而不会将含金属导电材料16暴露于蚀刻条件(其中下文参考图12及13较详细地论述此类条件)，与可在常规过程期间发生的情形相比，此可有利地减轻含金属导电材料的腐蚀。
在一些应用中，期望将堆叠22形成为不断增加的高度以便使得能够跨越半导体裸片的占用面积而制作不断增加量的存储器。增加的高度可导致实现机械稳定性的困难。本文中所描述的锚固结构40可提供额外机械稳定性，此使得能够实现不断增加的高度。在一些实施例中，堆叠22可在导电结构12的上部表面上面延伸到至少约5微米(μm)、至少约10μm等的高度H。举例来说，在一些实施例中，所述高度可处于从约5μm到约25μm的范围内。在一些实施例中，可跨越存储器堆叠22而形成其它材料(图5及5A中未展示)。此类其它材料可包含漏极侧选择装置、数字线等。锚固结构40可延伸于存储器堆叠22上面以帮助相对于位于堆叠22上面的材料而提供机械稳定性，或可仅延伸到堆叠22的顶部。而且，在一些实施例中，将额外材料及组件设置于堆叠22与导电结构12(例如，源极侧选择装置)之间的间隙内，且锚固结构可在此类其它材料及组件旁边延伸及/或延伸穿过所述其它材料及组件。
图5及5A的实施例包括具有以中空沟道布置来配置的沟道材料30的沟道材料结构28。在其它实施例中，沟道材料可被配置为实心柱。举例来说，图6展示类似于图5及5A的构造10的构造10a，但其中沟道材料结构28的沟道材料30被配置为实心柱。
在一些实施例中，电荷存储材料34可被配置为浮动栅极(例如，可包括硅)。图7展示类似于图5及5A的构造10的构造10b，但其中电荷存储材料34被配置为垂直间隔开的浮动栅极。将电荷阻挡材料36及穿隧材料32展示为彼此合并，在所述电荷阻挡材料及所述穿隧材料包括共同组合物的情况下通常如此。此是为了简化图式。所属领域的技术人员将理解，穿隧材料32及电荷阻挡材料36可或可不具有共同的组合物。图7的实施例具有呈中空沟道配置的沟道材料30(如图5的沟道材料)。在其它实施例中，图7中所展示的类型的浮动栅极可与图6中所展示的类型的实心柱沟道一起利用。
图5到7的配置展示延伸穿过堆叠22的锚固结构40。在其它配置中，锚固结构40中的一或多者可从堆叠22横向偏移。举例来说，图8展示构造10c，其中一对锚固结构40邻近堆叠22，且从所述堆叠横向偏移。图8的配置展示沟道材料结构28，但为简化图式而未展示位于此类沟道材料结构内的材料30、32、34及36。然而，将理解，图8的沟道材料结构28将包括材料30、32、34及36；且可包括上文参考图5到7所描述的配置中的一或多者。
将锚固结构40展示为包括导电材料46及绝缘材料48。导电材料46可包括(举例来说)以下各项中的一或多者：各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或经导电掺杂半导体材料(例如，经导电掺杂硅、经导电掺杂锗等)。绝缘材料48可包括二氧化硅、高k氧化物及/或任何其它适合组合物。将锚固结构40展示为包括两种不同组合物以便图解说明在一些实施例中，锚固结构可包括一种以上组合物。将图8的锚固结构展示为包括导电材料46以便图解说明在一些应用中，在导电材料提供适合稳定性的情况下包含此类导电材料可为有利的。替代地，在一些应用中，可期望锚固结构40仅包括绝缘材料及/或锚固结构仅包括单个均质组合物。
图8展示堆叠22位于其它材料及/或组件下方(区域50设置于堆叠22上方以图解性地表示其它材料及/或组件可位于堆叠上方)。位于堆叠22上方的所述其它材料及/或组件可包含数字线、漏极侧选择装置、绝缘材料等。在一些实施例中，锚固结构40中的一或多者可延伸到上覆材料中的一或多者中；即，可延伸到所图解说明区域50中。在其它实施例中，锚固结构40可延伸到与堆叠22约相同的高度。
堆叠22可由存储器叠层(例如，包括三维NAND的叠层)组成。图9展示组成堆叠22的存储器叠层、对应于导电结构12的源极线及上覆区域50(即，包括数字线、绝缘材料等的区域)。存储器叠层包括沟道材料结构28，及锚固结构40。将沟道材料及其它材料展示为位于图9的沟道材料结构28内，但将理解，图9的沟道材料结构28可包括上文参考图5到7所描述的配置中的任一者。
将存储器叠层展示为位于另一叠层上方，所述另一叠层在图9的实施例中被示出为CMOS叠层。CMOS叠层具有与源极线12耦合的电路。此电路从CMOS叠层的CMOS区域延伸。在一些实施例中，CMOS区域可包括用于在与存储器叠层相关联的存储器的操作期间控制沿着源极线12的电流动的逻辑电路及/或任何其它适当电路。虽然将CMOS区域展示为仅与源极线耦合，但将理解，CMOS叠层的CMOS区域还可与和存储器叠层相关联的其它组件(例如，字线、数字线等)耦合。
虽然将CMOS区域展示为位于图9的配置中的存储器叠层下方的CMOS叠层内，但将理解，在其它配置中，CMOS区域可位于相对于存储器叠层的任何其它适合位置中(即，位于存储器叠层上面、位于存储器叠层旁边等)。
可利用任何适合处理来制作上文所描述的配置。参考图10到17来描述实例性处理；其中图10到13用于描述第一实例性过程序列，且图14到17用于描述第二实例性过程序列。
参考图10，将构造10展示为处于其中所述构造包括形成于绝缘材料18上方的导电结构12的处理阶段。导电结构12包括齿状区域42，及介于齿状区域之间的介入区域44。导电结构包括位于第二导电材料16上方的第一导电材料14。第一导电材料14包括位于介入区域44内的第一主要厚度T1，且第二导电材料16包括位于介入区域44内的第二主要厚度T2。在一些实施例中，第一导电材料14可包括半导体材料(举例来说，经导电掺杂硅)，且第二导电材料16可包括金属(举例来说，钨，所述钨中的至少一些钨可呈硅化钨的形式)。
齿状区域42延伸到材料18中达深度D3。在一些实施例中，齿状区域42延伸到比介入区域44深至少约30nm、比介入区域44深至少约50nm等的深度。
参考图11，在导电结构12上方形成垂直堆叠式第一层级24及第二层级26。第一层级24包括介电材料23，且第二层级26包括牺牲材料52。牺牲材料52可包括任何适合组合物或组合物的组合；且在一些实施例中可包括氮化硅、基本上由氮化硅组成或由氮化硅组成。
垂直堆叠式第一层级及第二层级在导电结构12上方延伸到高度H。在一些实施例中，此高度可为至少约5μm、至少约10μm、至少约20μm、至少约25μm等。
参考图12，将第一开口54形成为延伸穿过第一层级24及第二层级26，且延伸到导电结构12的介入区域44中。第一开口54穿透到第一导电材料14中达小于或等于第一厚度T1的约一半的深度D1。而且，将第二开口56形成为延伸穿过第一层级24及第二层级26且延伸到导电结构12的齿状区域42中。第二开口56穿透到第一导电材料14中达大于第一厚度T1的深度D2。
可利用任何适合处理来形成第一开口54及第二开口56，且所述第一开口与所述第二开口可彼此同时形成或相对于彼此依序形成。在一些实施例中，可在构造10的上部表面上方提供第一经图案化掩模且利用所述第一经图案化掩模来界定第一开口54的位置。具体来说，可利用一或多种适合蚀刻将第一开口54蚀刻穿过层级24及26且蚀刻到导电材料14中。随后，可移除掩模且可在开口54内提供牺牲材料。随后，提供另一掩模以界定第二开口56的位置；将开口56蚀刻穿过层级24及26且蚀刻到足状区域42的导电材料14中，并且移除所述掩模。接着，可移除开口54内的牺牲材料以留下图12的构造。替代地，可利用类似处理，但可在开口54之前形成开口56。
参考图13，利用一或多种适当蚀刻来移除牺牲材料52(图12)，且用导电字线材料25来替换所述牺牲材料。可利用在开口54及56(图12)内所提供的蚀刻剂来进行蚀刻。随后，可从开口54及56内移除过量导电材料25；且接着在第一开口54内形成沟道材料结构28，并在第二开口56内形成锚固结构40。
对牺牲材料52的移除可利用热磷酸，或任何其它适合条件。利用与图12及13的处理类似的处理的常规方法的问题可为源极线12的上部导电材料14可包括硅，所述硅通过用于移除牺牲材料52的蚀刻而被穿孔。此将源极线12的下伏含金属材料16暴露于电化条件，所述电化条件可不利地导致含金属材料的腐蚀且导致沿着含金属材料的经增加电阻。相比来说，本文中相对于图12及13的实施例所描述的处理可使得导电材料14能够在开口54及56周围为充分厚的，使得在牺牲材料52的移除期间材料14不被穿孔以暴露含金属材料16。因此，可利用本文中所描述的处理来避免导电源极线12的含金属材料16的不利腐蚀及经增加电阻，与常规组合件相比，此可有利地改进利用此处理而形成的组合件的性能特性。在一些实施例中，可利用本文中所描述的处理来制作相对于以常规方式制作的类似存储器具有经改进性能特性的三维存储器(例如，三维NAND存储器阵列)。
参考图14到17描述另一实例性过程序列。
参考图14，将构造10展示为处于可跟随图11的过程阶段的过程阶段。将第一开口54形成为延伸穿过第一层级24及第二层级26，且延伸到导电结构12的介入区域44中。第一开口54穿透到第一导电材料14中达小于或等于第一厚度T1的约一半的深度D1。
参考图15，在第一开口54内形成沟道材料结构28。
参考图16，将第二开口56形成为延伸穿过第一层级24及第二层级26且延伸到导电结构12的齿状区域42中。第二开口56穿透到第一导电材料14中达大于第一厚度T1的深度D2。
参考图17，利用一或多种适当蚀刻来移除牺牲材料52(图16)，且用导电字线材料25来替换所述牺牲材料。可利用在开口56(图16)内所提供的蚀刻剂来进行蚀刻。随后，可从第二开口56内移除过量导电材料25，且接着在第二开口56内形成锚固结构40。
上文所论述的结构及组合件可并入到电子系统中。此类电子系统可用于(举例来说)存储器模块、装置驱动程序、电力模块、通信调制解调器、处理器模块以及专用模块中，且可包含多层、多芯片模块。所述电子系统可为宽广范围的系统(例如，相机、无线装置、显示器、芯片集、机顶盒、游戏、照明、交通工具、时钟、电视、行动电话、个人计算机、汽车、工业控制系统、航空器等)中的任一者。
除非另有规定，否则本文中所描述的各种材料、物质、组合物等可利用现在已知或尚有待开发的任何适合方法(举例来说，包含原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等)而形成。
术语“介电”及“绝缘”可用于描述具有绝缘电性质的材料。在本发明中将所述术语视为同义的。在一些实例中利用术语“介电”且在其它实例中利用术语“绝缘”(或“电绝缘”)可为用以在本发明内提供语言变化，从而在所附权利要求书内简化前置基础，且并非用于指示任何显著化学或电差异。
图式中的各种实施例的特定定向仅出于说明性目的，且可在一些应用中相对于所展示的定向旋转所述实施例。本文中所提供的描述及所附权利要求书涉及在各种特征之间具有所描述关系的任何结构，而不管结构是处于图式的特定定向中还是相对于此定向旋转。
除非另有指示，否则所附图解说明的横截面图仅展示横截面的平面内的特征，且为简化图式而未展示横截面的平面背后的材料。
当结构在上文中被称为“在另一结构上”或“抵靠另一结构”时，其可直接位于所述另一结构上或还可存在介入结构。相比来说，当结构被称为“直接位于另一结构上”或“直接抵靠另一结构”时，不存在介入结构。
结构(例如，层、材料等)可被称为“垂直延伸”以指示所述结构一般从下伏基底(例如，衬底)向上延伸。垂直延伸的结构可相对于基底的上部表面而大体上正交地延伸，或并非如此。
一些实施例包含具有位于导电结构上方的沟道材料结构且具有与导电结构电耦合的沟道材料的组合件。锚固结构从沟道材料结构横向偏移且穿透到导电结构中达比沟道材料结构穿透到导电结构中所达的任何深度大的深度。
一些实施例包含包括绝缘材料及位于绝缘材料上方的导电结构的组合件。导电结构包括位于第二导电材料上方的第一导电材料。导电结构沿着横截面具有波状底部表面。波状底部表面包含介于一对足状区域之间的脊状区域，其中脊状区域位于足状区域上面达至少约30nm。第一导电材料具有位于脊状区域上方的第一主要厚度，且第二导电材料具有位于脊状区域上方的第二主要厚度。沟道材料结构位于脊状区域上方且延伸到第一导电材料中达小于第一主要厚度的第一深度。锚固结构位于足状区域上方且延伸到第一及第二导电材料中达大于第一主要厚度的第二深度。第一及第二导电材料包绕锚固结构的底部区域。
一些实施例包含形成集成结构的方法。在绝缘材料上方形成导电结构。导电结构包括位于第二导电材料上方的第一导电材料。导电结构沿着横截面具有通过介入区域而彼此间隔开的一对向下突出的齿状区域的形状。第一导电材料具有位于介入区域内的第一厚度且第二导电材料具有位于介入区域内的第二厚度。第一导电材料包括半导体材料且第二导电材料包括金属。在导电结构上方形成垂直堆叠式第一层级及第二层级。第一层级包括绝缘材料且第二层级包括牺牲材料。将第一开口形成为延伸穿过第一层级及第二层级且延伸到导电结构的介入区域中。第一开口穿透到第一导电材料中达小于或等于第一厚度的约一半的深度。在形成第一开口之后，移除牺牲材料且在第二层级内形成导电字线材料。在第一开口内形成沟道材料结构。将第二开口形成为延伸穿过第一层级及第二层级且延伸到导电结构的齿状区域中。第二开口穿透到第一导电材料中达大于第一厚度的深度。在第二开口内形成锚固结构。
按照条例，已在语言上关于结构及方法特征更特定或较不特定描述本文中所揭示的标的物。然而，应理解，由于本文中所揭示的方法包括实例性实施例，因此权利要求书不限于所展示及所描述的特定特征。因此，权利要求书是由字面措辞来提供完整范围，且根据等效内容的教义适当地予以解释。

Claims (32)

1.一种组合件，其包括：
沟道材料结构，其位于导电结构上方，且包含与所述导电结构电耦合的沟道材料；及
锚固结构，其从所述沟道材料结构横向偏移且穿透到所述导电结构中达比所述沟道材料结构穿透到所述导电结构中所达的任何深度深的深度。
2.根据权利要求1所述的组合件，其中所述沟道材料结构并不穿透到所述导电结构中。
3.根据权利要求1所述的组合件，其中所述沟道材料结构包含穿透到所述导电结构中达第一深度的区域；且其中所述锚固结构穿透到所述导电结构中所达的所述深度为第二深度。
4.根据权利要求3所述的组合件，其中所述第二深度比所述第一深度深至少约30nm。
5.根据权利要求3所述的组合件，其中所述锚固结构为绝缘的。
6.根据权利要求3所述的组合件，其中所述锚固结构包含导电材料。
7.根据权利要求3所述的组合件，其中所述沟道材料结构包括硅。
8.根据权利要求3所述的组合件，其中所述沟道材料结构被配置为向上敞开的容器。
9.根据权利要求3所述的组合件，其中所述沟道材料结构被配置为实心柱。
10.根据权利要求3所述的组合件，其中多个所述沟道材料结构被布置成沿着第一方向延伸的行；其中所述多个所述沟道材料结构横向位于所述锚固结构中的第一者与所述锚固结构中的第二者之间；且其中所述第一锚固结构及所述第二锚固结构被配置为沿着大体上正交于所述第一方向的第二方向延伸的轨条。
11.根据权利要求10所述的组合件，其中所述导电结构包含位于第二导电材料上方的第一导电材料；其中所述沟道材料结构的所述行在所述锚固结构之间位于所述导电结构的区域上方；其中所述第一导电材料具有沿着所述区域的主要厚度；其中所述沟道材料结构并不穿透到比所述第一导电材料的所述主要厚度深；且其中所述锚固结构并不穿透到比所述第一导电材料的所述主要厚度深。
12.根据权利要求11所述的组合件，其中所述第一导电材料包括经导电掺杂半导体材料，且所述第二导电材料包括金属。
13.根据权利要求1所述的组合件，其中所述导电结构、所述锚固结构及所述沟道材料结构为存储器叠层的一部分；且所述组合件进一步包括位于所述存储器叠层下方并具有与所述导电结构耦合的CMOS电路的CMOS叠层。
14.一种组合件，其包括：
绝缘材料；
导电结构，其位于所述绝缘材料上方；所述导电结构包括位于第二导电材料上方的第一导电材料；所述导电结构沿着横截面具有波状底部表面；所述波状底部表面包含介于一对足状区域之间的脊状区域，其中所述脊状区域位于所述足状区域上面达至少约30nm；所述第一导电材料具有位于所述脊状区域上方的第一主要厚度，且所述第二导电材料具有位于所述脊状区域上方的第二主要厚度；
沟道材料结构，其位于所述脊状区域上方且延伸到所述第一导电材料中达小于所述第一主要厚度的第一深度；及
锚固结构，其位于所述足状区域上方且延伸到所述第一导电材料及所述第二导电材料中达大于所述第一主要厚度的第二深度；所述第一导电材料及所述第二导电材料包绕所述锚固结构的底部区域。
15.根据权利要求14所述的组合件，其中所述第二深度小于经组合的所述第一主要厚度与所述第二主要厚度。
16.根据权利要求14所述的组合件，其中所述第二深度大于经组合的所述第一主要厚度与所述第二主要厚度。
17.根据权利要求14所述的组合件，其中所述脊状区域位于所述足状区域上面达至少约50nm。
18.根据权利要求14所述的组合件，其中所述脊状区域位于所述足状区域上面达处于从约50nm到约500nm的范围内的距离。
19.根据权利要求14所述的组合件，其中所述脊状区域具有介于所述足状区域之间的至少约300nm的横向尺寸。
20.根据权利要求19所述的组合件，其中所述横向尺寸处于从约500nm到约5000nm的范围内。
21.根据权利要求19所述的组合件，其中所述横向尺寸处于从约600nm到约2500nm的范围内。
22.根据权利要求14所述的组合件，其中每一个别足状区域沿着所述横截面具有处于从约50nm到约500nm的范围内的横向尺寸。
23.根据权利要求14所述的组合件，其进一步包括与所述导电结构耦合的CMOS电路。
24.根据权利要求14所述的组合件，其中所述导电结构、所述锚固结构及所述沟道材料结构为存储器叠层的一部分；且所述组合件进一步包括位于所述存储器叠层下方并具有与所述导电结构耦合的CMOS电路的CMOS叠层。
25.一种形成集成结构的方法，其包括：
在绝缘材料上方形成导电结构；所述导电结构包括位于第二导电材料上方的第一导电材料；所述导电结构沿着横截面具有通过介入区域而彼此间隔开的一对向下突出的齿状区域的形状；所述第一导电材料具有位于所述介入区域内的第一厚度且所述第二导电材料具有位于所述介入区域内的第二厚度；所述第一导电材料包括半导体材料且所述第二导电材料包括金属；
在所述导电结构上方形成垂直堆叠式第一层级及第二层级；所述第一层级包括绝缘材料且所述第二层级包括牺牲材料；
将第一开口形成为延伸穿过所述第一层级及所述第二层级且延伸到所述导电结构的所述介入区域中；所述第一开口穿透到所述第一导电材料中达小于或等于所述第一厚度的约一半的深度；
在形成所述第一开口之后，移除所述牺牲材料且在所述第二层级内形成导电字线材料；
在所述第一开口内形成沟道材料结构；
将第二开口形成为延伸穿过所述第一层级及所述第二层级且延伸到所述导电结构的所述齿状区域中；所述第二开口穿透到所述第一导电材料中达大于所述第一厚度的深度；及
在所述第二开口内形成锚固结构。
26.根据权利要求25所述的方法，其中所述锚固结构包括二氧化硅。
27.根据权利要求25所述的方法，其中所述第一导电材料包括经导电掺杂半导体材料且所述第二导电材料包括金属。
28.根据权利要求25所述的方法，其中所述第一导电材料包括硅且所述第二导电材料包括钨。
29.根据权利要求25所述的方法，其中所述第一厚度为至少约200nm。
30.根据权利要求25所述的方法，其中所述齿状区域延伸比所述介入区域深至少约30nm。
31.根据权利要求25所述的方法，其中所述齿状区域延伸比所述介入区域深至少约50nm。
32.根据权利要求25所述的方法，其中所述垂直堆叠式第一层级及第二层级在所述导电结构上方延伸到至少约5μm的高度。
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